WO2023145144A1 - パワー半導体モジュール - Google Patents

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WO2023145144A1
WO2023145144A1 PCT/JP2022/037782 JP2022037782W WO2023145144A1 WO 2023145144 A1 WO2023145144 A1 WO 2023145144A1 JP 2022037782 W JP2022037782 W JP 2022037782W WO 2023145144 A1 WO2023145144 A1 WO 2023145144A1
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WO
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terminal
insulating substrate
wiring pattern
semiconductor chip
gate
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Application number
PCT/JP2022/037782
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English (en)
French (fr)
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大夏 新井
克明 齊藤
大助 川瀬
彬 三間
崇 和田
Original Assignee
株式会社日立パワーデバイス
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    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/07—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L29/00
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
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    • H—ELECTRICITY
    • H02—GENERATION; CONVERSION OR DISTRIBUTION OF ELECTRIC POWER
    • H02M—APPARATUS FOR CONVERSION BETWEEN AC AND AC, BETWEEN AC AND DC, OR BETWEEN DC AND DC, AND FOR USE WITH MAINS OR SIMILAR POWER SUPPLY SYSTEMS; CONVERSION OF DC OR AC INPUT POWER INTO SURGE OUTPUT POWER; CONTROL OR REGULATION THEREOF
    • H02M7/00—Conversion of ac power input into dc power output; Conversion of dc power input into ac power output
    • H02M7/42—Conversion of dc power input into ac power output without possibility of reversal
    • H02M7/44—Conversion of dc power input into ac power output without possibility of reversal by static converters
    • H02M7/48—Conversion of dc power input into ac power output without possibility of reversal by static converters using discharge tubes with control electrode or semiconductor devices with control electrode

Definitions

  • the present disclosure relates to power semiconductor modules, and is a technique that is effective when applied to power semiconductor modules in which switching elements are provided on an insulating substrate.
  • a 1-in-1 structure is one in which one switching element (also referred to as a power semiconductor element) constituting one arm or one switching element and one diode connected in anti-parallel are mounted in one power semiconductor module.
  • the 2in1 structure is a half bridge circuit having two arms (upper arm, lower arm) in one power semiconductor module. One is an upper arm and the other is a lower arm.
  • a power semiconductor module with a 2-in-1 structure can shorten the wiring distance between the upper arm and the lower arm compared with a module with a 1-in-1 structure, and thus has advantages such as miniaturization and low inductance.
  • the 6-in-1 structure means that one module has 6 arms (3 upper arms, 3 lower arms).
  • the power semiconductor module has, as external electrodes, a positive electrode terminal (positive main terminal), a negative electrode terminal (negative main terminal), an AC terminal (AC main terminal), a gate terminal, and a reference potential terminal (both auxiliary emitter terminal and auxiliary emitter terminal). say).
  • Proposals for such power semiconductor modules include, for example, Japanese Patent Application Laid-Open No. 2016-066974 and Japanese Patent Application Laid-Open No. 2020-124030.
  • a power field effect transistor (MOSFET), an IGBT (Insulated Gate Bipolar Transistor), or the like can be used as the switching element.
  • the switching element constituting the upper arm and the insulating substrate on which the diode is mounted are connected in parallel, and the switching element constituting the lower arm. and two insulating substrates on which diodes are mounted are connected in parallel.
  • the rated current capacity of the power semiconductor module can be increased.
  • field effect transistors and IGBTs in which a Zener diode is provided at the gate terminal are disclosed in Japanese Patent Application Laid-Open Nos. 2010-045141, 2013-090223, and 2014-056968. was extracted. However, these are different from the present invention.
  • JP 2016-066974 A Japanese Patent Application Laid-Open No. 2020-124030 JP 2010-045141 A JP 2013-090223 A JP 2014-056968 A
  • the structure of the power semiconductor module is a 2-in-1 structure in which the switching element and the diode that constitute the upper arm are connected in parallel, and the switching element and the diode that constitute the lower arm are connected in parallel. are connected in parallel to form two upper arms and two lower arms.
  • the two parallel modules are called a left module and a right module.
  • one of the two switching elements forming the lower arm (the lower arm of the left module: the left switching element) is broken (short-circuited) and a short-circuit current flows through the short-circuited switching element.
  • the other of the two switching elements forming the lower arm (the lower arm of the right module: the right switching element) is normal and not short-circuited.
  • the gate driver turns on the two switching elements in the upper arm and turns off the two switching elements in the lower arm.
  • a method of incorporating a Zener diode into the IGBT semiconductor chip is conceivable.
  • a voltage higher than the operating voltage for example, 20 V or higher for gate signal input 15 V drive
  • the Zener diode is incorporated in the IGBT semiconductor chip, a voltage higher than the clamp voltage of the Zener diode cannot be applied to the gate, and the reliability of the gate cannot be guaranteed.
  • Another possible method is to externally attach the Zener diode to the outside of the power semiconductor module.
  • a configuration example in which the Zener diode is externally attached to the power semiconductor module (external to the module) has a larger parasitic inductance of wiring than a configuration example in which the Zener diode is built into the power semiconductor module (module built-in). Therefore, there is a problem that a large jump of voltage Vge occurs when a short-circuit breakdown occurs (mainly during a rush).
  • An object of the present disclosure is to provide a technique that suppresses a jump in the voltage Vge between the gate terminal and the reference potential terminal when a short circuit occurs, and enables stable protection of the switching element when a short circuit occurs.
  • a power semiconductor module having at least an upper arm, a Zener diode connected between the gate terminal and the reference potential terminal and provided outside the semiconductor chip of the switching element and on the insulating substrate; a housing that stores the insulating substrate; and a plurality of external electrodes provided on the housing and connected to the gate terminal and the reference potential terminal.
  • the Zener diode provided between the gate terminal and the reference potential terminal reduces the voltage between the gate terminal and the reference potential terminal (emitter auxiliary terminal) when a short circuit occurs. It is possible to provide a technique that suppresses jumps in Vge and enables stable protection of switching elements in the event of a short circuit.
  • FIG. 1 is a diagram showing a configuration example of a power conversion device using two power semiconductor modules having a 2-in-1 structure according to an embodiment.
  • FIG. 2 is a diagram explaining an operation example of the power semiconductor module of FIG. 3A and 3B are diagrams for explaining an operation example of the power semiconductor module in FIG. 1.
  • FIG. 4 is a diagram explaining a problem of the power semiconductor module according to the comparative example.
  • FIG. 5 is a diagram explaining a problem of the power semiconductor module of FIG. 4.
  • FIG. FIG. 6 is a diagram illustrating a configuration example of a basic module of the power semiconductor module of FIG.
  • FIG. 7 is a perspective view conceptually showing an internal configuration example of a power semiconductor module having a 2-in-1 structure according to the embodiment.
  • FIG. 8 is a plan view conceptually showing an internal configuration example of the power semiconductor module of FIG. 7.
  • FIG. 9 is a plan view conceptually showing a configuration example of an external terminal of the power semiconductor module of FIG. 7.
  • FIG. 10 is a diagram conceptually showing an equivalent circuit of the power semiconductor module of FIG.
  • FIG. 11 is a plan view conceptually showing an internal configuration example of a power semiconductor module according to a modification.
  • 12 is a plan view conceptually showing a configuration example of an external terminal of the power semiconductor module of FIG. 11.
  • FIG. 13 is a diagram conceptually showing an equivalent circuit of the power semiconductor module of FIG. 11.
  • FIG. 14 is a graph showing simulation results of the voltage Vge.
  • FIG. 1 is a diagram showing a configuration example of a power conversion device using two power semiconductor modules having a 2-in-1 structure according to an embodiment.
  • FIG. 2 is a diagram explaining an operation example of the power semiconductor module of FIG. 3A and 3B are diagrams for explaining an operation example of the power semiconductor module in FIG. 1.
  • FIG. 1 is a diagram showing a configuration example of a power conversion device using two power semiconductor modules having a 2-in-1 structure according to an embodiment.
  • FIG. 2 is a diagram explaining an operation example of the power semiconductor module of FIG. 3A and 3B are diagrams for explaining an operation example of the power semiconductor module in FIG. 1.
  • the power conversion device 300 has a configuration in which the two 2-in-1 structure first power semiconductor modules 2 and second power semiconductor modules 3 according to the embodiment are connected in parallel.
  • the first power semiconductor module 2 has a switching element 5 and a diode 6 forming an upper arm, and a switching element 7 and a diode 8 forming a lower arm.
  • the second power semiconductor module 3 has a switching element 9 and a diode 10 forming an upper arm, and a switching element 11 and a diode 12 forming a lower arm.
  • the switching element 5 and the diode 6 forming the upper arm, and the switching element 9 and the diode 10 forming the upper arm are configured to operate in parallel.
  • the switching element 7 and the diode 8 forming the lower arm and the switching element 11 and the diode 12 forming the lower arm are configured to operate in parallel.
  • the first power semiconductor module 2 and the second power semiconductor module 3 have the same configuration.
  • the switching elements 5, 7, 9, and 11 are IGBTs (Insulated Gate Bipolar Transistors) in this example.
  • the switching elements 5, 7, 9, 11 may be power field effect transistors (MOSFETs). If the switching elements 5, 7, 9, 11 are power field effect transistors (MOSFETs), the collector of the IGBT translates to the drain of the power field effect transistor and the emitter of the IGBT to the source of the power field effect transistor. In the following description, switching elements 5, 7, 9, and 11 are replaced with IGBTs 5, 7, 9, and 11.
  • the IGBT 5 has a collector terminal, a gate terminal and an emitter terminal.
  • Diode 6 has an anode terminal connected to the emitter terminal and a cathode terminal connected to the collector terminal.
  • IGBTs 7, 9, 11 and diodes 8, 10, 12 are configured in the same manner as IGBT 5 and diode 6, so redundant description will be omitted.
  • the emitter terminals of the IGBTs 5, 7, 9 and 11 are formed as an auxiliary emitter terminal (also referred to as a reference potential terminal or an emitter sense terminal) and an emitter terminal on the insulating substrate.
  • the auxiliary emitter terminal is used for detecting the reference potential of the emitter terminal and for the emitter-side input of the gate drive circuit.
  • Emitter terminals of the IGBTs 5 and 9 are connected to an AC main terminal AC, which will be described later, and serve as a terminal through which a main current flows.
  • the emitter terminals of the IGBTs 7 and 11 are connected to the negative main terminal N and used as the terminal through which the main current flows.
  • an IGBT has a collector terminal, a gate terminal, an auxiliary emitter terminal, and an emitter terminal.
  • the reference potential terminal is the source auxiliary terminal (also called the source sense terminal).
  • the first power semiconductor module 2 and the second power semiconductor module 3 are each covered with a housing, and each housing is provided with an external electrode.
  • the external electrodes consist of a positive electrode main terminal P, a negative electrode main terminal N, an upper arm gate electrode (first gate electrode, first gate terminal) G1, and a lower arm gate electrode (second gate electrode, second gate terminal). ) G2, an upper arm auxiliary emitter electrode (first reference potential electrode, first reference potential terminal) ES1, a lower arm auxiliary emitter electrode (second reference potential electrode, first reference potential terminal) ES2, and an AC main electrode. and a terminal AC.
  • the positive main terminal P is electrically connected to the collector terminals of the IGBTs 5 and 9 by wiring, conductors, or the like.
  • the negative main terminal N is electrically connected to the emitter terminals of the IGBTs 7 and 11 by wiring, conductors, or the like.
  • the upper arm gate electrode G1 is electrically connected to the gate terminals of the IGBTs 5 and 9 through a signal path composed of wires, conductors, and the like.
  • the lower arm gate electrode G2 is electrically connected to the gate terminals of the IGBTs 7 and 11 through a signal path composed of wires, conductors, and the like.
  • the upper arm gate electrode G1 and the lower arm gate electrode G2 are connected to a gate driver GD, which will be described later, in order to supply gate signals to the gate terminals of the IGBTs 5 and 9 and the gate terminals of the IGBTs 7 and 11 .
  • the upper arm auxiliary emitter electrode ES1 is electrically connected to the auxiliary emitter terminals of the IGBTs 5 and 9 through a signal path composed of wires, conductors, and the like.
  • the lower arm auxiliary emitter electrode ES2 is electrically connected to the auxiliary emitter terminals of the IGBTs 7 and 11 through a signal path composed of wires, conductors, and the like.
  • the upper arm auxiliary emitter electrode ES1 and the lower arm auxiliary emitter electrode ES2 are terminals for detecting the reference potential of the emitter auxiliary terminals of the IGBTs 5 and 9 and the emitter auxiliary terminals of the IGBTs 7 and 11, and are connected to the gate driver GD. be.
  • the AC main terminal AC is electrically connected to the emitter terminals of the IGBTs 5 and 9 and the collector terminals of the IGBTs 7 and 11 by wiring or conductors.
  • a power source PS is connected between the positive electrode main terminal P and the negative electrode main terminal N outside the power converter 300 .
  • upper arms (5, 6) and lower arms (7, 8) are connected in series between the positive electrode main terminal P and the negative electrode main terminal N.
  • a connection point between the upper arms (5, 6) and the lower arms (7, 8) is an AC main terminal AC.
  • the upper arms (9, 10) and the lower arms (11, 12) are connected in series between the positive electrode main terminal P and the negative electrode main terminal N.
  • a connection point between the upper arms (9, 10) and the lower arms (11, 12) is an AC main terminal AC.
  • a load element LO such as a motor is connected between the AC main terminal AC and the negative electrode main terminal N outside the power converter 300 .
  • the AC main terminals AC of the first power semiconductor module 2 and the AC main terminals AC of the second power semiconductor module 3 are electrically connected by internal wiring, conductors, or the like in the power conversion device 300 .
  • Zener diodes ZD1 and ZD2 are connected between the gate terminals of the IGBTs 5 and 9 and the auxiliary emitter terminals.
  • the upper arm gate electrode G1 and the upper arm emitter auxiliary electrode ES1 of each of the first power semiconductor module 2 and the second power semiconductor module 3 are connected by Zener diodes ZD1 and ZD2 in the respective modules.
  • the anode terminals of Zener diodes ZD1 and ZD2 are connected to the auxiliary emitter terminal (upper arm auxiliary emitter electrode ES1), and the cathode terminals of Zener diodes ZD1 and ZD2 are connected to the gate terminal (upper arm gate electrode G1).
  • Zener diodes ZD3 and ZD4 are connected between the gate terminals of the IGBTs 7 and 11 and the auxiliary emitter terminals.
  • the lower arm gate electrode G2 and the lower arm emitter auxiliary electrode ES2 of the first power semiconductor module 2 and the second power semiconductor module 3 are connected by Zener diodes ZD3 and ZD4 in the respective modules.
  • the anode terminals of Zener diodes ZD3 and ZD4 are connected to the auxiliary emitter terminal (lower arm auxiliary emitter electrode ES2), and the cathode terminals of Zener diodes ZD3 and ZD4 are connected to the gate terminal (lower arm gate electrode G2).
  • the Zener voltage VZ which is the breakdown voltage in the reverse direction of the Zener diodes ZD1 to ZD4, is a voltage value obtained by adding a predetermined voltage (for example, about 1 V) to the gate voltage for turning on the IGBTs (5, 7, 9, 11). (gate voltage +1 V or so) is preferable.
  • the upper arm left module upper arm (5, 6), the right module upper arm (9, 10) and the lower arm (left module lower arm (7, 8), right module lower arm).
  • the gate driver GD (not shown) turns on the upper arm and turns off the lower arm.
  • a current flows from the positive terminal of the power supply PS through the positive main terminal P, the upper arms (5, 9), the AC main terminal AC, the load element LO, the negative main terminal N, and the negative terminal of the power supply PS.
  • the gate driver GD controls and applies a gate voltage so that the gate terminal has a positive potential with respect to the potential of the auxiliary emitter terminal.
  • the gate driver GD controls the gate voltage so that the gate terminal has zero potential or a negative potential with respect to the voltage of the auxiliary emitter terminal. applied.
  • FIG. 2 depicts, as one of the failure modes, the IGBT 7 in the lower arm (7, 8) of the left module breaks down (short-circuits) and a short-circuit current flows through the short-circuited IGBT 7. It is assumed that the IGBT 11 forming the lower arm (11, 12) of the right module and the IGBTs 5, 9 of the upper arm are normal and not short-circuited.
  • the gate driver GD turns on the two IGBTs 5 and 9 on the upper arm and turns off the two IGBTs 7 and 11 on the lower arm.
  • the AC output current from the IGBT 9 side of the right module flows through the internal wiring to the IGBT 5 side of the left module (cross current occurs). Further, as shown in FIG. 3, cross currents also occur in the gate internal wiring between the gates G1-G1 of the IGBTs 5 and 9 constituting the upper arm and in the emitter auxiliary internal wiring between the emitter auxiliary terminals ES1-ES1 of the IGBTs 5 and 9. .
  • This cross current generates a voltage across the parasitic inductance of the gate internal wiring and the emitter auxiliary internal wiring. This voltage increases the voltage Vge between the gate terminal G1 of the IGBTs 5 and 9 and the emitter auxiliary terminal ES1.
  • the Zener diodes ZD1 and ZD2 break down and the voltage Vge is clamped to the Zener voltage VZ. That is, the Zener diodes ZD1 and ZD2 between the gate terminal G1 and the auxiliary emitter terminal ES1 can suppress the rise of the voltage Vge between the gate terminal G1 and the auxiliary emitter terminal ES1. Therefore, positive feedback due to a further increase in voltage Vge (jumping of Vge) can be suppressed, thereby preventing a larger short-circuit current from flowing through the upper arm and the lower arm. As a result, it is possible to protect the ON-state switching elements (in this example, the two switching elements of the upper arm: IGBTs 5 and 9).
  • the gate signal inputs of the IGBTs (5, 7, 9, 11) are, for example, +15V (for ON state) and -15V (for OFF state), or +15V (for ON state) and 0V (for off state) and the like.
  • the clamp voltage of the voltage Vge can be set to approximately +16 V, so that the ON state switching elements (IGBTs 5 and 9) can be reliably protected.
  • FIG. 4 is a diagram explaining a problem of the power semiconductor module according to the comparative example.
  • FIG. 5 is a diagram explaining a problem of the power semiconductor module of FIG. 4.
  • FIG. FIG. 4 is a configuration example of a power semiconductor module of power converter 400 in which Zener diodes ZD1 to ZD4 are removed from the power semiconductor module of FIG.
  • FIG. 4 depicts, as one of the failure modes, the IGBT 7 of the lower arm (7, 8) of the left module breaks down (short-circuits) and a short-circuit current flows through the short-circuited IGBT 7. It is assumed that the IGBT 11 forming the lower arm (11, 12) of the right module and the IGBTs 5, 9 of the lower arm are normal and not short-circuited.
  • the gate driver GD turns on the two IGBTs 5 and 9 on the upper arm and turns off the two IGBTs 7 and 11 on the lower arm.
  • the AC output current from the IGBT 9 side of the right module flows to the IGBT 5 side of the left module via the internal wiring (cross current occurs).
  • a cross current also occurs in the gate internal wiring between the gates G1-G1 of the IGBTs 5 and 9 constituting the upper arm and the emitter auxiliary internal wiring between the emitter auxiliary terminals ES1-ES1 of the IGBTs 5 and 9. .
  • a voltage is generated in the parasitic inductance of the gate internal wiring and the emitter auxiliary internal wiring due to the cross current.
  • the voltage Vge between the gate terminal G1 of the IGBTs 5 and 9 and the auxiliary emitter terminal ES1 is further increased from the gate voltage for turning on the IGBTs (5 and 9) because the Zener diodes ZD1 and ZD2 are not provided. was found to grow. Then, due to the positive feedback due to the jump of the potential Vge, a larger short-circuit current flows through the upper arm and the lower arm. Therefore, it was found that the protection of the ON-state switching elements (in this example, the two switching elements of the upper arm: IGBTs 5 and 9) is hindered.
  • FIG. 6 is a diagram illustrating a configuration example of a basic module of the power semiconductor module of FIG.
  • a power semiconductor module 1 with a 2-in-1 structure has a housing 15 and a plurality of external terminals drawn out of the housing 15 .
  • the plurality of external terminals are a positive electrode main terminal P, a negative electrode main terminal N, an upper arm gate electrode G1, a lower arm gate electrode G2, an upper arm auxiliary emitter electrode ES1, and a lower arm electrode. It has an emitter auxiliary electrode ES2 and an AC main terminal AC.
  • IGBT 5 and diode 6 forming an upper arm
  • IGBT 7 and diode 8 forming a lower arm
  • a second Zener diode ZD3 provided between the gate terminal of the IGBT 7 and the auxiliary emitter terminal.
  • the housing 15 includes, for example, a metal base for heat dissipation and an insulating substrate (for example, a first insulating substrate, a third insulating substrate, a 4 insulating substrates and a sixth insulating substrate, but the number of insulating substrates is not limited to this) and a sealing resin or the like.
  • the sealing resin is configured to cover the upper side of insulating substrates (for example, the first insulating substrate, the third insulating substrate, the fourth insulating substrate, and the sixth insulating substrate) provided on the metal base.
  • the semiconductor chip of the IGBT 5 and the semiconductor chip of the diode 6 forming the upper arm are bonded on the wiring pattern of the first insulating substrate, and the IGBT 7 forming the lower arm are bonded on the wiring pattern of the fourth insulating substrate.
  • the semiconductor chip and the semiconductor chip of the diode 8 are bonded together.
  • a semiconductor chip of the first Zener diode ZD1 is bonded onto the wiring pattern of the third insulating substrate, and a semiconductor chip of the second Zener diode ZD3 is bonded onto the wiring pattern of the sixth insulating substrate.
  • the IGBT 5 may be composed of one semiconductor chip, or may be composed of a plurality of semiconductor chips.
  • the diode 6 may also be composed of one semiconductor chip, or may be composed of a plurality of semiconductor chips. The same applies to the IGBT 7 and the diode 8 as well.
  • the IGBTs 5 and diodes 6 forming the upper arm may be composed of IGBTs 5a, 5b and diodes 6a, 6b connected in parallel, as shown in FIGS.
  • the semiconductor chip of the IGBT 5b and the semiconductor chip of the diode 6b are bonded onto the wiring pattern of the second insulating substrate.
  • the IGBT 7 and the diode 8 forming the lower arm may be composed of IGBTs 7a, 7b and diodes 8a, 8b connected in parallel, as shown in FIGS.
  • the semiconductor chip of the IGBT 7b and the semiconductor chip of the diode 8b are bonded onto the wiring pattern of the fifth insulating substrate.
  • the IGBT 5a may be composed of one semiconductor chip, or may be composed of a plurality of semiconductor chips.
  • 7 to 10 show an example in which the IGBT 5a is composed of two semiconductor chips. The same applies to IGBTs 5b, 7a, 7b and diodes 6a, 6b, 8a, 8b.
  • FIG. 7 is a perspective view conceptually showing an internal configuration example of a power semiconductor module having a 2-in-1 structure according to the embodiment.
  • 8 is a plan view conceptually showing an internal configuration example of the power semiconductor module of FIG. 7.
  • FIG. 9 is a plan view conceptually showing a configuration example of an external terminal of the power semiconductor module of FIG. 7.
  • FIG. 10 is a diagram conceptually showing an equivalent circuit of the power semiconductor module of FIG. 7, 8, 9, and FIGS. 11 and 12, which will be described later, are described between a semiconductor chip and a semiconductor chip, between a semiconductor chip and a wiring pattern, between a wiring pattern and another wiring pattern, and the like.
  • Thin solid lines and thick solid lines indicate conductors such as metal wires.
  • reference numerals for conductors such as metal wires are omitted because the drawings are complicated.
  • the housing 15 of the 2-in-1 structure power semiconductor module 1 includes a metal base 16 for heat radiation and a first insulating material bonded to the metal base 16 for heat radiation by soldering or the like. It is composed of a substrate 20, a second insulating substrate 21, a third insulating substrate 22, a fourth insulating substrate 23, a fifth insulating substrate 24, a sixth insulating substrate 36, a sealing resin 17, and the like.
  • a wiring pattern is formed on the first insulating substrate 20.
  • a first semiconductor chip 25 of an IGBT (first switching element) 5a and a semiconductor chip of a diode 6a constituting an upper arm are formed. 26 are joined (or mounted). In this example, two semiconductor chips 25 and two semiconductor chips 26 are provided on the first insulating substrate 20 .
  • a wiring pattern is formed on the second insulating substrate 21, and a second semiconductor chip 29 of the IGBT (second switching element) 5b and a semiconductor chip 30 of the diode 6b are joined on the wiring pattern.
  • a second semiconductor chip 29 of the IGBT (second switching element) 5b and a semiconductor chip 30 of the diode 6b are joined on the wiring pattern.
  • two semiconductor chips 29 and two semiconductor chips 30 are mounted on the second insulating substrate 21 .
  • An upper arm gate wiring pattern (first wiring pattern) 40 and an upper arm auxiliary emitter wiring pattern (second wiring pattern) 41 are formed on the third insulating substrate 22 .
  • the semiconductor chip of the first Zener diode ZD1 is bonded on top.
  • the anode electrode of Zener diode ZD1 is joined to wiring pattern 41, and the cathode electrode of Zener diode ZD1 is joined to wiring pattern 40.
  • FIG. The wiring pattern 40 is electrically connected to the upper arm gate electrode G1 by a conductor, as shown in FIG.
  • the wiring pattern 41 is electrically connected to the upper arm emitter auxiliary electrode ES1 by a conductor, as shown in FIG.
  • a wiring pattern is formed on the fourth insulating substrate 23, and a third semiconductor chip 27 of the IGBT (third switching element) 7a and a semiconductor chip 28 of the diode 8a are joined on the wiring pattern. be.
  • two semiconductor chips 27 and two semiconductor chips 28 are mounted on the second insulating substrate 21 .
  • a wiring pattern is formed on the fifth insulating substrate 24, and a fourth semiconductor chip 31 of the IGBT (fourth switching element) 7b and a semiconductor chip 32 of the diode 8b are joined on the wiring pattern.
  • a fourth semiconductor chip 31 of the IGBT (fourth switching element) 7b and a semiconductor chip 32 of the diode 8b are joined on the wiring pattern.
  • two semiconductor chips 31 and two semiconductor chips 32 are mounted on the second insulating substrate 21 .
  • a lower arm gate wiring pattern (third wiring pattern) 42 and a lower arm emitter assisting wiring pattern (fourth wiring pattern) 43 are formed on the sixth insulating substrate 36.
  • the semiconductor chip of the second Zener diode ZD2 is bonded on top.
  • An anode electrode of the Zener diode ZD2 is connected to the wiring pattern 43, and a cathode electrode of the Zener diode ZD2 is connected to the wiring pattern .
  • the wiring pattern 42 is electrically connected to the lower arm gate electrode G2 by a conductor, as shown in FIG.
  • the wiring pattern 43 is electrically connected to the lower arm emitter auxiliary electrode ES2 by a conductor, as shown in FIG.
  • an upper arm gate wiring pattern (fifth wiring pattern) 50 and an upper arm emitter auxiliary wiring pattern (sixth wiring pattern) 51 are formed on the first insulating substrate 20 .
  • the first semiconductor chip 25 of the IGBT 5a has a first collector terminal formed on the back surface of the chip, and a first gate terminal and a first emitter terminal formed on the front surface of the chip.
  • the semiconductor chip 26 of the diode 6a has a cathode terminal formed on the back surface of the chip and an anode terminal formed on the front surface of the chip.
  • a wiring pattern 70 on the first insulating substrate 20 electrically connects the first collector terminal and the cathode terminal.
  • the gate terminal of the first semiconductor chip 25 is electrically connected to the wiring pattern 50 for gate by a conductor such as a metal wire, and the wiring pattern 50 for gate is electrically connected to the wiring pattern 40 by a conductor such as a metal wire. It is The wiring pattern 70 is electrically connected to the positive electrode main terminal P by a conductor such as a metal plate.
  • the first emitter terminal of the first semiconductor chip 25 is electrically connected to the emitter-assisting wiring pattern 51 by a conductor such as a metal wire, and the emitter-assisting wiring pattern 51 is connected to the wiring pattern 41 by a conductor such as a metal wire. electrically connected.
  • the emitter terminal of first semiconductor chip 25 is also electrically connected to the anode terminal of semiconductor chip 26 by a conductor such as a metal wire.
  • An anode terminal of the semiconductor chip 26 is electrically connected to a wiring pattern 60 formed on the first insulating substrate 20 by a conductor such as a metal wire.
  • the wiring pattern 60 is electrically connected to a wiring pattern 72 (the wiring pattern 72 corresponds to a collector) formed on the fourth insulating substrate 23 by a conductor such as a metal wire.
  • an upper arm gate wiring pattern (seventh wiring pattern) 52 and an upper arm emitter assisting wiring pattern (eighth wiring pattern) 53 are formed on the second insulating substrate 21 .
  • the second semiconductor chip 29 of the IGBT 5b has a second collector terminal formed on the back surface of the chip, and a second gate terminal and a second emitter terminal formed on the front surface of the chip.
  • the semiconductor chip 30 of the diode 6b has a cathode terminal formed on the back surface of the chip and an anode terminal formed on the front surface of the chip.
  • a wiring pattern 71 on the second insulating substrate 21 electrically connects the second collector terminal and the cathode terminal.
  • a second gate terminal of the semiconductor chip 29 is electrically connected to the wiring pattern 52 for gate by a conductor such as a metal wire, and the wiring pattern 52 for gate is electrically connected to the wiring pattern 40 by a conductor such as a metal wire. It is The wiring pattern 71 is electrically connected to the wiring pattern 70 by a conductor such as a metal wire, and electrically connected to the positive electrode main terminal P, as shown in FIG.
  • a second emitter terminal of the semiconductor chip 29 is electrically connected to the emitter-assisting wiring pattern 53 by a conductor such as a metal wire, and the emitter-assisting wiring pattern 53 is electrically connected to the wiring pattern 41 by a conductor such as a metal wire. It is connected to the.
  • the second emitter terminal of semiconductor chip 29 is also electrically connected to the anode terminal of semiconductor chip 30 by a conductor such as a metal wire.
  • An anode terminal of the semiconductor chip 30 is electrically connected to a wiring pattern 61 formed on the second insulating substrate 21 by a conductor such as a metal wire.
  • the wiring pattern 61 is electrically connected to a wiring pattern 73 (the wiring pattern 73 corresponds to a collector) formed on the fifth insulating substrate 24 by a conductor such as a metal wire.
  • a lower arm gate wiring pattern (ninth wiring pattern) 54 and a lower arm emitter auxiliary wiring pattern (tenth wiring pattern) 55 are formed on the fourth insulating substrate 23 .
  • the third semiconductor chip 27 of the IGBT 7a has a third collector terminal formed on the back surface of the chip, and a third gate terminal and a third emitter terminal formed on the front surface of the chip.
  • the semiconductor chip 28 of the diode 8a has a cathode terminal formed on the back surface of the chip and an anode terminal formed on the front surface of the chip.
  • a wiring pattern 72 on the fourth insulating substrate 23 electrically connects the third collector terminal and the cathode terminal.
  • the wiring pattern 72 is electrically connected to the wiring pattern 60 by a conductor such as a metal wire.
  • the third gate terminal of the third semiconductor chip 27 is electrically connected to the wiring pattern 54 for gates by a conductor such as a metal wire, and the wiring pattern 54 for gates is electrically connected to the wiring pattern 42 by a conductor such as a metal wire. It is connected to the.
  • a third emitter terminal of the third semiconductor chip 27 is electrically connected to the emitter-assisting wiring pattern 55 by a conductor such as a metal wire, and the emitter-assisting wiring pattern 55 is connected to the wiring pattern 43 by a conductor such as a metal wire. electrically connected.
  • a third emitter terminal of the third semiconductor chip 27 is also electrically connected to an anode terminal of the semiconductor chip 28 by a conductor such as a metal wire.
  • An anode terminal of the semiconductor chip 28 is electrically connected to a wiring pattern 62 formed on the fourth insulating substrate 23 by a conductor such as a metal wire.
  • the wiring pattern 62 is electrically connected to the negative electrode main terminal N by a conductor such as a metal plate, as shown in FIG.
  • the wiring patterns 62, 62 are electrically connected by a conductor such as a metal wire.
  • the wiring pattern 72 is electrically connected to the AC main terminal AC by a conductor such as a metal plate, as shown in FIG.
  • a lower arm gate wiring pattern (eleventh wiring pattern) 56 and a lower arm emitter auxiliary wiring pattern (twelfth wiring pattern) 57 are formed on the fifth insulating substrate 24 .
  • the fourth semiconductor chip 31 of the IGBT 7b has a fourth collector terminal formed on the back surface of the chip, and a fourth gate terminal and a fourth emitter terminal formed on the front surface of the chip.
  • the semiconductor chip 32 of the diode 8b has a cathode terminal formed on the back surface of the chip and an anode terminal formed on the front surface of the chip.
  • a wiring pattern 73 on the fifth insulating substrate 24 electrically connects the fourth collector terminal and the cathode terminal.
  • the wiring pattern 73 is electrically connected to the wiring pattern 61 by a conductor such as a metal wire.
  • a fourth gate terminal of the fourth semiconductor chip 31 is electrically connected to the wiring pattern 56 for gate by a conductor such as a metal wire, and the wiring pattern 56 for the gate is electrically connected to the wiring pattern 42 by a conductor such as a metal wire. It is connected to the.
  • the fourth emitter terminal of the fourth semiconductor chip 31 is electrically connected to the emitter-assisting wiring pattern 57 by a conductor such as a metal wire, and the emitter-assisting wiring pattern 57 is connected to the wiring pattern 43 by a conductor such as a metal wire. electrically connected.
  • a fourth emitter terminal of the fourth semiconductor chip 31 is also electrically connected to an anode terminal of the semiconductor chip 32 by a conductor such as a metal wire.
  • An anode terminal of the semiconductor chip 32 is electrically connected to a wiring pattern 63 formed on the fifth insulating substrate 24 by a conductor such as a metal wire.
  • the wiring pattern 63 is electrically connected to the wiring pattern 62 by a conductor such as a metal wire, and electrically connected to the negative main terminal N, as shown in FIG.
  • the wiring patterns 63, 63 are electrically connected by a conductor such as a metal wire.
  • the wiring pattern 73 is electrically connected to the AC main terminal AC by a conductor such as a metal wire, as shown in FIG. Also, the wiring pattern 73 is electrically connected to the wiring pattern 72 by a conductor such as a metal wire, as shown in FIG.
  • a power semiconductor module 1 having an equivalent circuit as shown in FIG. 10 can be configured.
  • the Zener diodes ZD1 and ZD3 are provided between the gate terminals G1 and G2 and the reference potential terminals ES1 and ES2. It is possible to suppress the jump of Vge and to stably protect the switching element at the time of short circuit.
  • FIG. 11 is a plan view conceptually showing an internal configuration example of a power semiconductor module according to a modification.
  • 12 is a plan view conceptually showing a configuration example of an external terminal of the power semiconductor module of FIG. 11.
  • FIG. 13 is a diagram conceptually showing an equivalent circuit of the power semiconductor module of FIG. 11.
  • the Zener diode ZD1 is composed of a first Zener diode ZD1a and a second Zener diode ZD1b
  • the Zener diode ZD3 is composed of a second Zener diode ZD1b. It is composed of three Zener diodes ZD3a and a fourth Zener diode ZD3b.
  • the first zener diode ZD1a is joined to the upper arm gate wiring pattern (first wiring pattern) 50 and the upper arm auxiliary emitter wiring pattern (second wiring pattern) 51 of the first insulating substrate 20. .
  • the second Zener diode ZD1b is joined on the upper arm gate wiring pattern (third wiring pattern) 52 and the upper arm auxiliary emitter wiring pattern (fourth wiring pattern) 53 of the second insulating substrate 21. ing.
  • the third Zener diode ZD3a is bonded onto the gate wiring pattern (fifth wiring pattern) 54 of the lower arm of the fourth insulating substrate 23 and the emitter auxiliary wiring pattern (sixth wiring pattern) 55 of the lower arm.
  • It is A fourth Zener diode ZD3b is joined onto the gate wiring pattern (seventh wiring pattern) 56 of the lower arm of the fifth insulating substrate 24 and the auxiliary emitter wiring pattern (eighth wiring pattern) 57 of the lower arm. ing.
  • Other configurations and effects of the power semiconductor module 1a shown in FIGS. 11, 12, and 13 are the same as the configuration and effects of the power semiconductor module 1 shown in FIGS. omitted.
  • the Zener diodes ZD1a, ZD1b, ZD3a, and ZD3b may be provided in the wiring patterns of the first insulating substrate 20, the second insulating substrate 21, the fourth insulating substrate 23, and the fifth insulating substrate 24. , effects similar to those of the embodiment can be obtained.
  • the power semiconductor modules 1 and 1a according to the embodiments of FIGS. 7 to 10 and the modifications of FIGS. 11 to 13 are configured as follows.
  • Zener diodes are provided between the first signal path and the second signal path.
  • the Zener diode (ZD1) is composed of a gate wiring pattern 40 on the upper arm of the third insulating substrate 22 forming part of the first signal path, and a third insulating wiring pattern 40 forming part of the second signal path. It is joined between the upper arm of the substrate 22 and the emitter assisting wiring pattern 41 .
  • the Zener diode (ZD1a) is composed of the gate wiring pattern 50 on the upper arm of the first insulating substrate 20 forming part of the first signal path and the first insulating wiring pattern 50 forming part of the second signal path. It is joined between the upper arm of the substrate 20 and the emitter assisting wiring pattern 51 .
  • Zener diodes are provided between the third signal path and the fourth signal path.
  • the Zener diode (ZD3) is composed of a gate wiring pattern 42 on the lower arm of the sixth insulating substrate 36 forming part of the third signal path, and a sixth insulating wiring pattern 42 forming part of the fourth signal path. It is joined between the lower arm of the substrate 36 and the emitter assisting wiring pattern 43 .
  • the Zener diode (ZD3a) is composed of a gate wiring pattern 54 on the lower arm of the fourth insulating substrate 23 forming a part of the third signal path and a fourth insulating wiring pattern 54 forming a part of the fourth signal path. It is joined between the lower arm of the substrate 23 and the emitter assisting wiring pattern 55 .
  • Zener diodes are provided between the fifth signal path and the sixth signal path.
  • the Zener diode (ZD1) is composed of a gate wiring pattern 40 on the upper arm of the third insulating substrate 22 forming part of the fifth signal path, and a third insulating wiring pattern 40 forming part of the sixth signal path. It is joined between the upper arm of the substrate 22 and the emitter assisting wiring pattern 41 .
  • the Zener diode (ZD1b) includes a gate wiring pattern 52 on the upper arm of the second insulating substrate 21 forming a part of the fifth signal path and a second insulating wiring pattern 52 forming a part of the sixth signal path. It is joined between the upper arm of the substrate 21 and the emitter assisting wiring pattern 53 .
  • the seventh signal path between the gate terminal G2 of the power semiconductor modules 1, 1a and the gate terminal of the semiconductor chip 31, the reference potential terminal ES2 of the power semiconductor modules 1, 1a and the semiconductor and an eighth signal path to and from the emitter terminal of chip 31 .
  • Zener diodes ZD3, ZD3b are provided between the seventh signal path and the eighth signal path.
  • the Zener diode (ZD3) is composed of a gate wiring pattern 42 on the lower arm of the sixth insulating substrate 36 forming part of the seventh signal path, and a sixth insulating wiring pattern 42 forming part of the eighth signal path. It is joined between the lower arm of the substrate 36 and the emitter assisting wiring pattern 43 .
  • the Zener diode (ZD3b) is composed of the gate wiring pattern 56 of the lower arm of the fifth insulating substrate 24 forming part of the seventh signal path and the fifth insulating wiring pattern forming part of the eighth signal path. It is joined between the lower arm of the substrate 24 and the emitter assisting wiring pattern 57 .
  • the present invention has been explained based on the power semiconductor modules 1 and 1a having a 2-in-1 structure.
  • the present invention is not limited to the 2-in-1 structure, and can be applied to power semiconductor modules of 1-in-1 structure and 6-in-1 structure.
  • Zener diodes ZD1, ZD1a, ZD1b, ZD3, ZD3a, ZD3b, etc.
  • ZD1-ZD3b Zener diodes
  • ZD1-ZD3b Zener diodes
  • the Zener diodes (ZD1-ZD3b) are arranged on the third insulating substrate 22, the sixth insulating substrate 36, the first insulating substrate 20, or the second insulating substrate 21. , the fourth insulating substrate 23, and the fifth insulating substrate 24, and Zener diodes (ZD1-ZD3b) are built in the power semiconductor modules 1 and 1a.
  • the present invention does not incorporate the Zener diodes (ZD1-ZD3b) into the semiconductor chips 25, 27, 29, 31 of the IGBTs.
  • a method of incorporating Zener diodes (ZD1-ZD3b) into IGBT semiconductor chips 25, 27, 29, and 31 is conceivable.
  • a voltage higher than the operating voltage for example, gate signal input 15V
  • the test should be performed with a voltage of 20V or more applied to the gate.
  • the Zener diodes (ZD1-ZD3b) are incorporated in the IGBT semiconductor chips 25, 27, 29, 31, a voltage higher than the clamp voltage of the Zener diodes (ZD1-ZD3b) cannot be applied to the gate. Gate reliability cannot be guaranteed.
  • Zener diodes (ZD1-ZD3b) a method of externally attaching Zener diodes (ZD1-ZD3b) to the outside of the power semiconductor module can be considered.
  • the configuration example (module external attachment) in which the Zener diodes (ZD1-ZD3b) are externally attached to the power semiconductor module is the configuration example (module Since the parasitic inductance of the wiring is large compared to the built-in), it can be confirmed by simulation that a large jump of the voltage Vge occurs when short-circuit breakdown occurs (mainly during rush).
  • FIG. 14 is a graph showing simulation results of the voltage Vge.
  • line 100 shows the change in voltage Vge when Zener diodes (ZD1-ZD3b) are externally attached to the power semiconductor module
  • line 200 shows Zener diodes (ZD1-ZD3b) inside power semiconductor modules 1 and 1a. It shows the change in the voltage Vge when it is built in.
  • the horizontal axis indicates time T, and the vertical axis indicates gate voltage Vge. Also, T1 indicates the time when a short-circuit breakdown occurs.
  • 1, 1a power semiconductor module, 5, 7, 9, 11: switching element (IGBT), 6, 8, 10, 12: diode, 15: housing, 20: first insulating substrate, 21: second insulating substrate , 22: third insulating substrate, 23: fourth insulating substrate, 24: fifth insulating substrate, 36: sixth insulating substrate, 300: power converter, ZD1, ZD1a, ZD1b, ZD2, ZD3, ZD3a, ZD3b, ZD4 : Zener diode, P: positive electrode main terminal, N: negative electrode main terminal, G1: upper arm gate electrode (upper arm gate terminal), G2: lower arm gate electrode (lower arm gate terminal), ES1: upper arm ES2: Emitter auxiliary electrode for lower arm (emitter auxiliary terminal for upper arm, reference potential terminal), AC: AC main terminal

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Abstract

短絡発生時のゲート端子と基準電位端子と間の電圧Ｖｇｅの跳ね上がりを抑制し、短絡時のスイッチング素子の安定な保護を可能にする技術を提供する。少なくとも上アームを有するパワー半導体モジュールは、ゲート端子と基準電位端子との間に接続され、スイッチング素子の半導体チップの外部、かつ、絶縁基板の上に設けられたツェナーダイオードと、前記絶縁基板を格納する筐体と、前記筐体に設けられ、前記ゲート端子および前記基準電位端子に接続される複数の外部電極と、を有する。

Description

パワー半導体モジュール
　本開示は、パワー半導体モジュールに関し、絶縁基板上にスイッチング素子を設けたパワー半導体モジュールに適用して有効な技術である。
　パワー半導体モジュールの構造として、１ｉｎ１構造、２ｉｎ１構造、６ｉｎ１構造などがある。１ｉｎ１構造とは、１つのパワー半導体モジュール内に、１つのアームを構成する１つのスイッチング素子（パワー半導体素子とも言う）もしくは逆並列接続された１つのスイッチング素子と１つのダイオードを搭載したものである。２ｉｎ１構造とは、１つのパワー半導体モジュール内に２つのアーム（上アーム、下アーム）を有するハーフブリッジ回路を構成したもので、例えば、１ｉｎ１構造の２つの絶縁基板をモジュール内部で直列接続し、一方を上アーム、他方を下アームとしたものである。２ｉｎ１構造のパワー半導体モジュールは、１ｉｎ１構造のモジュールと比較して、上アームと下アームとの間の配線距離を短縮できるため、小形化や低インダクタンス化等の利点がある。６ｉｎ１構造とは、一個のモジュールが６個のアーム（３つの上アーム、３つの下アーム）を備える。また、パワー半導体モジュールは、外部電極として、正極端子（正極主端子）、負極端子（負極主端子）、交流端子（交流主端子）、ゲート端子および基準電位端子（エミッタ補助端子、補助エミッタ端子とも言う）を有する。このようなパワー半導体モジュールの提案として、例えば、特開２０１６－０６６９７４号公報、特開２０２０－１２４０３０号公報などがある。スイッチング素子としては、パワー電界効果トランジスタ（ＭＯＳＦＥＴ）やＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ　Ｇａｔｅ　Ｂｉｐｏｌａｒ　Ｔｒａｎｓｉｓｔｏｒ）などを用いることができる。
　また、特開２０２０－１２４０３０号公報に記載される２ｉｎ１構造のパワー半導体モジュールでは、上アームを構成するスイッチング素子とダイオードを搭載した絶縁基板の２枚を並列接続し、下アームを構成するスイッチング素子とダイオードを搭載した絶縁基板の２枚を並列接続する。これにより、パワー半導体モジュールの定格電流容量を増加させることができる。
　本発明完成後に行った公知例調査により、ツェナーダイオードがゲート端子に設けられた電界効果トランジスタやＩＧＢＴとして、特開２０１０－０４５１４１号公報、特開２０１３－０９０２２３号公報、特開２０１４－０５６９６８号公報が抽出された。しかし、これらは、本発明とは異なるものである。
特開２０１６－０６６９７４号公報 特開２０２０－１２４０３０号公報 特開２０１０－０４５１４１号公報 特開２０１３－０９０２２３号公報 特開２０１４－０５６９６８号公報
　パワー半導体モジュールの構造が、上アームを構成するスイッチング素子とダイオードを並列接続し、下アームを構成するスイッチング素子とダイオードを並列接続した２ｉｎ１構造であり、スイッチング素子をＩＧＢＴとした構造として、このモジュールを２個並列接続して２つの上アームと２つの下アームを構成した回路において説明する。便宜的に２個並列のモジュールを左側モジュールと右側モジュールと呼ぶ。ここで、例えば、下アームを構成する２つのスイッチング素子の一方（左側モジュールの下アーム：左側スイッチング素子）が破壊（短絡）し、短絡したスイッチング素子に短絡電流が流れるものとする。また、下アームを構成する２つのスイッチング素子の他方（右側モジュールの下アーム：右側スイッチング素子）は、短絡しておらず、正常であるものとする。そして、ゲートドライバにより、上アームの２つのスイッチング素子をオンさせ、下アームの２つのスイッチング素子をオフさせるものとする。
　この場合、短絡したスイッチング素子に短絡電流が流れるので、左側モジュールの上アームと下アームとが短絡し、上アームと下アームとに短絡による大電流が流れる。また、右側モジュールからの交流出力電流が交流出力配線を介して左側モジュールへ流れる（横流が発生する）。さらに、上アームを構成するスイッチング素子のゲート配線およびエミッタ補助配線にも横流が発生する。この横流によりゲート配線およびエミッタ補助配線の寄生インダクタンスに電圧が発生する。この電圧によりゲート端子と基準電位端子（エミッタ補助端子）間の電圧Ｖｇｅが大きくなることが分かった。そして、電位Ｖｇｅの跳ね上がりによる正帰還のため、より大きな短絡電流が上アームと下アームとに流されることになる。そのため、オン状態のスイッチング素子（この例では、上アームの２つのスイッチング素子）の保護が妨げられることが分かった。
　この対策として、例えばＩＧＢＴの半導体チップにツェナーダイオードを内蔵させる方法が考えられる。しかしながら、ＩＧＢＴの半導体チップでは、出荷前（または、パワー半導体モジュールの組立て前）に、ゲートの健全性確認のために、動作電圧より高い電圧（例えば、ゲート信号入力１５Ｖ駆動に対し、２０Ｖやそれ以上の電圧）をゲートに印加して試験を実施する必要がある。この場合、ツェナーダイオードをＩＧＢＴの半導体チップに内蔵してしまうと、ツェナーダイオードのクランプ電圧以上の電圧をゲートに印加が出来なくなり、ゲートの信頼性が保証できなくなる。
　また、ツェナーダイオードをパワー半導体モジュールの外部に外付けする方法が考えられる。しかしながら、ツェナーダイオードをパワー半導体モジュールの外部に外付けする構成例（モジュール外付け）は、ツェナーダイオードをパワー半導体モジュール内に内蔵する構成例（モジュール内蔵）と比較して、配線の寄生インダクタンスが大きいため、短絡破壊の発生時に（主に突入時に）、大きな電圧Ｖｇｅの跳ね上がりが発生するという問題がある。
　本開示の課題は、短絡発生時のゲート端子と基準電位端子と間の電圧Ｖｇｅの跳ね上がりを抑制し、短絡時のスイッチング素子の安定な保護を可能にする技術を提供することにある。
　その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
　本開示のうち代表的なものの概要を簡単に説明すれば下記の通りである。
　一実施の形態によれば、
　少なくとも上アームを有するパワー半導体モジュールは、
　ゲート端子と基準電位端子との間に接続され、スイッチング素子の半導体チップの外部、かつ、絶縁基板の上に設けられたツェナーダイオードと、
　前記絶縁基板を格納する筐体と、
　前記筐体に設けられ、前記ゲート端子および前記基準電位端子に接続される複数の外部電極と、を有する。
　上記一実施の形態に係るパワー半導体モジュールによれば、ゲート端子と基準電位端子との間にツェナーダイオードを設けたことにより、短絡発生時のゲート端子と基準電位端子（エミッタ補助端子）間の電圧Ｖｇｅの跳ね上がりを抑制し、短絡時のスイッチング素子の安定な保護を可能にする技術を提供することができる。
図１は、実施の形態に係る２ｉｎ１構造のパワー半導体モジュールを２つ用いた電力変換装置の構成例を示す図である。 図２は、図１のパワー半導体モジュールの動作例を説明する図である。 図３は、図１のパワー半導体モジュールの動作例を説明する図である。 図４は、比較例に係るパワー半導体モジュールの課題を説明する図である。 図５は、図４のパワー半導体モジュールの課題を説明する図である。 図６は、図１のパワー半導体モジュールの基本的なモジュールの構成例を説明する図である。 図７は、実施形態に係る２ｉｎ１構造のパワー半導体モジュールの内部の構成例を概念的に示す斜視図である。 図８は、図７のパワー半導体モジュールの内部の構成例を概念的に示す平面図である。 図９は、図７のパワー半導体モジュールの外部端子の構成例を概念的に示す平面図である。 図１０は、図７のパワー半導体モジュールの等価回路を概念的に示す図である。 図１１は、変形例に係るパワー半導体モジュールの内部の構成例を概念的に示す平面図である。 図１２は、図１１のパワー半導体モジュールの外部端子の構成例を概念的に示す平面図である。 図１３は、図１１のパワー半導体モジュールの等価回路を概念的に示す図である。 図１４は、電圧Ｖｇｅのシミュレーション結果を示すグラフである。
　以下、実施形態、比較例および変形例について、図面を用いて説明する。ただし、以下の説明において、同一構成要素には同一符号を付し繰り返しの説明を省略することがある。なお、図面は説明をより明確にするため、実際の態様に比べ、模式的に表される場合があるが、あくまで一例であって、本発明の解釈を限定するものではない。
　実施形態の理解を容易とするために、まず、本発明の構成例および課題について図面を用いて説明する。図１は、実施の形態に係る２ｉｎ１構造のパワー半導体モジュールを２つ用いた電力変換装置の構成例を示す図である。図２は、図１のパワー半導体モジュールの動作例を説明する図である。図３は、図１のパワー半導体モジュールの動作例を説明する図である。
　図１に示すように、電力変換装置３００は、実施形態に係る２つの２ｉｎ１構造の第１パワー半導体モジュール２と第２パワー半導体モジュール３とを並列に接続した構成である。第１パワー半導体モジュール２は、上アームを構成するスイッチング素子５とダイオード６と、下アームを構成するスイッチング素子７とダイオード８と、を有する。第２パワー半導体モジュール３は、上アームを構成するスイッチング素子９とダイオード１０と、下アームを構成するスイッチング素子１１とダイオード１２と、を有する。上アームを構成するスイッチング素子５とダイオード６と上アームを構成するスイッチング素子９とダイオード１０とは並列に動作するよう構成されている。また、下アームを構成するスイッチング素子７とダイオード８と下アームを構成するスイッチング素子１１とダイオード１２と並列に動作するよう構成されている。第１パワー半導体モジュール２と第２パワー半導体モジュール３は同じ構成のものを用いている。
　スイッチング素子５、７、９、１１は、この例では、ＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ　Ｇａｔｅ　Ｂｉｐｏｌａｒ　Ｔｒａｎｓｉｓｔｏｒ）とされている。スイッチング素子５、７、９、１１は、パワー電界効果トランジスタ（ＭＯＳＦＥＴ）とされてもよい。スイッチング素子５、７、９、１１がパワー電界効果トランジスタ（ＭＯＳＦＥＴ）とされる場合、ＩＧＢＴのコレクタがパワー電界効果トランジスタのドレインへ、ＩＧＢＴのエミッタがパワー電界効果トランジスタのソースへと言い換えられる。以下では、スイッチング素子５、７、９、１１をＩＧＢＴ５、７、９、１１と言い換えて説明する。
　ＩＧＢＴ５は、コレクタ端子、ゲート端子、および、エミッタ端子を有する。ダイオード６は、エミッタ端子に接続されたアノード端子と、コレクタ端子に接続されたカソード端子とを有する。ＩＧＢＴ７，９，１１およびダイオード８，１０，１２は、ＩＧＢＴ５およびダイオード６と同様な構成とされているので、重複する説明は省略することとする。
　ＩＧＢＴ５，７，９，１１のエミッタ端子は、絶縁基板の上において、エミッタ補助端子（基準電位端子、エミッタセンス端子とも言う）、と、エミッタ端子とにされる。エミッタ補助端子は、エミッタ端子の基準電位を検出するためと、ゲート駆動回路のエミッタ側入力のための端子とされる。ＩＧＢＴ５，９のエミッタ端子は、後述する交流主端子ＡＣへ接続され、主電流の流れる端子とされる。または、ＩＧＢＴ７，１１のエミッタ端子は、負極主端子Ｎへ接続され、主電流の流れる端子とされる。なお、この明細書では、便宜的に、「ＩＧＢＴは、コレクタ端子、ゲート端子、エミッタ補助端子、および、エミッタ端子を有する。」と説明する場合がある。パワー電界効果トランジスタ（ＭＯＳＦＥＴ）の場合、基準電位端子はソース補助端子（ソースセンス端子とも言う）とされる。
　第１パワー半導体モジュール２と第２パワー半導体モジュール３はそれぞれ筐体に覆われており、それぞれの筐体には外部電極が設けられている。外部電極は、正極主端子Ｐと、負極主端子Ｎと、上アーム用ゲート電極（第１ゲート電極、第１ゲート端子）Ｇ１と、下アーム用ゲート電極（第２ゲート電極、第２ゲート端子）Ｇ２と、上アーム用エミッタ補助電極（第１基準電位電極、第１基準電位端子）ＥＳ１と、下アーム用エミッタ補助電極（第２基準電位電極、第１基準電位端子）ＥＳ２と、交流主端子ＡＣと、を有する。
　正極主端子Ｐは、ＩＧＢＴ５、９のコレクタ端子に配線や導体などにより電気的に接続されている。負極主端子ＮはＩＧＢＴ７、１１のエミッタ端子に配線や導体などにより電気的に接続されている。
　上アーム用ゲート電極Ｇ１は、配線や導体などにより構成された信号経路によりＩＧＢＴ５、９のゲート端子に電気的に接続されている。下アーム用ゲート電極Ｇ２は、配線や導体などにより構成された信号経路によりＩＧＢＴ７、１１のゲート端子に電気的に接続されている。上アーム用ゲート電極Ｇ１および下アーム用ゲート電極Ｇ２は、ＩＧＢＴ５、９のゲート端子およびＩＧＢＴ７、１１のゲート端子に、ゲート信号を供給するために、後述されるゲートドライバＧＤに接続される。
　上アーム用エミッタ補助電極ＥＳ１は、配線や導体などにより構成された信号経路によりＩＧＢＴ５、９のエミッタ補助端子に電気的に接続されている。下アーム用エミッタ補助電極ＥＳ２は、配線や導体などにより構成された信号経路により、ＩＧＢＴ７、１１のエミッタ補助端子に電気的に接続されている。上アーム用エミッタ補助電極ＥＳ１および下アーム用エミッタ補助電極ＥＳ２は、ＩＧＢＴ５、９のエミッタ補助端子およびＩＧＢＴ７、１１のエミッタ補助端子の基準電位を検出するための端子であり、ゲートドライバＧＤに接続される。
　交流主端子ＡＣは、ＩＧＢＴ５、９のエミッタ端子、および、ＩＧＢＴ７、１１のコレクタ端子に配線や導体などにより電気的に接続されている。
　電力変換装置３００の外部に、電源ＰＳが正極主端子Ｐと負極主端子Ｎとの間に接続される。一方、第１パワー半導体モジュール２において、上アーム（５，６）と下アーム（７，８）とが正極主端子Ｐと負極主端子Ｎとの間に直列に接続されている。上アーム（５，６）と下アーム（７，８）との接続点が交流主端子ＡＣとされている。また、第２パワー半導体モジュール３において、上アーム（９，１０）と下アーム（１１，１２）とが正極主端子Ｐと負極主端子Ｎとの間に直列に接続されている。上アーム（９，１０）と下アーム（１１，１２）との接続点が交流主端子ＡＣとされている。
　電力変換装置３００の外部に、モータ等の負荷素子ＬＯが交流主端子ＡＣと負極主端子Ｎとの間に接続されている。
　第１パワー半導体モジュール２の交流主端子ＡＣと第２パワー半導体モジュール３の交流主端子ＡＣとは、電力変換装置３００内において内部配線や導体などにより電気的に接続されて、電力変換装置３００の交流主端子ＡＣにされる。
　ＩＧＢＴ５、９のゲート端子とエミッタ補助端子との間に、ツェナーダイオードＺＤ１、ＺＤ２が接続されている。言い換えると、第１パワー半導体モジュール２、第２パワー半導体モジュール３それぞれの上アーム用ゲート電極Ｇ１と上アーム用エミッタ補助電極ＥＳ１との間が、それぞれのモジュール内においてツェナーダイオードＺＤ１、ＺＤ２で接続されている。ツェナーダイオードＺＤ１、ＺＤ２のアノード端子がエミッタ補助端子（上アーム用エミッタ補助電極ＥＳ１）に接続され、ツェナーダイオードＺＤ１、ＺＤ２のカソード端子がゲート端子（上アーム用ゲート電極Ｇ１）に接続される。
　また、ＩＧＢＴ７、１１のゲート端子とエミッタ補助端子との間に、ツェナーダイオードＺＤ３、ＺＤ４が接続されている。言い換えると、第１パワー半導体モジュール２、第２パワー半導体モジュール３それぞれの下アーム用ゲート電極Ｇ２と下アーム用エミッタ補助電極ＥＳ２との間が、それぞれのモジュール内においてツェナーダイオードＺＤ３、ＺＤ４で接続されている。ツェナーダイオードＺＤ３、ＺＤ４のアノード端子がエミッタ補助端子（下アーム用エミッタ補助電極ＥＳ２）に接続され、ツェナーダイオードＺＤ３、ＺＤ４のカソード端子がゲート端子（下アーム用ゲート電極Ｇ２）に接続される。
　ツェナーダイオードＺＤ１～ＺＤ４の逆方向での降伏電圧であるツェナー電圧ＶＺは、ＩＧＢＴ（５、７、９、１１）をオン状態とするゲート電圧に所定の電圧（例えば１Ｖ程度）を加算した電圧値（ゲート電圧＋１Ｖ程度）とするのが好ましい。
　図１に示すように、上アーム（左側モジュールの上アーム（５，６）、右側モジュールの上アーム（９，１０）および下アーム（左側モジュールの下アーム（７，８）、右側モジュールの下アーム（１１，１２）が故障のない正常な場合において、不図示のゲートドライバＧＤにより、上アームをオン（ｏｎ）させ、下アームをオフ（ｏｆｆ）させる。この時、矢印で示すように、電流が、電源ＰＳの正極から、正極主端子Ｐ、上アーム（５，９）、交流主端子ＡＣ、負荷素子ＬＯ、負極主端子Ｎを介して、電源ＰＳの負極に流れる。
　ゲートドライバＧＤは、ＩＧＢＴ（５、７、９、１１）をオン状態とする場合、エミッタ補助端子の電位に対してゲート端子を正電位とする様にゲート電圧を制御して印加する。一方、ゲートドライバＧＤは、ＩＧＢＴ（５、７、９、１１）をオフ状態とする場合、エミッタ補助端子の電圧に対してゲート端子をゼロ電位、または負電位とする様にゲート電圧を制御して印加する。
　図２は、故障モードの１つとして、左側モジュールの下アーム（７，８）のＩＧＢＴ７が破壊（短絡）し、短絡したＩＧＢＴ７に短絡電流が流れる場合を描いている。右側モジュールの下アーム（１１，１２）を構成するＩＧＢＴ１１や上アームのＩＧＢＴ５，９は、短絡しておらず、正常であるものとする。そして、ゲートドライバＧＤにより、上アームの２つのＩＧＢＴ５，９をオンさせ、下アームの２つのＩＧＢＴ７，１１をオフさせるものとする。
　この場合、短絡したＩＧＢＴ７に短絡電流が流れるので、左側モジュールの上アームと下アームとが短絡し、上アームと下アームとに短絡による大電流が流れる。
　また、右側モジュールのＩＧＢＴ９の側からの交流出力電流が内部配線を介して左側モジュールのＩＧＢＴ５の側へ流れる（横流が発生する）。さらに、図３に示すように、上アームを構成するＩＧＢＴ５，９のゲートＧ１－Ｇ１間のゲート内部配線およびＩＧＢＴ５，９のエミッタ補助端子ＥＳ１－ＥＳ１間のエミッタ補助内部配線にも横流が発生する。この横流によりゲート内部配線およびエミッタ補助内部配線の寄生インダクタンスに電圧が発生する。この電圧によりＩＧＢＴ５、９のゲート端子Ｇ１とエミッタ補助端子ＥＳ１の間の電圧Ｖｇｅが大きくなる。
　しかし、電圧ＶｇｅがツェナーダイオードＺＤ１、ＺＤ２のツェナー電圧ＶＺに達すると、ツェナーダイオードＺＤ１、ＺＤ２が降伏状態となり、電圧Ｖｇｅがツェナー電圧ＶＺにクランプされる。つまり、ゲート端子Ｇ１とエミッタ補助端子ＥＳ１間のツェナーダイオードＺＤ１、ＺＤ２により、ゲート端子Ｇ１とエミッタ補助端子ＥＳ１の間の電圧Ｖｇｅの上昇を抑制できる。したがって、電圧Ｖｇｅのさらなる上昇（Ｖｇｅの跳ね上がり）による正帰還を抑制できるので、より大きな短絡電流が上アームと下アームとに流されることを防止できる。これにより、オン状態のスイッチング素子（この例では、上アームの２つのスイッチング素子：ＩＧＢＴ５、９）の保護を行うことができる。
　ＩＧＢＴ（５、７、９、１１）のゲート信号入力は、例えば、＋１５Ｖ（オン状態とする場合）および－１５Ｖ（オフ状態とする場合）、または、＋１５Ｖ（オン状態とする場合）および０Ｖ（オフ状態とする場合）などである。これに対し、ツェナーダイオードＺＤ１～ＺＤ４の逆方向での降伏電圧であるツェナー電圧ＶＺは、＋１５Ｖ＋１Ｖ＝＋１６Ｖ程度が良い。これにより、電圧Ｖｇｅのクランプ電圧は＋１６Ｖ程度にすることができるので、オン状態のスイッチング素子（ＩＧＢＴ５、９）の保護を確実に行うことができる。
　図４は、比較例に係るパワー半導体モジュールの課題を説明する図である。図５は、図４のパワー半導体モジュールの課題を説明する図である。図４は、図１のパワー半導体モジュールからツェナーダイオードＺＤ１～ＺＤ４が削除された電力変換装置４００のパワー半導体モジュールの構成例である。
　図４は、図２と同様に、故障モードの１つとして、左側モジュールの下アーム（７，８）のＩＧＢＴ７が破壊（短絡）し、短絡したＩＧＢＴ７に短絡電流が流れる場合を描いている。右側モジュールの下アーム（１１，１２）を構成するＩＧＢＴ１１や下アームのＩＧＢＴ５，９は、短絡しておらず、正常であるものとする。そして、ゲートドライバＧＤにより、上アームの２つのＩＧＢＴ５，９をオンさせ、下アームの２つのＩＧＢＴ７，１１をオフさせるものとする。
　この場合、短絡したＩＧＢＴ７に短絡電流が流れるので、上アームと下アームとが短絡し、上アームと下アームとに短絡による大電流が流れる。
　また、右側モジュールのＩＧＢＴ９の側からの交流出力電流が内部配線を介して左側モジュールのＩＢＧＴ５の側へ流れる（横流が発生する）。さらに、図５に示すように、上アームを構成するＩＧＢＴ５，９のゲートＧ１－Ｇ１間のゲート内部配線およびＩＧＢＴ５，９のエミッタ補助端子ＥＳ１－ＥＳ１間のエミッタ補助内部配線にも横流が発生する。横流によりゲート内部配線およびエミッタ補助内部配線の寄生インダクタンスに電圧が発生する。この電圧によりＩＧＢＴ５、９のゲート端子Ｇ１とエミッタ補助端子ＥＳ１の間の電圧Ｖｇｅが、ツェナーダイオードＺＤ１、ＺＤ２が設けられていないため、ＩＧＢＴ（５、９）をオン状態とするゲート電圧より、さらに、大きくなることが分かった。そして、電位Ｖｇｅの跳ね上がりによる正帰還のため、より大きな短絡電流が上アームと下アームとに流されることになる。そのため、オン状態のスイッチング素子（この例では、上アームの２つのスイッチング素子：ＩＧＢＴ５、９）の保護が妨げられることが分かった。
　本実施形態では、ゲート端子と基準電位端子との間にツェナーダイオードを設けたことにより、短絡発生時のゲート端子と基準電位端子（エミッタ補助端子）間の電圧Ｖｇｅの跳ね上がりを抑制し、短絡時のスイッチング素子の安定な保護を可能にすることができる。
　次に、実施形態に係るパワー半導体モジュールの基本的なモジュールの構成例について、図６を用いて説明する。図６は、図１のパワー半導体モジュールの基本的なモジュールの構成例を説明する図である。
　２ｉｎ１構造のパワー半導体モジュール１は、筐体１５と、筐体１５の外部へと引き出された複数の外部端子と、を有する。複数の外部端子は、この例では、正極主端子Ｐと、負極主端子Ｎと、上アーム用ゲート電極Ｇ１と、下アーム用ゲート電極Ｇ２と、上アーム用エミッタ補助電極ＥＳ１と、下アーム用エミッタ補助電極ＥＳ２と、交流主端子ＡＣと、を有する。
　筐体１５内には、等価回路で代表的に示すように、上アームを構成するＩＧＢＴ５とダイオード６と、下アームを構成するＩＧＢＴ７とダイオード８と、ＩＧＢＴ５のゲート端子とエミッタ補助端子との間に設けられた第１ツェナーダイオードＺＤ１と、ＩＧＢＴ７のゲート端子とエミッタ補助端子との間に設けられた第２ツェナーダイオードＺＤ３と、により構成される。
　筐体１５は、例えば、放熱用の金属ベースと、放熱用の金属ベースの上にはんだ等で接合された、配線パターンの形成された絶縁基板（例えば第１絶縁基板、第３絶縁基板、第４絶縁基板および第６絶縁基板だが、絶縁基板の数はこれに限定されない）と、封止樹脂などにより構成される。封止樹脂は、金属ベースの上に設けられた絶縁基板（例えば第１絶縁基板、第３絶縁基板、第４絶縁基板および第６絶縁基板）の上側を覆うように構成されている。
　例えば、第１絶縁基板の配線パターンの上には上アームを構成するＩＧＢＴ５の半導体チップとダイオード６の半導体チップが接合され、第４絶縁基板の配線パターンの上には下アームを構成するＩＧＢＴ７の半導体チップとダイオード８の半導体チップとが接合される。第３絶縁基板の配線パターンの上には第１ツェナーダイオードＺＤ１の半導体チップが接合され、第６絶縁基板の配線パターンの上には第２ツェナーダイオードＺＤ３の半導体チップが接合される。
　ＩＧＢＴ５は、１つの半導体チップで構成されていてもよいし、複数の半導体チップで構成されていてもよい。ダイオード６も、１つの半導体チップで構成されていてもよいし、複数の半導体チップで構成されていてもよい。ＩＧＢＴ７、ダイオード８についても同様である。
　上アームを構成するＩＧＢＴ５とダイオード６は、後述する図７～１０に示すように、並列に接続されたＩＧＢＴ５ａ、５ｂとダイオード６ａ、６ｂとで構成されてもよい。この場合、ＩＧＢＴ５ｂの半導体チップとダイオード６ｂの半導体チップとは第２絶縁基板の配線パターンの上に接合される。また、下アームを構成するＩＧＢＴ７とダイオード８は、図７～１０に示すように、並列に接続されたＩＧＢＴ７ａ、７ｂとダイオード８ａ、８ｂとで構成されてもよい。この場合、ＩＧＢＴ７ｂの半導体チップとダイオード８ｂの半導体チップとは第５絶縁基板の配線パターンの上に接合される。また、ＩＧＢＴ５ａは、１つの半導体チップで構成されていてもよいし、複数の半導体チップで構成されていてもよい。図７～図１０では、２つの半導体チップでＩＧＢＴ５ａを構成した例を示している。ＩＧＢＴ５ｂ、７ａ、７ｂ、ダイオード６ａ、６ｂ、８ａ、８ｂについても同様である。
　次に、実施形態に係るパワー半導体モジュールの構成例について、図面を用いて説明する。図７は、実施形態に係る２ｉｎ１構造のパワー半導体モジュールの内部の構成例を概念的に示す斜視図である。図８は、図７のパワー半導体モジュールの内部の構成例を概念的に示す平面図である。図９は、図７のパワー半導体モジュールの外部端子の構成例を概念的に示す平面図である。図１０は、図７のパワー半導体モジュールの等価回路を概念的に示す図である。なお、図７、図８、図９、後述する図１１、図１２において、半導体チップと半導体チップとの間、半導体チップと配線パターンとの間、配線パターンと配線パターンと間などに記載される細い実線や太い実線は、金属ワイヤなどの導体を示している。図７、図８、図９、後述する図１１、図１２では、図面が複雑となるので、金属ワイヤなどの導体についての参照番号の記載が省略されている。
　図７、図８に示すように、２ｉｎ１構造のパワー半導体モジュール１の筐体１５は、放熱用の金属ベース１６と、放熱用の金属ベース１６の上にはんだ等で接合された、第１絶縁基板２０、第２絶縁基板２１、第３絶縁基板２２、第４絶縁基板２３、第５絶縁基板２４および第６絶縁基板３６と、封止樹脂１７などにより構成される。
　第１絶縁基板２０の上には配線パターンが形成されており、その配線パターンの上には、上アームを構成するＩＧＢＴ（第１スイッチング素子）５ａの第１半導体チップ２５とダイオード６ａの半導体チップ２６とが接合される（または、搭載される）。この例では、２個の半導体チップ２５と２個の半導体チップ２６とが第１絶縁基板２０の上に設けられている。
　第２絶縁基板２１の上には配線パターンが形成されており、その配線パターンの上には、ＩＧＢＴ（第２スイッチング素子）５ｂの第２半導体チップ２９とダイオード６ｂの半導体チップ３０とが接合される。この例では、２個の半導体チップ２９と２個の半導体チップ３０とが第２絶縁基板２１の上に搭載されている。
　第３絶縁基板２２には、上アームのゲート用配線パターン（第１配線パターン）４０、上アームのエミッタ補助用配線パターン（第２配線パターン）４１が形成されており、配線パターン４０、４１の上には、第１ツェナーダイオードＺＤ１の半導体チップが接合される。ツェナーダイオードＺＤ１のアノード電極は配線パターン４１に接合され、ツェナーダイオードＺＤ１のカソード電極は配線パターン４０に接合される。配線パターン４０は、図９に示すように、導体により上アーム用ゲート電極Ｇ１に電気的に接続される。また、配線パターン４１は、図９に示すように、導体により上アーム用エミッタ補助電極ＥＳ１に電気的に接続される。
　第４絶縁基板２３の上には配線パターンが形成されており、その配線パターンの上には、ＩＧＢＴ（第３スイッチング素子）７ａの第３半導体チップ２７とダイオード８ａの半導体チップ２８とが接合される。この例では、２個の半導体チップ２７と２個の半導体チップ２８とが第２絶縁基板２１の上に搭載されている。
　第５絶縁基板２４の上には配線パターンが形成されており、その配線パターンの上には、ＩＧＢＴ（第４スイッチング素子）７ｂの第４半導体チップ３１とダイオード８ｂの半導体チップ３２とが接合される。この例では、２個の半導体チップ３１と２個の半導体チップ３２とが第２絶縁基板２１の上に搭載されている。
　第６絶縁基板３６には、下アームのゲート用配線パターン（第３配線パターン）４２、下アームのエミッタ補助用配線パターン（第４配線パターン）４３が形成されており、配線パターン４２、４３の上には、第２ツェナーダイオードＺＤ２の半導体チップが接合される。ツェナーダイオードＺＤ２のアノード電極は配線パターン４３に接合され、ツェナーダイオードＺＤ２のカソード電極は配線パターン４２に接合される。配線パターン４２は、図９に示すように、導体により下アーム用ゲート電極Ｇ２に電気的に接続される。また、配線パターン４３は、図９に示すように、導体により下アーム用エミッタ補助電極ＥＳ２に電気的に接続される。
　図８に示すように、第１絶縁基板２０の上には、上アームのゲート用配線パターン（第５配線パターン）５０、上アームのエミッタ補助用配線パターン（第６配線パターン）５１が形成されている。ＩＧＢＴ５ａの第１半導体チップ２５は、そのチップ裏面に第１コレクタ端子が形成され、そのチップ表面に第１ゲート端子と第１エミッタ端子とが形成される。ダイオード６ａの半導体チップ２６は、そのチップ裏面にカソード端子が形成され、そのチップ表面にアノード端子が形成される。第１コレクタ端子とカソード端子とが第１絶縁基板２０の上の配線パターン７０により電気的に接続されている。第１半導体チップ２５のゲート端子は、金属ワイヤのような導体によりゲート用配線パターン５０に電気的に接続され、ゲート用配線パターン５０は金属ワイヤのような導体により配線パターン４０に電気的に接続されている。配線パターン７０は、正極主端子Ｐに金属板のような導体により電気的に接続されている。
　第１半導体チップ２５の第１エミッタ端子は、金属ワイヤのような導体によりエミッタ補助用配線パターン５１に電気的に接続され、エミッタ補助用配線パターン５１は金属ワイヤのような導体により配線パターン４１に電気的に接続されている。第１半導体チップ２５のエミッタ端子は、また、金属ワイヤのような導体により半導体チップ２６のアノード端子に電気的に接続されている。半導体チップ２６のアノード端子は、金属ワイヤのような導体により第１絶縁基板２０の上に形成された配線パターン６０に電気的に接続される。配線パターン６０は、第４絶縁基板２３の上に形成された配線パターン７２(配線パターン７２はコレクタに相当する）に金属ワイヤのような導体により電気的に接続される。
　図８に示すように、第２絶縁基板２１の上には、上アームのゲート用配線パターン（第７配線パターン）５２、上アームのエミッタ補助用配線パターン（第８配線パターン）５３が形成されている。ＩＧＢＴ５ｂの第２半導体チップ２９は、そのチップ裏面に第２コレクタ端子が形成され、そのチップ表面に第２ゲート端子と第２エミッタ端子とが形成される。ダイオード６ｂの半導体チップ３０は、そのチップ裏面にカソード端子が形成され、そのチップ表面にアノード端子が形成される。第２コレクタ端子とカソード端子とが第２絶縁基板２１の上の配線パターン７１により電気的に接続されている。半導体チップ２９の第２ゲート端子は、金属ワイヤのような導体によりゲート用配線パターン５２に電気的に接続され、ゲート用配線パターン５２は金属ワイヤのような導体により配線パターン４０に電気的に接続されている。配線パターン７１は、図９に示すように、配線パターン７０に金属ワイヤのような導体により電気的に接続されて、正極主端子Ｐに電気的に接続される。
　半導体チップ２９の第２エミッタ端子は、金属ワイヤのような導体によりエミッタ補助用配線パターン５３に電気的に接続され、エミッタ補助用配線パターン５３は金属ワイヤのような導体により配線パターン４１に電気的に接続されている。半導体チップ２９の第２エミッタ端子は、また、金属ワイヤのような導体により半導体チップ３０のアノード端子に電気的に接続されている。半導体チップ３０のアノード端子は、金属ワイヤのような導体により第２絶縁基板２１の上に形成された配線パターン６１に電気的に接続される。配線パターン６１は、第５絶縁基板２４の上に形成された配線パターン７３(配線パターン７３はコレクタに相当する）に金属ワイヤのような導体により電気的に接続される。
　図８に示すように、第４絶縁基板２３の上には、下アームのゲート用配線パターン（第９配線パターン）５４、下アームのエミッタ補助用配線パターン（第１０配線パターン）５５が形成されている。ＩＧＢＴ７ａの第３半導体チップ２７は、そのチップ裏面に第３コレクタ端子が形成され、そのチップ表面に第３ゲート端子と第３エミッタ端子とが形成される。ダイオード８ａの半導体チップ２８は、そのチップ裏面にカソード端子が形成され、そのチップ表面にアノード端子が形成される。第３コレクタ端子とカソード端子とが第４絶縁基板２３の上の配線パターン７２により電気的に接続されている。配線パターン７２は、金属ワイヤのような導体により配線パターン６０に電気的に接続されている。第３半導体チップ２７の第３ゲート端子は、金属ワイヤのような導体によりゲート用配線パターン５４に電気的に接続され、ゲート用配線パターン５４は金属ワイヤのような導体により配線パターン４２に電気的に接続されている。
　第３半導体チップ２７の第３エミッタ端子は、金属ワイヤのような導体によりエミッタ補助用配線パターン５５に電気的に接続され、エミッタ補助用配線パターン５５は金属ワイヤのような導体により配線パターン４３に電気的に接続されている。第３半導体チップ２７の第３エミッタ端子は、また、金属ワイヤのような導体により半導体チップ２８のアノード端子に電気的に接続されている。半導体チップ２８のアノード端子は、金属ワイヤのような導体により第４絶縁基板２３の上に形成された配線パターン６２に電気的に接続される。配線パターン６２は、図９に示すように、負極主端子Ｎに金属板のような導体により電気的に接続される。配線パターン６２、６２の間は金属ワイヤのような導体により電気的に接続されている。配線パターン７２は、図９に示すように、交流主端子ＡＣに金属板のような導体により電気的に接続される。
　図８に示すように、第５絶縁基板２４の上には、下アームのゲート用配線パターン（第１１配線パターン）５６、下アームのエミッタ補助用配線パターン（第１２配線パターン）５７が形成されている。ＩＧＢＴ７ｂの第４半導体チップ３１は、そのチップ裏面に第４コレクタ端子が形成され、そのチップ表面に第４ゲート端子と第４エミッタ端子とが形成される。ダイオード８ｂの半導体チップ３２は、そのチップ裏面にカソード端子が形成され、そのチップ表面にアノード端子が形成される。第４コレクタ端子とカソード端子とが第５絶縁基板２４の上の配線パターン７３により電気的に接続されている。配線パターン７３は、金属ワイヤのような導体により配線パターン６１に電気的に接続されている。第４半導体チップ３１の第４ゲート端子は、金属ワイヤのような導体によりゲート用配線パターン５６に電気的に接続され、ゲート用配線パターン５６は金属ワイヤのような導体により配線パターン４２に電気的に接続されている。
　第４半導体チップ３１の第４エミッタ端子は、金属ワイヤのような導体によりエミッタ補助用配線パターン５７に電気的に接続され、エミッタ補助用配線パターン５７は金属ワイヤのような導体により配線パターン４３に電気的に接続されている。第４半導体チップ３１の第４エミッタ端子は、また、金属ワイヤのような導体により半導体チップ３２のアノード端子に電気的に接続されている。半導体チップ３２のアノード端子は、金属ワイヤのような導体により第５絶縁基板２４の上に形成された配線パターン６３に電気的に接続される。配線パターン６３は、図９に示すように、配線パターン６２に金属ワイヤのような導体により電気的に接続され、負極主端子Ｎに電気的に接続される。配線パターン６３、６３の間は金属ワイヤのような導体により電気的に接続されている。配線パターン７３は、図９に示すように、交流主端子ＡＣに金属ワイヤのような導体により電気的に接続される。また、配線パターン７３は、図９に示すように、配線パターン７２に、金属ワイヤのような導体により電気的に接続される。
　これにより、図１０に示すような等価回路とされたパワー半導体モジュール１が構成できる。
　本実施形態では、ゲート端子Ｇ１、Ｇ２と基準電位端子ＥＳ１、ＥＳ２との間にツェナーダイオードＺＤ１、ＺＤ３を設けたことにより、短絡発生時のゲート端子と基準電位端子（エミッタ補助端子）間の電圧Ｖｇｅの跳ね上がりを抑制し、短絡時のスイッチング素子の安定な保護を可能にすることができる。
　（変形例）
　次に、ツェナーダイオードを第１絶縁基板２０、第２絶縁基板２１、第４絶縁基板２３、第５絶縁基板２４の配線パターンに設ける場合の構成例を説明する。図１１は、変形例に係るパワー半導体モジュールの内部の構成例を概念的に示す平面図である。図１２は、図１１のパワー半導体モジュールの外部端子の構成例を概念的に示す平面図である。図１３は、図１１のパワー半導体モジュールの等価回路を概念的に示す図である。
　図１１、図１２、図１３に示すように、変形例に係るパワー半導体モジュール１ａでは、ツェナーダイオードＺＤ１を、第１ツェナーダイオードＺＤ１ａと第２ツェナーダイオードＺＤ１ｂとで構成し、ツェナーダイオードＺＤ３を、第３ツェナーダイオードＺＤ３ａと第４ツェナーダイオードＺＤ３ｂとで構成した。第１ツェナーダイオードＺＤ１ａが第１絶縁基板２０の上アームのゲート用配線パターン（第１配線パターン）５０と上アームのエミッタ補助用配線パターン（第２配線パターン）５１との上に接合されている。また、第２ツェナーダイオードＺＤ１ｂが第２絶縁基板２１の上アームのゲート用配線パターン（第３配線パターン）５２と上アームのエミッタ補助用配線パターン（第４配線パターン）５３との上に接合されている。同様に、第３ツェナーダイオードＺＤ３ａが第４絶縁基板２３の下アームのゲート用配線パターン（第５配線パターン）５４と下アームのエミッタ補助用配線パターン（第６配線パターン）５５との上に接合されている。そして、第４ツェナーダイオードＺＤ３ｂが第５絶縁基板２４の下アームのゲート用配線パターン（第７配線パターン）５６と下アームのエミッタ補助用配線パターン（第８配線パターン）５７との上に接合されている。図１１、図１２、図１３に示すパワー半導体モジュール１ａの他の構成および効果は、図８、図９、図１０に示すパワー半導体モジュール１の構成および効果と同じであるので、重複する説明は省略する。
　変形例に係るパワー半導体モジュール１ａにおいて、ツェナーダイオードＺＤ１ａ、ＺＤ１ｂ、ＺＤ３ａ、ＺＤ３ｂを第１絶縁基板２０、第２絶縁基板２１、第４絶縁基板２３、第５絶縁基板２４の配線パターンに設けても、実施態様と同様な効果を得ることができる。
　図７～図１０の実施態様および図１１～１３の変形例に係るパワー半導体モジュール１、１ａでは、以下のようにされている。
　１）パワー半導体モジュール１、１ａは、パワー半導体モジュール１、１ａのゲート端子Ｇ１と半導体チップ２５のゲート端子との間の第１信号経路と、パワー半導体モジュール１、１ａの基準電位端子ＥＳ１と半導体チップ２５のエミッタ端子との間の第２信号経路と、を有する。そして、第１信号経路と第２信号経路との間に、ツェナーダイオード（ＺＤ１、ＺＤ１ａ）が設けられている。
　ツェナーダイオード（ＺＤ１）は、実施態様では、第１信号経路の一部を構成する第３絶縁基板２２の上アームのゲート用配線パターン４０と、第２信号経路の一部を構成する第３絶縁基板２２の上アームのエミッタ補助用配線パターン４１との間に接合される。ツェナーダイオード（ＺＤ１ａ）は、変形例では、第１信号経路の一部を構成する第１絶縁基板２０の上アームのゲート用配線パターン５０と、第２信号経路の一部を構成する第１絶縁基板２０の上アームのエミッタ補助用配線パターン５１との間に接合される。
　２）パワー半導体モジュール１、１ａは、パワー半導体モジュール１、１ａのゲート端子Ｇ２と半導体チップ２７のゲート端子との間の第３信号経路と、パワー半導体モジュール１、１ａの基準電位端子ＥＳ２と半導体チップ２７のエミッタ端子との間の第４信号経路と、を有する。そして、第３信号経路と第４信号経路との間に、ツェナーダイオード（ＺＤ３、ＺＤ３ａ）が設けられている。
　ツェナーダイオード（ＺＤ３）は、実施態様では、第３信号経路の一部を構成する第６絶縁基板３６の下アームのゲート用配線パターン４２と、第４信号経路の一部を構成する第６絶縁基板３６の下アームのエミッタ補助用配線パターン４３との間に接合される。ツェナーダイオード（ＺＤ３ａ）は、変形例では、第３信号経路の一部を構成する第４絶縁基板２３の下アームのゲート用配線パターン５４と、第４信号経路の一部を構成する第４絶縁基板２３の下アームのエミッタ補助用配線パターン５５との間に接合される。
　３）パワー半導体モジュール１、１ａは、パワー半導体モジュール１、１ａのゲート端子Ｇ１と半導体チップ２９のゲート端子との間の第５信号経路と、パワー半導体モジュール１、１ａの基準電位端子ＥＳ１と半導体チップ２９のエミッタ端子との間の第６信号経路と、を有する。そして、第５信号経路と第６信号経路との間に、ツェナーダイオード（ＺＤ１、ＺＤ１ｂ）が設けられている。
　ツェナーダイオード（ＺＤ１）は、実施態様では、第５信号経路の一部を構成する第３絶縁基板２２の上アームのゲート用配線パターン４０と、第６信号経路の一部を構成する第３絶縁基板２２の上アームのエミッタ補助用配線パターン４１との間に接合される。ツェナーダイオード（ＺＤ１ｂ）は、変形例では、第５信号経路の一部を構成する第２絶縁基板２１の上アームのゲート用配線パターン５２と、第６信号経路の一部を構成する第２絶縁基板２１の上アームのエミッタ補助用配線パターン５３との間に接合される。
　４）パワー半導体モジュール１、１ａは、パワー半導体モジュール１、１ａのゲート端子Ｇ２と半導体チップ３１のゲート端子との間の第７信号経路と、パワー半導体モジュール１、１ａの基準電位端子ＥＳ２と半導体チップ３１のエミッタ端子との間の第８信号経路と、を有する。そして、第７信号経路と第８信号経路との間に、ツェナーダイオード（ＺＤ３、ＺＤ３ｂ）が設けられている。
　ツェナーダイオード（ＺＤ３）は、実施態様では、第７信号経路の一部を構成する第６絶縁基板３６の下アームのゲート用配線パターン４２と、第８信号経路の一部を構成する第６絶縁基板３６の下アームのエミッタ補助用配線パターン４３との間に接合される。ツェナーダイオード（ＺＤ３ｂ）は、変形例では、第７信号経路の一部を構成する第５絶縁基板２４の下アームのゲート用配線パターン５６と、第８信号経路の一部を構成する第５絶縁基板２４の下アームのエミッタ補助用配線パターン５７との間に接合される。
　実施形態や変形例では２ｉｎ１構造のパワー半導体モジュール１、１ａに基づいて本発明を説明した。しかし、本発明は２ｉｎ１構造に限定されるものではなく、１ｉｎ１構造や６ｉｎ１構造のパワー半導体モジュールにも適用可能である。１ｉｎ１構造や６ｉｎ１構造のパワー半導体モジュールにおいて、モジュール内のゲート電極（Ｇ１、Ｇ２等）とエミッタ補助電極（ＥＳ１、ＥＳ２等）の間にツェナーダイオード（ＺＤ１、ＺＤ１ａ、ＺＤ１ｂ、ＺＤ３、ＺＤ３ａ、ＺＤ３ｂ等：以下、ＺＤ１－ＺＤ３ｂと省略する。）を接合させて、ツェナーダイオード（ＺＤ１－ＺＤ３ｂ）をモジュール内に内蔵させることにより、実施形態および変形例と同様の効果が得られる。
　本発明のパワー半導体モジュール１、１ａでは、ツェナーダイオード（ＺＤ１－ＺＤ３ｂ）を第３絶縁基板２２の上や第６絶縁基板３６の上、または、第１絶縁基板２０の上、第２絶縁基板２１の上、第４絶縁基板２３の上、第５絶縁基板２４の上に設け、パワー半導体モジュール１、１ａ内にツェナーダイオード（ＺＤ１－ＺＤ３ｂ）を内蔵させた構成である。本発明は、ツェナーダイオード（ＺＤ１－ＺＤ３ｂ）をＩＧＢＴの半導体チップ２５、２７、２９、３１に内蔵させるものではない。
　ＩＧＢＴの半導体チップ２５、２７、２９、３１にツェナーダイオード（ＺＤ１－ＺＤ３ｂ）を内蔵させる方法が考えられる。しかしながら、ＩＧＢＴの半導体チップ２５、２７、２９、３１では、出荷前（または、パワー半導体モジュールの組立て前）に、ゲートの健全性確認のために、動作電圧より高い電圧（例えば、ゲート信号入力１５Ｖ駆動に対し、２０Ｖやそれ以上の電圧）をゲートに印加して試験を実施する必要がある。この場合、ツェナーダイオード（ＺＤ１－ＺＤ３ｂ）をＩＧＢＴの半導体チップ２５、２７、２９、３１に内蔵してしまうと、ツェナーダイオード（ＺＤ１－ＺＤ３ｂ）のクランプ電圧以上の電圧をゲートに印加が出来なくなり、ゲートの信頼性が保証できなくなる。
　また、ツェナーダイオード（ＺＤ１－ＺＤ３ｂ）をパワー半導体モジュールの外部に外付けする方法が考えられる。しかしながら、ツェナーダイオード（ＺＤ１－ＺＤ３ｂ）をパワー半導体モジュールの外部に外付けする構成例（モジュール外付け）は、ツェナーダイオード（ＺＤ１－ＺＤ３ｂ）をパワー半導体モジュール１、１ａ内に内蔵する構成例（モジュール内蔵）と比較して、配線の寄生インダクタンスが大きいため、短絡破壊の発生時に（主に突入時に）、大きな電圧Ｖｇｅの跳ね上がりが発生することをシミュレーションより確認できる。
　図１４は、電圧Ｖｇｅのシミュレーション結果を示すグラフである。図１４において、線１００はツェナーダイオード（ＺＤ１－ＺＤ３ｂ）をパワー半導体モジュールに外付けした場合の電圧Ｖｇｅの変化を示し、線２００はツェナーダイオード（ＺＤ１－ＺＤ３ｂ）をパワー半導体モジュール１、１ａ内に内蔵した場合の電圧Ｖｇｅの変化を示す。横軸は時間Ｔであり、縦軸はゲート電圧Ｖｇｅを示す。また、Ｔ１は、短絡破壊の発生時を示す。
　図１４に示すように、短絡破壊の発生時に、線２００と比較して、線１００に大きな電圧Ｖｇｅの跳ね上がりが発生することが分かる。そのため、ツェナーダイオード（ＺＤ１－ＺＤ３ｂ）による電圧Ｖｇｅのクランプの効果はツェナーダイオード（ＺＤ１－ＺＤ３ｂ）をパワー半導体モジュール１、１ａ内に内蔵する構成例（モジュール内蔵）が有利である。
　以上、本発明者によってなされた発明を実施例に基づき具体的に説明したが、本発明は、上記実施形態および実施例に限定されるものではなく、種々変更可能であることはいうまでもない。
　１、１ａ：パワー半導体モジュール、５、７、９、１１：スイッチング素子（ＩＧＢＴ）、６、８、１０、１２：ダイオード、１５：筐体、２０：第１絶縁基板、２１：第２絶縁基板、２２：第３絶縁基板、２３：第４絶縁基板、２４：第５絶縁基板、３６：第６絶縁基板、３００：電力変換装置、ＺＤ１、ＺＤ１ａ、ＺＤ１ｂ、ＺＤ２、ＺＤ３、ＺＤ３ａ、ＺＤ３ｂ、ＺＤ４：ツェナーダイオード、Ｐ：正極主端子、Ｎ：負極主端子、Ｇ１：上アーム用ゲート電極（上アーム用ゲート端子）、Ｇ２：下アーム用ゲート電極（下アーム用ゲート端子）、ＥＳ１：上アーム用エミッタ補助電極（上アーム用エミッタ補助端子、基準電位端子）、ＥＳ２：下アーム用エミッタ補助電極（下アーム用エミッタ補助端子、基準電位端子）、ＡＣ：交流主端子

Claims (16)

  1. 　少なくとも上アームを有するパワー半導体モジュールにおいて、
    　ゲート端子と基準電位端子との間に接続され、スイッチング素子の半導体チップの外部、かつ、絶縁基板の上に設けられたツェナーダイオードと、
    　前記絶縁基板を格納する筐体と、
    　前記筐体に設けられ、前記ゲート端子および前記基準電位端子に接続される複数の外部電極と、を有する、
    　パワー半導体モジュール。
  2. 　請求項１において、
    　前記上アームを構成するスイッチング素子を含み、
    　前記ツェナーダイオードのツェナー電圧は、前記スイッチング素子をオン状態とするゲート電圧に所定の電圧を加算した電圧値とされる、パワー半導体モジュール。
  3. 　請求項２において、
    　前記スイッチング素子は、第１スイッチング素子および第２スイッチング素子を含み、　前記上アームを構成する前記第１スイッチング素子が搭載された第１絶縁基板と、
    　前記上アームを構成する前記第２スイッチング素子が搭載された第２絶縁基板と、を含み、
    　前記絶縁基板は、前記第１絶縁基板と前記第２絶縁基板とにゲート信号を供給する前記ゲート端子と、前記第１絶縁基板と前記第２絶縁基板の基準電位を検出するための前記基準電位端子と、を有する第３絶縁基板とされ、
    　前記ツェナーダイオードは前記第３絶縁基板に設けられる、パワー半導体モジュール。
  4. 　請求項２において、
    　前記スイッチング素子は、第１スイッチング素子および第２スイッチング素子を含み、　前記絶縁基板は、
    　　前記上アームを構成する前記第１スイッチング素子が搭載された第１絶縁基板と、
    　　前記上アームを構成する前記第２スイッチング素子が搭載された第２絶縁基板と、を含み、
    　前記第１絶縁基板と前記第２絶縁基板のおのおのは、
    　　対応するスイッチング素子へゲート信号を供給する前記ゲート端子と、
    　　対応するスイッチング素子の基準電位を検出するための前記基準電位端子と、を有し、
    　前記ツェナーダイオードは前記第１絶縁基板と前記第２絶縁基板のおのおのに設けられる、パワー半導体モジュール。
  5. 　筐体と、
    　前記筐体の外部に引き出された第１ゲート電極と、
    　前記筐体の外部に引き出された第１基準電位電極と、
    　前記筐体の内部に設けられ、第１ゲート端子と第１エミッタ端子とを有する第１半導体チップにより構成された第１スイッチング素子と、
    　前記筐体の内部に設けられた第１ツェナーダイオードと、
    　前記第１ゲート電極と前記第１ゲート端子との間に設けられた第１信号経路と、
    　前記第１基準電位電極と前記第１エミッタ端子との間に設けられた第２信号経路と、を含み、
    　前記第１ツェナーダイオードは、前記第１信号経路と前記第２信号経路との間に設けられる、パワー半導体モジュール。
  6. 　請求項５において、
    　前記第１半導体チップが接合された第１絶縁基板を含み、
    　前記第１絶縁基板は、前記第１信号経路を構成する第1配線パターンと、前記第２信号経路を構成する第２配線パターンと、を含み、
    　前記第１ツェナーダイオードは、前記第1配線パターンと前記第２配線パターンとの間に接合される、パワー半導体モジュール。
  7. 　請求項６において、さらに、
    　前記筐体の内部に設けられ、第２ゲート端子と第２エミッタ端子とを有する第２半導体チップにより構成された第２スイッチング素子と、
    　前記筐体の内部に設けられた第２ツェナーダイオードと、
    　前記第１ゲート電極と前記第２ゲート端子との間に設けられた第３信号経路と、
    　前記第１基準電位電極と前記第２エミッタ端子との間に設けられた第４信号経路と、
    　前記第２半導体チップが接合された第２絶縁基板と、を含み、
    　前記第２絶縁基板は、前記第３信号経路を構成する第３配線パターンと、前記第４信号経路を構成する第４配線パターンと、を含み、
    　前記第２ツェナーダイオードは、前記第３配線パターンと前記第４配線パターンとの間に接合される、パワー半導体モジュール。
  8. 　請求項５において、
    　第３絶縁基板を含み、
    　前記第３絶縁基板は、前記第１信号経路を構成する第1配線パターンと、前記第２信号経路を構成する第２配線パターンと、を有し、
    　前記第１ツェナーダイオードは、前記第1配線パターンと前記第２配線パターンとの間に接合される、パワー半導体モジュール。
  9. 　請求項８において、
    　前記第1半導体チップが接合された第１絶縁基板と、
    　前記筐体の内部に設けられ、第２ゲート端子と第２エミッタ端子とを有する第２半導体チップにより構成された第２スイッチング素子と、
    　前記第２半導体チップが接合された第２絶縁基板と、
    　前記第1配線パターンを介して、前記第１ゲート電極と前記第２ゲート端子との間に設けられた第３信号経路と、
    　前記第２配線パターンを介して、前記第１基準電位電極と前記第２エミッタ端子との間に設けられた第４信号経路と、
    を含む、パワー半導体モジュール。
  10. 　請求項９において、
    　前記筐体の外部に引き出された第２ゲート電極と、
    　前記筐体の外部に引き出された第２基準電位電極と、
    　前記筐体の内部に設けられ、第３ゲート端子と第３エミッタ端子とを有する第３半導体チップにより構成された第３スイッチング素子と、
    　前記第３半導体チップが接合された第４絶縁基板と、
    　前記筐体の内部に設けられ、第４ゲート端子と第４エミッタ端子とを有する第４半導体チップにより構成された第４スイッチング素子と、
    　前記第４半導体チップが接合された第５絶縁基板と、
    　第６絶縁基板と、を含み、
    　前記筐体の内部に設けられた第２ツェナーダイオードと、
    　前記第２ゲート電極と前記第３ゲート端子との間に設けられた第５信号経路と、
    　前記第２基準電位電極と前記第３エミッタ端子との間に設けられた第６信号経路と、
    　前記第２ゲート電極と前記第４ゲート端子との間に設けられた第７信号経路と、
    　前記第２基準電位電極と前記第４エミッタ端子との間に設けられた第８信号経路と、を含み、
    　前記第６絶縁基板は、前記第５信号経路および前記第７信号経路を構成する第３配線パターンと、前記第６信号経路および前記第８信号経路を構成する第４配線パターンと、を有し、
    　前記第２ツェナーダイオードは、前記第３配線パターンと前記第４配線パターンとの間に接合される、パワー半導体モジュール。
  11. 　請求項１０において、
    　前記筐体の外部に引き出された正極主端子と、
    　前記筐体の外部に引き出された負極主端子と、
    　前記筐体の外部に引き出された交流主端子と、を含み、
    　前記第１半導体チップおよび前記第２半導体チップのコレクタ端子は、前記正極主端子に接続され、
    　前記第１半導体チップおよび前記第２半導体チップのエミッタ端子および前記第３半導体チップおよび前記第４半導体チップのコレクタ端子は、前記交流主端子に接続され、
    　前記第３半導体チップおよび前記第４半導体チップのエミッタ端子は、前記負極主端子に接続される、パワー半導体モジュール。
  12. 　請求項７において、
    　前記筐体の外部に引き出された第２ゲート電極と、
    　前記筐体の外部に引き出された第２基準電位電極と、
    　前記筐体の内部に設けられ、第３ゲート端子と第３エミッタ端子とを有する第３半導体チップにより構成された第３スイッチング素子と、
    　前記第３半導体チップが接合された第４絶縁基板と、
    　前記筐体の内部に設けられ、第４ゲート端子と第４エミッタ端子とを有する第４半導体チップにより構成された第４スイッチング素子と、
    　前記第４半導体チップが接合された第５絶縁基板と、を含み、
    　前記筐体の内部に設けられた第３ツェナーダイオードと、
    　前記筐体の内部に設けられた第４ツェナーダイオードと、
    　前記第２ゲート電極と前記第３ゲート端子との間に設けられた第５信号経路と、
    　前記第２基準電位電極と前記第３エミッタ端子との間に設けられた第６信号経路と、
    　前記第２ゲート電極と前記第４ゲート端子との間に設けられた第７信号経路と、
    　前記第２基準電位電極と前記第４エミッタ端子との間に設けられた第８信号経路と、を含み、
    　前記第４絶縁基板は、前記第５信号経路を構成する第５配線パターンと、前記第６信号経路を構成する第６配線パターンと、を有し、
    　前記第３ツェナーダイオードは、前記第５配線パターンと前記第６配線パターンとの間に接合され、
    　前記第５絶縁基板は、前記第７信号経路を構成する第７配線パターンと、前記第８信号経路を構成する第８配線パターンと、を有し、
    　前記第４ツェナーダイオードは、前記第７配線パターンと前記第８配線パターンとの間に接合される、パワー半導体モジュール。
  13. 　請求項１２において、
    　前記筐体の外部に引き出された正極主端子と、
    　前記筐体の外部に引き出された負極主端子と、
    　前記筐体の外部に引き出された交流主端子と、を含み、
    　前記第１半導体チップおよび前記第２半導体チップのコレクタ端子は、前記正極主端子に接続され、
    　前記第１半導体チップおよび前記第２半導体チップのエミッタ端子および前記第３半導体チップおよび前記第４半導体チップのコレクタ端子は、前記交流主端子に接続され、
    　前記第３半導体チップおよび前記第４半導体チップのエミッタ端子は、前記負極主端子に接続される、パワー半導体モジュール。
  14. 　請求項１３において、
    　前記第１ツェナーダイオード乃至前記第４ツェナーダイオードのツェナー電圧は、前記第１スイッチング素子乃至前記第４スイッチング素子をオン状態とするゲート電圧に所定の電圧を加算した電圧値とされる、パワー半導体モジュール。
  15. 　請求項５において、
    　前記第１ツェナーダイオードのツェナー電圧は、前記第１スイッチング素子をオン状態とするゲート電圧に所定の電圧を加算した電圧値とされる、パワー半導体モジュール。
  16. 　請求項１０において、
    　前記第１ツェナーダイオードおよび前記第２ツェナーダイオードのツェナー電圧は、前記第１スイッチング素子乃至前記第４スイッチング素子をオン状態とするゲート電圧に所定の電圧を加算した電圧値とされる、パワー半導体モジュール。
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Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH10289977A (ja) * 1997-04-14 1998-10-27 Hitachi Ltd 複合半導体装置
JP2003023769A (ja) * 2001-07-06 2003-01-24 Sansha Electric Mfg Co Ltd 電力用半導体モジュール
JP2010088299A (ja) * 2000-08-28 2010-04-15 Mitsubishi Electric Corp 半導体装置
JP2020047674A (ja) * 2018-09-14 2020-03-26 株式会社東芝 半導体モジュール

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH10289977A (ja) * 1997-04-14 1998-10-27 Hitachi Ltd 複合半導体装置
JP2010088299A (ja) * 2000-08-28 2010-04-15 Mitsubishi Electric Corp 半導体装置
JP2003023769A (ja) * 2001-07-06 2003-01-24 Sansha Electric Mfg Co Ltd 電力用半導体モジュール
JP2020047674A (ja) * 2018-09-14 2020-03-26 株式会社東芝 半導体モジュール

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