JP2023109317A - パワー半導体モジュール - Google Patents

Abstract

【課題】短絡発生時のゲート端子と基準電位端子と間の電圧Ｖｇｅの跳ね上がりを抑制し、短絡時のスイッチング素子の安定な保護を可能にする技術を提供する。【解決手段】少なくとも上アームを有するパワー半導体モジュールは、ゲート端子と基準電位端子との間に接続され、スイッチング素子の半導体チップの外部、かつ、絶縁基板の上に設けられたツェナーダイオードと、前記絶縁基板を格納する筐体と、前記筐体に設けられ、前記ゲート端子および前記基準電位端子に接続される複数の外部電極と、を有する。【選択図】図７

Description

本開示は、パワー半導体モジュールに関し、絶縁基板上にスイッチング素子を設けたパワー半導体モジュールに適用して有効な技術である。

パワー半導体モジュールの構造として、１ｉｎ１構造、２ｉｎ１構造、６ｉｎ１構造などがある。１ｉｎ１構造とは、１つのパワー半導体モジュール内に、１つのアームを構成する１つのスイッチング素子（パワー半導体素子とも言う）もしくは逆並列接続された１つのスイッチング素子と１つのダイオードを搭載したものである。２ｉｎ１構造とは、１つのパワー半導体モジュール内に２つのアーム（上アーム、下アーム）を有するハーフブリッジ回路を構成したもので、例えば、１ｉｎ１構造の２つの絶縁基板をモジュール内部で直列接続し、一方を上アーム、他方を下アームとしたものである。２ｉｎ１構造のパワー半導体モジュールは、１ｉｎ１構造のモジュールと比較して、上アームと下アームとの間の配線距離を短縮できるため、小形化や低インダクタンス化等の利点がある。６ｉｎ１構造とは、一個のモジュールが６個のアーム（３つの上アーム、３つの下アーム）を備える。また、パワー半導体モジュールは、外部電極として、正極端子（正極主端子）、負極端子（負極主端子）、交流端子（交流主端子）、ゲート端子および基準電位端子（エミッタ補助端子、補助エミッタ端子とも言う）を有する。このようなパワー半導体モジュールの提案として、例えば、特開２０１６－０６６９７４号公報、特開２０２０－１２４０３０号公報などがある。スイッチング素子としては、パワー電界効果トランジスタ（ＭＯＳＦＥＴ）やＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ Ｇａｔｅ Ｂｉｐｏｌａｒ Ｔｒａｎｓｉｓｔｏｒ）などを用いることができる。

また、特開２０２０－１２４０３０号公報に記載される２ｉｎ１構造のパワー半導体モジュールでは、上アームを構成するスイッチング素子とダイオードを搭載した絶縁基板の２枚を並列接続し、下アームを構成するスイッチング素子とダイオードを搭載した絶縁基板の２枚を並列接続する。これにより、パワー半導体モジュールの定格電流容量を増加させることができる。

本発明完成後に行った公知例調査により、ツェナーダイオードがゲート端子に設けられた電界効果トランジスタやＩＧＢＴとして、特開２０１０－０４５１４１号公報、特開２０１３－０９０２２３号公報、特開２０１４－０５６９６８号公報が抽出された。しかし、これらは、本発明とは異なるものである。

特開２０１６－０６６９７４号公報 特開２０２０－１２４０３０号公報 特開２０１０－０４５１４１号公報 特開２０１３－０９０２２３号公報 特開２０１４－０５６９６８号公報

パワー半導体モジュールの構造が、上アームを構成するスイッチング素子とダイオードを並列接続し、下アームを構成するスイッチング素子とダイオードを並列接続した２ｉｎ１構造であり、スイッチング素子をＩＧＢＴとした構造として、このモジュールを２個並列接続して２つの上アームと２つの下アームを構成した回路において説明する。便宜的に２個並列のモジュールを左側モジュールと右側モジュールと呼ぶ。ここで、例えば、下アームを構成する２つのスイッチング素子の一方（左側モジュールの下アーム：左側スイッチング素子）が破壊（短絡）し、短絡したスイッチング素子に短絡電流が流れるものとする。また、下アームを構成する２つのスイッチング素子の他方（右側モジュールの下アーム：右側スイッチング素子）は、短絡しておらず、正常であるものとする。そして、ゲートドライバにより、上アームの２つのスイッチング素子をオンさせ、下アームの２つのスイッチング素子をオフさせるものとする。

この場合、短絡したスイッチング素子に短絡電流が流れるので、左側モジュールの上アームと下アームとが短絡し、上アームと下アームとに短絡による大電流が流れる。また、右側モジュールからの交流出力電流が交流出力配線を介して左側モジュールへ流れる（横流が発生する）。さらに、上アームを構成するスイッチング素子のゲート配線およびエミッタ補助配線にも横流が発生する。この横流によりゲート配線およびエミッタ補助配線の寄生インダクタンスに電圧が発生する。この電圧によりゲート端子と基準電位端子（エミッタ補助端子）間の電圧Ｖｇｅが大きくなることが分かった。そして、電位Ｖｇｅの跳ね上がりによる正帰還のため、より大きな短絡電流が上アームと下アームとに流されることになる。そのため、オン状態のスイッチング素子（この例では、上アームの２つのスイッチング素子）の保護が妨げられることが分かった。

この対策として、例えばＩＧＢＴの半導体チップにツェナーダイオードを内蔵させる方法が考えられる。しかしながら、ＩＧＢＴの半導体チップでは、出荷前（または、パワー半導体モジュールの組立て前）に、ゲートの健全性確認のために、動作電圧より高い電圧（例えば、ゲート信号入力１５Ｖ駆動に対し、２０Ｖやそれ以上の電圧）をゲートに印加して試験を実施する必要がある。この場合、ツェナーダイオードをＩＧＢＴの半導体チップに内蔵してしまうと、ツェナーダイオードのクランプ電圧以上の電圧をゲートに印加が出来なくなり、ゲートの信頼性が保証できなくなる。

また、ツェナーダイオードをパワー半導体モジュールの外部に外付けする方法が考えられる。しかしながら、ツェナーダイオードをパワー半導体モジュールの外部に外付けする構成例（モジュール外付け）は、ツェナーダイオードをパワー半導体モジュール内に内蔵する構成例（モジュール内蔵）と比較して、配線の寄生インダクタンスが大きいため、短絡破壊の発生時に（主に突入時に）、大きな電圧Ｖｇｅの跳ね上がりが発生するという問題がある。

本開示の課題は、短絡発生時のゲート端子と基準電位端子と間の電圧Ｖｇｅの跳ね上がりを抑制し、短絡時のスイッチング素子の安定な保護を可能にする技術を提供することにある。

その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。

本開示のうち代表的なものの概要を簡単に説明すれば下記の通りである。

一実施の形態によれば、
少なくとも上アームを有するパワー半導体モジュールは、
ゲート端子と基準電位端子との間に接続され、スイッチング素子の半導体チップの外部、かつ、絶縁基板の上に設けられたツェナーダイオードと、
前記絶縁基板を格納する筐体と、
前記筐体に設けられ、前記ゲート端子および前記基準電位端子に接続される複数の外部電極と、を有する。

上記一実施の形態に係るパワー半導体モジュールによれば、ゲート端子と基準電位端子との間にツェナーダイオードを設けたことにより、短絡発生時のゲート端子と基準電位端子（エミッタ補助端子）間の電圧Ｖｇｅの跳ね上がりを抑制し、短絡時のスイッチング素子の安定な保護を可能にする技術を提供することができる。

図１は、実施の形態に係る２ｉｎ１構造のパワー半導体モジュールを２つ用いた電力変換装置の構成例を示す図である。 図２は、図１のパワー半導体モジュールの動作例を説明する図である。 図３は、図１のパワー半導体モジュールの動作例を説明する図である。 図４は、比較例に係るパワー半導体モジュールの課題を説明する図である。 図５は、図４のパワー半導体モジュールの課題を説明する図である。 図６は、図１のパワー半導体モジュールの基本的なモジュールの構成例を説明する図である。 図７は、実施形態に係る２ｉｎ１構造のパワー半導体モジュールの内部の構成例を概念的に示す斜視図である。 図８は、図７のパワー半導体モジュールの内部の構成例を概念的に示す平面図である。 図９は、図７のパワー半導体モジュールの外部端子の構成例を概念的に示す平面図である。 図１０は、図７のパワー半導体モジュールの等価回路を概念的に示す図である。 図１１は、変形例に係るパワー半導体モジュールの内部の構成例を概念的に示す平面図である。 図１２は、図１１のパワー半導体モジュールの外部端子の構成例を概念的に示す平面図である。 図１３は、図１１のパワー半導体モジュールの等価回路を概念的に示す図である。 図１４は、電圧Ｖｇｅのシミュレーション結果を示すグラフである。

以下、実施形態、比較例および変形例について、図面を用いて説明する。ただし、以下の説明において、同一構成要素には同一符号を付し繰り返しの説明を省略することがある。なお、図面は説明をより明確にするため、実際の態様に比べ、模式的に表される場合があるが、あくまで一例であって、本発明の解釈を限定するものではない。

実施形態の理解を容易とするために、まず、本発明の構成例および課題について図面を用いて説明する。図１は、実施の形態に係る２ｉｎ１構造のパワー半導体モジュールを２つ用いた電力変換装置の構成例を示す図である。図２は、図１のパワー半導体モジュールの動作例を説明する図である。図３は、図１のパワー半導体モジュールの動作例を説明する図である。

図１に示すように、電力変換装置３００は、実施形態に係る２つの２ｉｎ１構造の第１パワー半導体モジュール２と第２パワー半導体モジュール３とを並列に接続した構成である。第１パワー半導体モジュール２は、上アームを構成するスイッチング素子５とダイオード６と、下アームを構成するスイッチング素子７とダイオード８と、を有する。第２パワー半導体モジュール３は、上アームを構成するスイッチング素子９とダイオード１０と、下アームを構成するスイッチング素子１１とダイオード１２と、を有する。上アームを構成するスイッチング素子５とダイオード６と上アームを構成するスイッチング素子９とダイオード１０とは並列に動作するよう構成されている。また、下アームを構成するスイッチング素子７とダイオード８と下アームを構成するスイッチング素子１１とダイオード１２と並列に動作するよう構成されている。第１パワー半導体モジュール２と第２パワー半導体モジュール３は同じ構成のものを用いている。

スイッチング素子５、７、９、１１は、この例では、ＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ Ｇａｔｅ Ｂｉｐｏｌａｒ Ｔｒａｎｓｉｓｔｏｒ）とされている。スイッチング素子５、７、９、１１は、パワー電界効果トランジスタ（ＭＯＳＦＥＴ）とされてもよい。スイッチング素子５、７、９、１１がパワー電界効果トランジスタ（ＭＯＳＦＥＴ）とされる場合、ＩＧＢＴのコレクタがパワー電界効果トランジスタのドレインへ、ＩＧＢＴのエミッタがパワー電界効果トランジスタのソースへと言い換えられる。以下では、スイッチング素子５、７、９、１１をＩＧＢＴ５、７、９、１１と言い換えて説明する。

ＩＧＢＴ５は、コレクタ端子、ゲート端子、および、エミッタ端子を有する。ダイオード６は、エミッタ端子に接続されたアノード端子と、コレクタ端子に接続されたカソード端子とを有する。ＩＧＢＴ７，９，１１およびダイオード８，１０，１２は、ＩＧＢＴ５およびダイオード６と同様な構成とされているので、重複する説明は省略することとする。

ＩＧＢＴ５，７，９，１１のエミッタ端子は、絶縁基板の上において、エミッタ補助端子（基準電位端子、エミッタセンス端子とも言う）、と、エミッタ端子とにされる。エミッタ補助端子は、エミッタ端子の基準電位を検出するためと、ゲート駆動回路のエミッタ側入力のための端子とされる。ＩＧＢＴ５，９のエミッタ端子は、後述する交流主端子ＡＣへ接続され、主電流の流れる端子とされる。または、ＩＧＢＴ７，１１のエミッタ端子は、負極主端子Ｎへ接続され、主電流の流れる端子とされる。なお、この明細書では、便宜的に、「ＩＧＢＴは、コレクタ端子、ゲート端子、エミッタ補助端子、および、エミッタ端子を有する。」と説明する場合がある。パワー電界効果トランジスタ（ＭＯＳＦＥＴ）の場合、基準電位端子はソース補助端子（ソースセンス端子とも言う）とされる。

第１パワー半導体モジュール２と第２パワー半導体モジュール３はそれぞれ筐体に覆われており、それぞれの筐体には外部電極が設けられている。外部電極は、正極主端子Ｐと、負極主端子Ｎと、上アーム用ゲート電極（第１ゲート電極、第１ゲート端子）Ｇ１と、下アーム用ゲート電極（第２ゲート電極、第２ゲート端子）Ｇ２と、上アーム用エミッタ補助電極（第１基準電位電極、第１基準電位端子）ＥＳ１と、下アーム用エミッタ補助電極（第２基準電位電極、第１基準電位端子）ＥＳ２と、交流主端子ＡＣと、を有する。

正極主端子Ｐは、ＩＧＢＴ５、９のコレクタ端子に配線や導体などにより電気的に接続されている。負極主端子ＮはＩＧＢＴ７、１１のエミッタ端子に配線や導体などにより電気的に接続されている。

上アーム用ゲート電極Ｇ１は、配線や導体などにより構成された信号経路によりＩＧＢＴ５、９のゲート端子に電気的に接続されている。下アーム用ゲート電極Ｇ２は、配線や導体などにより構成された信号経路によりＩＧＢＴ７、１１のゲート端子に電気的に接続されている。上アーム用ゲート電極Ｇ１および下アーム用ゲート電極Ｇ２は、ＩＧＢＴ５、９のゲート端子およびＩＧＢＴ７、１１のゲート端子に、ゲート信号を供給するために、後述されるゲートドライバＧＤに接続される。

上アーム用エミッタ補助電極ＥＳ１は、配線や導体などにより構成された信号経路によりＩＧＢＴ５、９のエミッタ補助端子に電気的に接続されている。下アーム用エミッタ補助電極ＥＳ２は、配線や導体などにより構成された信号経路により、ＩＧＢＴ７、１１のエミッタ補助端子に電気的に接続されている。上アーム用エミッタ補助電極ＥＳ１および下アーム用エミッタ補助電極ＥＳ２は、ＩＧＢＴ５、９のエミッタ補助端子およびＩＧＢＴ７、１１のエミッタ補助端子の基準電位を検出するための端子であり、ゲートドライバＧＤに接続される。

交流主端子ＡＣは、ＩＧＢＴ５、９のエミッタ端子、および、ＩＧＢＴ７、１１のコレクタ端子に配線や導体などにより電気的に接続されている。

電力変換装置３００の外部に、電源ＰＳが正極主端子Ｐと負極主端子Ｎとの間に接続される。一方、第１パワー半導体モジュール２において、上アーム（５，６）と下アーム（７，８）とが正極主端子Ｐと負極主端子Ｎとの間に直列に接続されている。上アーム（５，６）と下アーム（７，８）との接続点が交流主端子ＡＣとされている。また、第２パワー半導体モジュール３において、上アーム（９，１０）と下アーム（１１，１２）とが正極主端子Ｐと負極主端子Ｎとの間に直列に接続されている。上アーム（９，１０）と下アーム（１１，１２）との接続点が交流主端子ＡＣとされている。

電力変換装置３００の外部に、モータ等の負荷素子ＬＯが交流主端子ＡＣと負極主端子Ｎとの間に接続されている。

第１パワー半導体モジュール２の交流主端子ＡＣと第２パワー半導体モジュール３の交流主端子ＡＣとは、電力変換装置３００内において内部配線や導体などにより電気的に接続されて、電力変換装置３００の交流主端子ＡＣにされる。

ＩＧＢＴ５、９のゲート端子とエミッタ補助端子との間に、ツェナーダイオードＺＤ１、ＺＤ２が接続されている。言い換えると、第１パワー半導体モジュール２、第２パワー半導体モジュール３それぞれの上アーム用ゲート電極Ｇ１と上アーム用エミッタ補助電極ＥＳ１との間が、それぞれのモジュール内においてツェナーダイオードＺＤ１、ＺＤ２で接続されている。ツェナーダイオードＺＤ１、ＺＤ２のアノード端子がエミッタ補助端子（上アーム用エミッタ補助電極ＥＳ１）に接続され、ツェナーダイオードＺＤ１、ＺＤ２のカソード端子がゲート端子（上アーム用ゲート電極Ｇ１）に接続される。

また、ＩＧＢＴ７、１１のゲート端子とエミッタ補助端子との間に、ツェナーダイオードＺＤ３、ＺＤ４が接続されている。言い換えると、第１パワー半導体モジュール２、第２パワー半導体モジュール３それぞれの下アーム用ゲート電極Ｇ２と下アーム用エミッタ補助電極ＥＳ２との間が、それぞれのモジュール内においてツェナーダイオードＺＤ３、ＺＤ４で接続されている。ツェナーダイオードＺＤ３、ＺＤ４のアノード端子がエミッタ補助端子（下アーム用エミッタ補助電極ＥＳ２）に接続され、ツェナーダイオードＺＤ３、ＺＤ４のカソード端子がゲート端子（下アーム用ゲート電極Ｇ２）に接続される。

ツェナーダイオードＺＤ１～ＺＤ４の逆方向での降伏電圧であるツェナー電圧ＶＺは、ＩＧＢＴ（５、７、９、１１）をオン状態とするゲート電圧に所定の電圧（例えば１Ｖ程度）を加算した電圧値（ゲート電圧＋１Ｖ程度）とするのが好ましい。

図１に示すように、上アーム（左側モジュールの上アーム（５，６）、右側モジュールの上アーム（９，１０）および下アーム（左側モジュールの下アーム（７，８）、右側モジュールの下アーム（１１，１２）が故障のない正常な場合において、不図示のゲートドライバＧＤにより、上アームをオン（ｏｎ）させ、下アームをオフ（ｏｆｆ）させる。この時、矢印で示すように、電流が、電源ＰＳの正極から、正極主端子Ｐ、上アーム（５，９）、交流主端子ＡＣ、負荷素子ＬＯ、負極主端子Ｎを介して、電源ＰＳの負極に流れる。

ゲートドライバＧＤは、ＩＧＢＴ（５、７、９、１１）をオン状態とする場合、エミッタ補助端子の電位に対してゲート端子を正電位とする様にゲート電圧を制御して印加する。一方、ゲートドライバＧＤは、ＩＧＢＴ（５、７、９、１１）をオフ状態とする場合、エミッタ補助端子の電圧に対してゲート端子をゼロ電位、または負電位とする様にゲート電圧を制御して印加する。

図２は、故障モードの１つとして、左側モジュールの下アーム（７，８）のＩＧＢＴ７が破壊（短絡）し、短絡したＩＧＢＴ７に短絡電流が流れる場合を描いている。右側モジュールの下アーム（１１，１２）を構成するＩＧＢＴ１１や上アームのＩＧＢＴ５，９は、短絡しておらず、正常であるものとする。そして、ゲートドライバＧＤにより、上アームの２つのＩＧＢＴ５，９をオンさせ、下アームの２つのＩＧＢＴ７，１１をオフさせるものとする。

この場合、短絡したＩＧＢＴ７に短絡電流が流れるので、左側モジュールの上アームと下アームとが短絡し、上アームと下アームとに短絡による大電流が流れる。

また、右側モジュールのＩＧＢＴ９の側からの交流出力電流が内部配線を介して左側モジュールのＩＧＢＴ５の側へ流れる（横流が発生する）。さらに、図３に示すように、上アームを構成するＩＧＢＴ５，９のゲートＧ１－Ｇ１間のゲート内部配線およびＩＧＢＴ５，９のエミッタ補助端子ＥＳ１－ＥＳ１間のエミッタ補助内部配線にも横流が発生する。この横流によりゲート内部配線およびエミッタ補助内部配線の寄生インダクタンスに電圧が発生する。この電圧によりＩＧＢＴ５、９のゲート端子Ｇ１とエミッタ補助端子ＥＳ１の間の電圧Ｖｇｅが大きくなる。

しかし、電圧ＶｇｅがツェナーダイオードＺＤ１、ＺＤ２のツェナー電圧ＶＺに達すると、ツェナーダイオードＺＤ１、ＺＤ２が降伏状態となり、電圧Ｖｇｅがツェナー電圧ＶＺにクランプされる。つまり、ゲート端子Ｇ１とエミッタ補助端子ＥＳ１間のツェナーダイオードＺＤ１、ＺＤ２により、ゲート端子Ｇ１とエミッタ補助端子ＥＳ１の間の電圧Ｖｇｅの上昇を抑制できる。したがって、電圧Ｖｇｅのさらなる上昇（Ｖｇｅの跳ね上がり）による正帰還を抑制できるので、より大きな短絡電流が上アームと下アームとに流されることを防止できる。これにより、オン状態のスイッチング素子（この例では、上アームの２つのスイッチング素子：ＩＧＢＴ５、９）の保護を行うことができる。

ＩＧＢＴ（５、７、９、１１）のゲート信号入力は、例えば、＋１５Ｖ（オン状態とする場合）および－１５Ｖ（オフ状態とする場合）、または、＋１５Ｖ（オン状態とする場合）および０Ｖ（オフ状態とする場合）などである。これに対し、ツェナーダイオードＺＤ１～ＺＤ４の逆方向での降伏電圧であるツェナー電圧ＶＺは、＋１５Ｖ＋１Ｖ＝＋１６Ｖ程度が良い。これにより、電圧Ｖｇｅのクランプ電圧は＋１６Ｖ程度にすることができるので、オン状態のスイッチング素子（ＩＧＢＴ５、９）の保護を確実に行うことができる。

図４は、比較例に係るパワー半導体モジュールの課題を説明する図である。図５は、図４のパワー半導体モジュールの課題を説明する図である。図４は、図１のパワー半導体モジュールからツェナーダイオードＺＤ１～ＺＤ４が削除された電力変換装置４００のパワー半導体モジュールの構成例である。

図４は、図２と同様に、故障モードの１つとして、左側モジュールの下アーム（７，８）のＩＧＢＴ７が破壊（短絡）し、短絡したＩＧＢＴ７に短絡電流が流れる場合を描いている。右側モジュールの下アーム（１１，１２）を構成するＩＧＢＴ１１や下アームのＩＧＢＴ５，９は、短絡しておらず、正常であるものとする。そして、ゲートドライバＧＤにより、上アームの２つのＩＧＢＴ５，９をオンさせ、下アームの２つのＩＧＢＴ７，１１をオフさせるものとする。

この場合、短絡したＩＧＢＴ７に短絡電流が流れるので、上アームと下アームとが短絡し、上アームと下アームとに短絡による大電流が流れる。

また、右側モジュールのＩＧＢＴ９の側からの交流出力電流が内部配線を介して左側モジュールのＩＢＧＴ５の側へ流れる（横流が発生する）。さらに、図５に示すように、上アームを構成するＩＧＢＴ５，９のゲートＧ１－Ｇ１間のゲート内部配線およびＩＧＢＴ５，９のエミッタ補助端子ＥＳ１－ＥＳ１間のエミッタ補助内部配線にも横流が発生する。横流によりゲート内部配線およびエミッタ補助内部配線の寄生インダクタンスに電圧が発生する。この電圧によりＩＧＢＴ５、９のゲート端子Ｇ１とエミッタ補助端子ＥＳ１の間の電圧Ｖｇｅが、ツェナーダイオードＺＤ１、ＺＤ２が設けられていないため、ＩＧＢＴ（５、９）をオン状態とするゲート電圧より、さらに、大きくなることが分かった。そして、電位Ｖｇｅの跳ね上がりによる正帰還のため、より大きな短絡電流が上アームと下アームとに流されることになる。そのため、オン状態のスイッチング素子（この例では、上アームの２つのスイッチング素子：ＩＧＢＴ５、９）の保護が妨げられることが分かった。

本実施形態では、ゲート端子と基準電位端子との間にツェナーダイオードを設けたことにより、短絡発生時のゲート端子と基準電位端子（エミッタ補助端子）間の電圧Ｖｇｅの跳ね上がりを抑制し、短絡時のスイッチング素子の安定な保護を可能にすることができる。

次に、実施形態に係るパワー半導体モジュールの基本的なモジュールの構成例について、図６を用いて説明する。図６は、図１のパワー半導体モジュールの基本的なモジュールの構成例を説明する図である。

２ｉｎ１構造のパワー半導体モジュール１は、筐体１５と、筐体１５の外部へと引き出された複数の外部端子と、を有する。複数の外部端子は、この例では、正極主端子Ｐと、負極主端子Ｎと、上アーム用ゲート電極Ｇ１と、下アーム用ゲート電極Ｇ２と、上アーム用エミッタ補助電極ＥＳ１と、下アーム用エミッタ補助電極ＥＳ２と、交流主端子ＡＣと、を有する。

筐体１５内には、等価回路で代表的に示すように、上アームを構成するＩＧＢＴ５とダイオード６と、下アームを構成するＩＧＢＴ７とダイオード８と、ＩＧＢＴ５のゲート端子とエミッタ補助端子との間に設けられた第１ツェナーダイオードＺＤ１と、ＩＧＢＴ７のゲート端子とエミッタ補助端子との間に設けられた第２ツェナーダイオードＺＤ３と、により構成される。

筐体１５は、例えば、放熱用の金属ベースと、放熱用の金属ベースの上にはんだ等で接合された、配線パターンの形成された絶縁基板（例えば第１絶縁基板、第３絶縁基板、第４絶縁基板および第６絶縁基板だが、絶縁基板の数はこれに限定されない）と、封止樹脂などにより構成される。封止樹脂は、金属ベースの上に設けられた絶縁基板（例えば第１絶縁基板、第３絶縁基板、第４絶縁基板および第６絶縁基板）の上側を覆うように構成されている。

例えば、第１絶縁基板の配線パターンの上には上アームを構成するＩＧＢＴ５の半導体チップとダイオード６の半導体チップが接合され、第４絶縁基板の配線パターンの上には下アームを構成するＩＧＢＴ７の半導体チップとダイオード８の半導体チップとが接合される。第３絶縁基板の配線パターンの上には第１ツェナーダイオードＺＤ１の半導体チップが接合され、第６絶縁基板の配線パターンの上には第２ツェナーダイオードＺＤ３の半導体チップが接合される。

ＩＧＢＴ５は、１つの半導体チップで構成されていてもよいし、複数の半導体チップで構成されていてもよい。ダイオード６も、１つの半導体チップで構成されていてもよいし、複数の半導体チップで構成されていてもよい。ＩＧＢＴ７、ダイオード８についても同様である。

上アームを構成するＩＧＢＴ５とダイオード６は、後述する図７～１０に示すように、並列に接続されたＩＧＢＴ５ａ、５ｂとダイオード６ａ、６ｂとで構成されてもよい。この場合、ＩＧＢＴ５ｂの半導体チップとダイオード６ｂの半導体チップとは第２絶縁基板の配線パターンの上に接合される。また、下アームを構成するＩＧＢＴ７とダイオード８は、図７～１０に示すように、並列に接続されたＩＧＢＴ７ａ、７ｂとダイオード８ａ、８ｂとで構成されてもよい。この場合、ＩＧＢＴ７ｂの半導体チップとダイオード８ｂの半導体チップとは第５絶縁基板の配線パターンの上に接合される。また、ＩＧＢＴ５ａは、１つの半導体チップで構成されていてもよいし、複数の半導体チップで構成されていてもよい。図７～図１０では、２つの半導体チップでＩＧＢＴ５ａを構成した例を示している。ＩＧＢＴ５ｂ、７ａ、７ｂ、ダイオード６ａ、６ｂ、８ａ、８ｂについても同様である。

次に、実施形態に係るパワー半導体モジュールの構成例について、図面を用いて説明する。図７は、実施形態に係る２ｉｎ１構造のパワー半導体モジュールの内部の構成例を概念的に示す斜視図である。図８は、図７のパワー半導体モジュールの内部の構成例を概念的に示す平面図である。図９は、図７のパワー半導体モジュールの外部端子の構成例を概念的に示す平面図である。図１０は、図７のパワー半導体モジュールの等価回路を概念的に示す図である。なお、図７、図８、図９、後述する図１１、図１２において、半導体チップと半導体チップとの間、半導体チップと配線パターンとの間、配線パターンと配線パターンと間などに記載される細い実線や太い実線は、金属ワイヤなどの導体を示している。図７、図８、図９、後述する図１１、図１２では、図面が複雑となるので、金属ワイヤなどの導体についての参照番号の記載が省略されている。

図７、図８に示すように、２ｉｎ１構造のパワー半導体モジュール１の筐体１５は、放熱用の金属ベース１６と、放熱用の金属ベース１６の上にはんだ等で接合された、第１絶縁基板２０、第２絶縁基板２１、第３絶縁基板２２、第４絶縁基板２３、第５絶縁基板２４および第６絶縁基板３６と、封止樹脂１７などにより構成される。

第１絶縁基板２０の上には配線パターンが形成されており、その配線パターンの上には、上アームを構成するＩＧＢＴ（第１スイッチング素子）５ａの第１半導体チップ２５とダイオード６ａの半導体チップ２６とが接合される（または、搭載される）。この例では、２個の半導体チップ２５と２個の半導体チップ２６とが第１絶縁基板２０の上に設けられている。

第２絶縁基板２１の上には配線パターンが形成されており、その配線パターンの上には、ＩＧＢＴ（第２スイッチング素子）５ｂの第２半導体チップ２９とダイオード６ｂの半導体チップ３０とが接合される。この例では、２個の半導体チップ２９と２個の半導体チップ３０とが第２絶縁基板２１の上に搭載されている。

第３絶縁基板２２には、上アームのゲート用配線パターン（第１配線パターン）４０、上アームのエミッタ補助用配線パターン（第２配線パターン）４１が形成されており、配線パターン４０、４１の上には、第１ツェナーダイオードＺＤ１の半導体チップが接合される。ツェナーダイオードＺＤ１のアノード電極は配線パターン４１に接合され、ツェナーダイオードＺＤ１のカソード電極は配線パターン４０に接合される。配線パターン４０は、図９に示すように、導体により上アーム用ゲート電極Ｇ１に電気的に接続される。また、配線パターン４１は、図９に示すように、導体により上アーム用エミッタ補助電極ＥＳ１に電気的に接続される。

第４絶縁基板２３の上には配線パターンが形成されており、その配線パターンの上には、ＩＧＢＴ（第３スイッチング素子）７ａの第３半導体チップ２７とダイオード８ａの半導体チップ２８とが接合される。この例では、２個の半導体チップ２７と２個の半導体チップ２８とが第２絶縁基板２１の上に搭載されている。

第５絶縁基板２４の上には配線パターンが形成されており、その配線パターンの上には、ＩＧＢＴ（第４スイッチング素子）７ｂの第４半導体チップ３１とダイオード８ｂの半導体チップ３２とが接合される。この例では、２個の半導体チップ３１と２個の半導体チップ３２とが第２絶縁基板２１の上に搭載されている。

第６絶縁基板３６には、下アームのゲート用配線パターン（第３配線パターン）４２、下アームのエミッタ補助用配線パターン（第４配線パターン）４３が形成されており、配線パターン４２、４３の上には、第２ツェナーダイオードＺＤ２の半導体チップが接合される。ツェナーダイオードＺＤ２のアノード電極は配線パターン４３に接合され、ツェナーダイオードＺＤ２のカソード電極は配線パターン４２に接合される。配線パターン４２は、図９に示すように、導体により下アーム用ゲート電極Ｇ２に電気的に接続される。また、配線パターン４３は、図９に示すように、導体により下アーム用エミッタ補助電極ＥＳ２に電気的に接続される。

図８に示すように、第１絶縁基板２０の上には、上アームのゲート用配線パターン（第５配線パターン）５０、上アームのエミッタ補助用配線パターン（第６配線パターン）５１が形成されている。ＩＧＢＴ５ａの第１半導体チップ２５は、そのチップ裏面に第１コレクタ端子が形成され、そのチップ表面に第１ゲート端子と第１エミッタ端子とが形成される。ダイオード６ａの半導体チップ２６は、そのチップ裏面にカソード端子が形成され、そのチップ表面にアノード端子が形成される。第１コレクタ端子とカソード端子とが第１絶縁基板２０の上の配線パターン７０により電気的に接続されている。第１半導体チップ２５のゲート端子は、金属ワイヤのような導体によりゲート用配線パターン５０に電気的に接続され、ゲート用配線パターン５０は金属ワイヤのような導体により配線パターン４０に電気的に接続されている。配線パターン７０は、正極主端子Ｐに金属板のような導体により電気的に接続されている。

第１半導体チップ２５の第１エミッタ端子は、金属ワイヤのような導体によりエミッタ補助用配線パターン５１に電気的に接続され、エミッタ補助用配線パターン５１は金属ワイヤのような導体により配線パターン４１に電気的に接続されている。第１半導体チップ２５のエミッタ端子は、また、金属ワイヤのような導体により半導体チップ２６のアノード端子に電気的に接続されている。半導体チップ２６のアノード端子は、金属ワイヤのような導体により第１絶縁基板２０の上に形成された配線パターン６０に電気的に接続される。配線パターン６０は、第４絶縁基板２３の上に形成された配線パターン７２(配線パターン７２はコレクタに相当する）に金属ワイヤのような導体により電気的に接続される。

図８に示すように、第２絶縁基板２１の上には、上アームのゲート用配線パターン（第７配線パターン）５２、上アームのエミッタ補助用配線パターン（第８配線パターン）５３が形成されている。ＩＧＢＴ５ｂの第２半導体チップ２９は、そのチップ裏面に第２コレクタ端子が形成され、そのチップ表面に第２ゲート端子と第２エミッタ端子とが形成される。ダイオード６ｂの半導体チップ３０は、そのチップ裏面にカソード端子が形成され、そのチップ表面にアノード端子が形成される。第２コレクタ端子とカソード端子とが第２絶縁基板２１の上の配線パターン７１により電気的に接続されている。半導体チップ２９の第２ゲート端子は、金属ワイヤのような導体によりゲート用配線パターン５２に電気的に接続され、ゲート用配線パターン５２は金属ワイヤのような導体により配線パターン４０に電気的に接続されている。配線パターン７１は、図９に示すように、配線パターン７０に金属ワイヤのような導体により電気的に接続されて、正極主端子Ｐに電気的に接続される。

半導体チップ２９の第２エミッタ端子は、金属ワイヤのような導体によりエミッタ補助用配線パターン５３に電気的に接続され、エミッタ補助用配線パターン５３は金属ワイヤのような導体により配線パターン４１に電気的に接続されている。半導体チップ２９の第２エミッタ端子は、また、金属ワイヤのような導体により半導体チップ３０のアノード端子に電気的に接続されている。半導体チップ３０のアノード端子は、金属ワイヤのような導体により第２絶縁基板２１の上に形成された配線パターン６１に電気的に接続される。配線パターン６１は、第５絶縁基板２４の上に形成された配線パターン７３(配線パターン７３はコレクタに相当する）に金属ワイヤのような導体により電気的に接続される。

図８に示すように、第４絶縁基板２３の上には、下アームのゲート用配線パターン（第９配線パターン）５４、下アームのエミッタ補助用配線パターン（第１０配線パターン）５５が形成されている。ＩＧＢＴ７ａの第３半導体チップ２７は、そのチップ裏面に第３コレクタ端子が形成され、そのチップ表面に第３ゲート端子と第３エミッタ端子とが形成される。ダイオード８ａの半導体チップ２８は、そのチップ裏面にカソード端子が形成され、そのチップ表面にアノード端子が形成される。第３コレクタ端子とカソード端子とが第４絶縁基板２３の上の配線パターン７２により電気的に接続されている。配線パターン７２は、金属ワイヤのような導体により配線パターン６０に電気的に接続されている。第３半導体チップ２７の第３ゲート端子は、金属ワイヤのような導体によりゲート用配線パターン５４に電気的に接続され、ゲート用配線パターン５４は金属ワイヤのような導体により配線パターン４２に電気的に接続されている。

第３半導体チップ２７の第３エミッタ端子は、金属ワイヤのような導体によりエミッタ補助用配線パターン５５に電気的に接続され、エミッタ補助用配線パターン５５は金属ワイヤのような導体により配線パターン４３に電気的に接続されている。第３半導体チップ２７の第３エミッタ端子は、また、金属ワイヤのような導体により半導体チップ２８のアノード端子に電気的に接続されている。半導体チップ２８のアノード端子は、金属ワイヤのような導体により第４絶縁基板２３の上に形成された配線パターン６２に電気的に接続される。配線パターン６２は、図９に示すように、負極主端子Ｎに金属板のような導体により電気的に接続される。配線パターン６２、６２の間は金属ワイヤのような導体により電気的に接続されている。配線パターン７２は、図９に示すように、交流主端子ＡＣに金属板のような導体により電気的に接続される。

図８に示すように、第５絶縁基板２４の上には、下アームのゲート用配線パターン（第１１配線パターン）５６、下アームのエミッタ補助用配線パターン（第１２配線パターン）５７が形成されている。ＩＧＢＴ７ｂの第４半導体チップ３１は、そのチップ裏面に第４コレクタ端子が形成され、そのチップ表面に第４ゲート端子と第４エミッタ端子とが形成される。ダイオード８ｂの半導体チップ３２は、そのチップ裏面にカソード端子が形成され、そのチップ表面にアノード端子が形成される。第４コレクタ端子とカソード端子とが第５絶縁基板２４の上の配線パターン７３により電気的に接続されている。配線パターン７３は、金属ワイヤのような導体により配線パターン６１に電気的に接続されている。第４半導体チップ３１の第４ゲート端子は、金属ワイヤのような導体によりゲート用配線パターン５６に電気的に接続され、ゲート用配線パターン５６は金属ワイヤのような導体により配線パターン４２に電気的に接続されている。

第４半導体チップ３１の第４エミッタ端子は、金属ワイヤのような導体によりエミッタ補助用配線パターン５７に電気的に接続され、エミッタ補助用配線パターン５７は金属ワイヤのような導体により配線パターン４３に電気的に接続されている。第４半導体チップ３１の第４エミッタ端子は、また、金属ワイヤのような導体により半導体チップ３２のアノード端子に電気的に接続されている。半導体チップ３２のアノード端子は、金属ワイヤのような導体により第５絶縁基板２４の上に形成された配線パターン６３に電気的に接続される。配線パターン６３は、図９に示すように、配線パターン６２に金属ワイヤのような導体により電気的に接続され、負極主端子Ｎに電気的に接続される。配線パターン６３、６３の間は金属ワイヤのような導体により電気的に接続されている。配線パターン７３は、図９に示すように、交流主端子ＡＣに金属ワイヤのような導体により電気的に接続される。また、配線パターン７３は、図９に示すように、配線パターン７２に、金属ワイヤのような導体により電気的に接続される。

これにより、図１０に示すような等価回路とされたパワー半導体モジュール１が構成できる。

本実施形態では、ゲート端子Ｇ１、Ｇ２と基準電位端子ＥＳ１、ＥＳ２との間にツェナーダイオードＺＤ１、ＺＤ３を設けたことにより、短絡発生時のゲート端子と基準電位端子（エミッタ補助端子）間の電圧Ｖｇｅの跳ね上がりを抑制し、短絡時のスイッチング素子の安定な保護を可能にすることができる。

（変形例）
次に、ツェナーダイオードを第１絶縁基板２０、第２絶縁基板２１、第４絶縁基板２３、第５絶縁基板２４の配線パターンに設ける場合の構成例を説明する。図１１は、変形例に係るパワー半導体モジュールの内部の構成例を概念的に示す平面図である。図１２は、図１１のパワー半導体モジュールの外部端子の構成例を概念的に示す平面図である。図１３は、図１１のパワー半導体モジュールの等価回路を概念的に示す図である。

図１１、図１２、図１３に示すように、変形例に係るパワー半導体モジュール１ａでは、ツェナーダイオードＺＤ１を、第１ツェナーダイオードＺＤ１ａと第２ツェナーダイオードＺＤ１ｂとで構成し、ツェナーダイオードＺＤ３を、第３ツェナーダイオードＺＤ３ａと第４ツェナーダイオードＺＤ３ｂとで構成した。第１ツェナーダイオードＺＤ１ａが第１絶縁基板２０の上アームのゲート用配線パターン（第１配線パターン）５０と上アームのエミッタ補助用配線パターン（第２配線パターン）５１との上に接合されている。また、第２ツェナーダイオードＺＤ１ｂが第２絶縁基板２１の上アームのゲート用配線パターン（第３配線パターン）５２と上アームのエミッタ補助用配線パターン（第４配線パターン）５３との上に接合されている。同様に、第３ツェナーダイオードＺＤ３ａが第４絶縁基板２３の下アームのゲート用配線パターン（第５配線パターン）５４と下アームのエミッタ補助用配線パターン（第６配線パターン）５５との上に接合されている。そして、第４ツェナーダイオードＺＤ３ｂが第５絶縁基板２４の下アームのゲート用配線パターン（第７配線パターン）５６と下アームのエミッタ補助用配線パターン（第８配線パターン）５７との上に接合されている。図１１、図１２、図１３に示すパワー半導体モジュール１ａの他の構成および効果は、図８、図９、図１０に示すパワー半導体モジュール１の構成および効果と同じであるので、重複する説明は省略する。

変形例に係るパワー半導体モジュール１ａにおいて、ツェナーダイオードＺＤ１ａ、ＺＤ１ｂ、ＺＤ３ａ、ＺＤ３ｂを第１絶縁基板２０、第２絶縁基板２１、第４絶縁基板２３、第５絶縁基板２４の配線パターンに設けても、実施態様と同様な効果を得ることができる。

図７～図１０の実施態様および図１１～１３の変形例に係るパワー半導体モジュール１、１ａでは、以下のようにされている。

１）パワー半導体モジュール１、１ａは、パワー半導体モジュール１、１ａのゲート端子Ｇ１と半導体チップ２５のゲート端子との間の第１信号経路と、パワー半導体モジュール１、１ａの基準電位端子ＥＳ１と半導体チップ２５のエミッタ端子との間の第２信号経路と、を有する。そして、第１信号経路と第２信号経路との間に、ツェナーダイオード（ＺＤ１、ＺＤ１ａ）が設けられている。

ツェナーダイオード（ＺＤ１）は、実施態様では、第１信号経路の一部を構成する第３絶縁基板２２の上アームのゲート用配線パターン４０と、第２信号経路の一部を構成する第３絶縁基板２２の上アームのエミッタ補助用配線パターン４１との間に接合される。ツェナーダイオード（ＺＤ１ａ）は、変形例では、第１信号経路の一部を構成する第１絶縁基板２０の上アームのゲート用配線パターン５０と、第２信号経路の一部を構成する第１絶縁基板２０の上アームのエミッタ補助用配線パターン５１との間に接合される。

２）パワー半導体モジュール１、１ａは、パワー半導体モジュール１、１ａのゲート端子Ｇ２と半導体チップ２７のゲート端子との間の第３信号経路と、パワー半導体モジュール１、１ａの基準電位端子ＥＳ２と半導体チップ２７のエミッタ端子との間の第４信号経路と、を有する。そして、第３信号経路と第４信号経路との間に、ツェナーダイオード（ＺＤ３、ＺＤ３ａ）が設けられている。

ツェナーダイオード（ＺＤ３）は、実施態様では、第３信号経路の一部を構成する第６絶縁基板３６の下アームのゲート用配線パターン４２と、第４信号経路の一部を構成する第６絶縁基板３６の下アームのエミッタ補助用配線パターン４３との間に接合される。ツェナーダイオード（ＺＤ３ａ）は、変形例では、第３信号経路の一部を構成する第４絶縁基板２３の下アームのゲート用配線パターン５４と、第４信号経路の一部を構成する第４絶縁基板２３の下アームのエミッタ補助用配線パターン５５との間に接合される。

３）パワー半導体モジュール１、１ａは、パワー半導体モジュール１、１ａのゲート端子Ｇ１と半導体チップ２９のゲート端子との間の第５信号経路と、パワー半導体モジュール１、１ａの基準電位端子ＥＳ１と半導体チップ２９のエミッタ端子との間の第６信号経路と、を有する。そして、第５信号経路と第６信号経路との間に、ツェナーダイオード（ＺＤ１、ＺＤ１ｂ）が設けられている。

ツェナーダイオード（ＺＤ１）は、実施態様では、第５信号経路の一部を構成する第３絶縁基板２２の上アームのゲート用配線パターン４０と、第６信号経路の一部を構成する第３絶縁基板２２の上アームのエミッタ補助用配線パターン４１との間に接合される。ツェナーダイオード（ＺＤ１ｂ）は、変形例では、第５信号経路の一部を構成する第２絶縁基板２１の上アームのゲート用配線パターン５２と、第６信号経路の一部を構成する第２絶縁基板２１の上アームのエミッタ補助用配線パターン５３との間に接合される。

４）パワー半導体モジュール１、１ａは、パワー半導体モジュール１、１ａのゲート端子Ｇ２と半導体チップ３１のゲート端子との間の第７信号経路と、パワー半導体モジュール１、１ａの基準電位端子ＥＳ２と半導体チップ３１のエミッタ端子との間の第８信号経路と、を有する。そして、第７信号経路と第８信号経路との間に、ツェナーダイオード（ＺＤ３、ＺＤ３ｂ）が設けられている。

ツェナーダイオード（ＺＤ３）は、実施態様では、第７信号経路の一部を構成する第６絶縁基板３６の下アームのゲート用配線パターン４２と、第８信号経路の一部を構成する第６絶縁基板３６の下アームのエミッタ補助用配線パターン４３との間に接合される。ツェナーダイオード（ＺＤ３ｂ）は、変形例では、第７信号経路の一部を構成する第５絶縁基板２４の下アームのゲート用配線パターン５６と、第８信号経路の一部を構成する第５絶縁基板２４の下アームのエミッタ補助用配線パターン５７との間に接合される。

実施形態や変形例では２ｉｎ１構造のパワー半導体モジュール１、１ａに基づいて本発明を説明した。しかし、本発明は２ｉｎ１構造に限定されるものではなく、１ｉｎ１構造や６ｉｎ１構造のパワー半導体モジュールにも適用可能である。１ｉｎ１構造や６ｉｎ１構造のパワー半導体モジュールにおいて、モジュール内のゲート電極（Ｇ１、Ｇ２等）とエミッタ補助電極（ＥＳ１、ＥＳ２等）の間にツェナーダイオード（ＺＤ１、ＺＤ１ａ、ＺＤ１ｂ、ＺＤ３、ＺＤ３ａ、ＺＤ３ｂ等：以下、ＺＤ１－ＺＤ３ｂと省略する。）を接合させて、ツェナーダイオード（ＺＤ１－ＺＤ３ｂ）をモジュール内に内蔵させることにより、実施形態および変形例と同様の効果が得られる。

本発明のパワー半導体モジュール１、１ａでは、ツェナーダイオード（ＺＤ１－ＺＤ３ｂ）を第３絶縁基板２２の上や第６絶縁基板３６の上、または、第１絶縁基板２０の上、第２絶縁基板２１の上、第４絶縁基板２３の上、第５絶縁基板２４の上に設け、パワー半導体モジュール１、１ａ内にツェナーダイオード（ＺＤ１－ＺＤ３ｂ）を内蔵させた構成である。本発明は、ツェナーダイオード（ＺＤ１－ＺＤ３ｂ）をＩＧＢＴの半導体チップ２５、２７、２９、３１に内蔵させるものではない。

ＩＧＢＴの半導体チップ２５、２７、２９、３１にツェナーダイオード（ＺＤ１－ＺＤ３ｂ）を内蔵させる方法が考えられる。しかしながら、ＩＧＢＴの半導体チップ２５、２７、２９、３１では、出荷前（または、パワー半導体モジュールの組立て前）に、ゲートの健全性確認のために、動作電圧より高い電圧（例えば、ゲート信号入力１５Ｖ駆動に対し、２０Ｖやそれ以上の電圧）をゲートに印加して試験を実施する必要がある。この場合、ツェナーダイオード（ＺＤ１－ＺＤ３ｂ）をＩＧＢＴの半導体チップ２５、２７、２９、３１に内蔵してしまうと、ツェナーダイオード（ＺＤ１－ＺＤ３ｂ）のクランプ電圧以上の電圧をゲートに印加が出来なくなり、ゲートの信頼性が保証できなくなる。

また、ツェナーダイオード（ＺＤ１－ＺＤ３ｂ）をパワー半導体モジュールの外部に外付けする方法が考えられる。しかしながら、ツェナーダイオード（ＺＤ１－ＺＤ３ｂ）をパワー半導体モジュールの外部に外付けする構成例（モジュール外付け）は、ツェナーダイオード（ＺＤ１－ＺＤ３ｂ）をパワー半導体モジュール１、１ａ内に内蔵する構成例（モジュール内蔵）と比較して、配線の寄生インダクタンスが大きいため、短絡破壊の発生時に（主に突入時に）、大きな電圧Ｖｇｅの跳ね上がりが発生することをシミュレーションより確認できる。

図１４は、電圧Ｖｇｅのシミュレーション結果を示すグラフである。図１４において、線１００はツェナーダイオード（ＺＤ１－ＺＤ３ｂ）をパワー半導体モジュールに外付けした場合の電圧Ｖｇｅの変化を示し、線２００はツェナーダイオード（ＺＤ１－ＺＤ３ｂ）をパワー半導体モジュール１、１ａ内に内蔵した場合の電圧Ｖｇｅの変化を示す。横軸は時間Ｔであり、縦軸はゲート電圧Ｖｇｅを示す。また、Ｔ１は、短絡破壊の発生時を示す。

図１４に示すように、短絡破壊の発生時に、線２００と比較して、線１００に大きな電圧Ｖｇｅの跳ね上がりが発生することが分かる。そのため、ツェナーダイオード（ＺＤ１－ＺＤ３ｂ）による電圧Ｖｇｅのクランプの効果はツェナーダイオード（ＺＤ１－ＺＤ３ｂ）をパワー半導体モジュール１、１ａ内に内蔵する構成例（モジュール内蔵）が有利である。

以上、本発明者によってなされた発明を実施例に基づき具体的に説明したが、本発明は、上記実施形態および実施例に限定されるものではなく、種々変更可能であることはいうまでもない。

１、１ａ：パワー半導体モジュール
５、７、９、１１：スイッチング素子（ＩＧＢＴ）
６、８、１０、１２：ダイオード
１５：筐体
２０：第１絶縁基板
２１：第２絶縁基板
２２：第３絶縁基板
２３：第４絶縁基板
２４：第５絶縁基板
３６：第６絶縁基板
３００：電力変換装置
ＺＤ１、ＺＤ１ａ、ＺＤ１ｂ、ＺＤ２、ＺＤ３、ＺＤ３ａ、ＺＤ３ｂ、ＺＤ４：ツェナーダイオード
Ｐ：正極主端子
Ｎ：負極主端子
Ｇ１：上アーム用ゲート電極（上アーム用ゲート端子）
Ｇ２：下アーム用ゲート電極（下アーム用ゲート端子）、
ＥＳ１：上アーム用エミッタ補助電極（上アーム用エミッタ補助端子、基準電位端子）
ＥＳ２：下アーム用エミッタ補助電極（下アーム用エミッタ補助端子、基準電位端子）
ＡＣ：交流主端子

Claims (16)

1. 少なくとも上アームを有するパワー半導体モジュールにおいて、
   ゲート端子と基準電位端子との間に接続され、スイッチング素子の半導体チップの外部、かつ、絶縁基板の上に設けられたツェナーダイオードと、
   前記絶縁基板を格納する筐体と、
   前記筐体に設けられ、前記ゲート端子および前記基準電位端子に接続される複数の外部電極と、を有する、
   パワー半導体モジュール。
2. 請求項１において、
   前記上アームを構成するスイッチング素子を含み、
   前記ツェナーダイオードのツェナー電圧は、前記スイッチング素子をオン状態とするゲート電圧に所定の電圧を加算した電圧値とされる、パワー半導体モジュール。
3. 請求項２において、
   前記スイッチング素子は、第１スイッチング素子および第２スイッチング素子を含み、
   前記上アームを構成する前記第１スイッチング素子が搭載された第１絶縁基板と、
   前記上アームを構成する前記第２スイッチング素子が搭載された第２絶縁基板と、を含み、
   前記絶縁基板は、前記第１絶縁基板と前記第２絶縁基板とにゲート信号を供給する前記ゲート端子と、前記第１絶縁基板と前記第２絶縁基板の基準電位を検出するための前記基準電位端子と、を有する第３絶縁基板とされ、
   前記ツェナーダイオードは前記第３絶縁基板に設けられる、パワー半導体モジュール。
4. 請求項２において、
   前記スイッチング素子は、第１スイッチング素子および第２スイッチング素子を含み、
   前記絶縁基板は、
   前記上アームを構成する前記第１スイッチング素子が搭載された第１絶縁基板と、
   前記上アームを構成する前記第２スイッチング素子が搭載された第２絶縁基板と、を含み、
   前記第１絶縁基板と前記第２絶縁基板のおのおのは、
   対応するスイッチング素子へゲート信号を供給する前記ゲート端子と、
   対応するスイッチング素子の基準電位を検出するための前記基準電位端子と、を有し、
   前記ツェナーダイオードは前記第１絶縁基板と前記第２絶縁基板のおのおのに設けられる、パワー半導体モジュール。
5. 筐体と、
   前記筐体の外部に引き出された第１ゲート電極と、
   前記筐体の外部に引き出された第１基準電位電極と、
   前記筐体の内部に設けられ、第１ゲート端子と第１エミッタ端子とを有する第１半導体チップにより構成された第１スイッチング素子と、
   前記筐体の内部に設けられた第１ツェナーダイオードと、
   前記第１ゲート電極と前記第１ゲート端子との間に設けられた第１信号経路と、
   前記第１基準電位電極と前記第１エミッタ端子との間に設けられた第２信号経路と、を含み、
   前記第１ツェナーダイオードは、前記第１信号経路と前記第２信号経路との間に設けられる、パワー半導体モジュール。
6. 請求項５において、
   前記第１半導体チップが接合された第１絶縁基板を含み、
   前記第１絶縁基板は、前記第１信号経路を構成する第1配線パターンと、前記第２信号経路を構成する第２配線パターンと、を含み、
   前記第１ツェナーダイオードは、前記第1配線パターンと前記第２配線パターンとの間に接合される、パワー半導体モジュール。
7. 請求項６において、さらに、
   前記筐体の内部に設けられ、第２ゲート端子と第２エミッタ端子とを有する第２半導体チップにより構成された第２スイッチング素子と、
   前記筐体の内部に設けられた第２ツェナーダイオードと、
   前記第１ゲート電極と前記第２ゲート端子との間に設けられた第３信号経路と、
   前記第１基準電位電極と前記第２エミッタ端子との間に設けられた第４信号経路と、
   前記第２半導体チップが接合された第２絶縁基板と、を含み、
   前記第２絶縁基板は、前記第３信号経路を構成する第３配線パターンと、前記第４信号経路を構成する第４配線パターンと、を含み、
   前記第２ツェナーダイオードは、前記第３配線パターンと前記第４配線パターンとの間に接合される、パワー半導体モジュール。
8. 請求項５において、
   第３絶縁基板を含み、
   前記第３絶縁基板は、前記第１信号経路を構成する第1配線パターンと、前記第２信号経路を構成する第２配線パターンと、を有し、
   前記第１ツェナーダイオードは、前記第1配線パターンと前記第２配線パターンとの間に接合される、パワー半導体モジュール。
9. 請求項８において、
   前記第1半導体チップが接合された第１絶縁基板と、
   前記筐体の内部に設けられ、第２ゲート端子と第２エミッタ端子とを有する第２半導体チップにより構成された第２スイッチング素子と、
   前記第２半導体チップが接合された第２絶縁基板と、
   前記第1配線パターンを介して、前記第１ゲート電極と前記第２ゲート端子との間に設けられた第３信号経路と、
   前記第２配線パターンを介して、前記第１基準電位電極と前記第２エミッタ端子との間に設けられた第４信号経路と、
   を含む、パワー半導体モジュール。
10. 請求項９において、
    前記筐体の外部に引き出された第２ゲート電極と、
    前記筐体の外部に引き出された第２基準電位電極と、
    前記筐体の内部に設けられ、第３ゲート端子と第３エミッタ端子とを有する第３半導体チップにより構成された第３スイッチング素子と、
    前記第３半導体チップが接合された第４絶縁基板と、
    前記筐体の内部に設けられ、第４ゲート端子と第４エミッタ端子とを有する第４半導体チップにより構成された第４スイッチング素子と、
    前記第４半導体チップが接合された第５絶縁基板と、
    第６絶縁基板と、を含み、
    前記筐体の内部に設けられた第２ツェナーダイオードと、
    前記第２ゲート電極と前記第３ゲート端子との間に設けられた第５信号経路と、
    前記第２基準電位電極と前記第３エミッタ端子との間に設けられた第６信号経路と、
    前記第２ゲート電極と前記第４ゲート端子との間に設けられた第７信号経路と、
    前記第２基準電位電極と前記第４エミッタ端子との間に設けられた第８信号経路と、を含み、
    前記第６絶縁基板は、前記第５信号経路および前記第７信号経路を構成する第３配線パターンと、前記第６信号経路および前記第８信号経路を構成する第４配線パターンと、を有し、
    前記第２ツェナーダイオードは、前記第３配線パターンと前記第４配線パターンとの間に接合される、パワー半導体モジュール。
11. 請求項１０において、
    前記筐体の外部に引き出された正極主端子と、
    前記筐体の外部に引き出された負極主端子と、
    前記筐体の外部に引き出された交流主端子と、を含み、
    前記第１半導体チップおよび前記第２半導体チップのコレクタ端子は、前記正極主端子に接続され、
    前記第１半導体チップおよび前記第２半導体チップのエミッタ端子および前記第３半導体チップおよび前記第４半導体チップのコレクタ端子は、前記交流主端子に接続され、
    前記第３半導体チップおよび前記第４半導体チップのエミッタ端子は、前記負極主端子に接続される、パワー半導体モジュール。
12. 請求項７において、
    前記筐体の外部に引き出された第２ゲート電極と、
    前記筐体の外部に引き出された第２基準電位電極と、
    前記筐体の内部に設けられ、第３ゲート端子と第３エミッタ端子とを有する第３半導体チップにより構成された第３スイッチング素子と、
    前記第３半導体チップが接合された第４絶縁基板と、
    前記筐体の内部に設けられ、第４ゲート端子と第４エミッタ端子とを有する第４半導体チップにより構成された第４スイッチング素子と、
    前記第４半導体チップが接合された第５絶縁基板と、を含み、
    前記筐体の内部に設けられた第３ツェナーダイオードと、
    前記筐体の内部に設けられた第４ツェナーダイオードと、
    前記第２ゲート電極と前記第３ゲート端子との間に設けられた第５信号経路と、
    前記第２基準電位電極と前記第３エミッタ端子との間に設けられた第６信号経路と、
    前記第２ゲート電極と前記第４ゲート端子との間に設けられた第７信号経路と、
    前記第２基準電位電極と前記第４エミッタ端子との間に設けられた第８信号経路と、を含み、
    前記第４絶縁基板は、前記第５信号経路を構成する第５配線パターンと、前記第６信号経路を構成する第６配線パターンと、を有し、
    前記第３ツェナーダイオードは、前記第５配線パターンと前記第６配線パターンとの間に接合され、
    前記第５絶縁基板は、前記第７信号経路を構成する第７配線パターンと、前記第８信号経路を構成する第８配線パターンと、を有し、
    前記第４ツェナーダイオードは、前記第７配線パターンと前記第８配線パターンとの間に接合される、パワー半導体モジュール。
13. 請求項１２において、
    前記筐体の外部に引き出された正極主端子と、
    前記筐体の外部に引き出された負極主端子と、
    前記筐体の外部に引き出された交流主端子と、を含み、
    前記第１半導体チップおよび前記第２半導体チップのコレクタ端子は、前記正極主端子に接続され、
    前記第１半導体チップおよび前記第２半導体チップのエミッタ端子および前記第３半導体チップおよび前記第４半導体チップのコレクタ端子は、前記交流主端子に接続され、
    前記第３半導体チップおよび前記第４半導体チップのエミッタ端子は、前記負極主端子に接続される、パワー半導体モジュール。
14. 請求項１３において、
    前記第１ツェナーダイオード乃至前記第４ツェナーダイオードのツェナー電圧は、前記第１スイッチング素子乃至前記第４スイッチング素子をオン状態とするゲート電圧に所定の電圧を加算した電圧値とされる、パワー半導体モジュール。
15. 請求項５において、
    前記第１ツェナーダイオードのツェナー電圧は、前記第１スイッチング素子をオン状態とするゲート電圧に所定の電圧を加算した電圧値とされる、パワー半導体モジュール。
16. 請求項１０において、
    前記第１ツェナーダイオードおよび前記第２ツェナーダイオードのツェナー電圧は、前記第１スイッチング素子乃至前記第４スイッチング素子をオン状態とするゲート電圧に所定の電圧を加算した電圧値とされる、パワー半導体モジュール。

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