JP3482913B2 - 半導体モジュール - Google Patents
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- H01L2924/301—Electrical effects
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Description
【０００１】
【発明の属する技術分野】本発明は、大電流の制御に使
用される半導体モジュールに係り、特に、内部回路を保
護するための保護回路を取り付けることが出来る非絶縁
型の半導体モジュールに関する。
用される半導体モジュールに係り、特に、内部回路を保
護するための保護回路を取り付けることが出来る非絶縁
型の半導体モジュールに関する。
【０００２】
【従来の技術】半導体モジュールは、制御信号などを処
理するだけでなく、近年では、大電流を制御するために
も広く使われている。例えば、バッテリー・フォークリ
フト等の電動車両の走行用モータを駆動するための制御
装置において、制御回路の最終段には、バッテリと走行
用モータとの間に設けられるスイッチングデバイスとし
て、電気容量の大きい半導体モジュールが使用されてい
る。
理するだけでなく、近年では、大電流を制御するために
も広く使われている。例えば、バッテリー・フォークリ
フト等の電動車両の走行用モータを駆動するための制御
装置において、制御回路の最終段には、バッテリと走行
用モータとの間に設けられるスイッチングデバイスとし
て、電気容量の大きい半導体モジュールが使用されてい
る。
【０００３】この種の半導体モジュールとしては、例え
ば、同一のパワー半導体チップを互いに並列に接続して
電流容量を大きくしたもの、何種類かの半導体チップで
簡単な回路を構成したもの、半導体チップのドライブ回
路を内蔵したものなど、様々な構成が知られている。
ば、同一のパワー半導体チップを互いに並列に接続して
電流容量を大きくしたもの、何種類かの半導体チップで
簡単な回路を構成したもの、半導体チップのドライブ回
路を内蔵したものなど、様々な構成が知られている。
【０００４】半導体モジュール、特にパワー半導体モジ
ュールは、通常、上述のような半導体チップを樹脂パッ
ケージ内に組み込むことにより形成される。パッケージ
は、通常、プラスチックであり、内部の半導体チップは
セラミックなどで絶縁され、さらにパッケージ内部の空
洞部には、半導体チップおよびその周辺回路が酸化され
ることを防止するために、ゲルおよびエポキシ樹脂など
が充填されている。
ュールは、通常、上述のような半導体チップを樹脂パッ
ケージ内に組み込むことにより形成される。パッケージ
は、通常、プラスチックであり、内部の半導体チップは
セラミックなどで絶縁され、さらにパッケージ内部の空
洞部には、半導体チップおよびその周辺回路が酸化され
ることを防止するために、ゲルおよびエポキシ樹脂など
が充填されている。
【０００５】パワー半導体モジュールは、大電流が流れ
るので、発熱量が大きい。したがって、放熱を考慮する
必要がある。半導体モジュールの放熱のための構成の１
つとして、熱容量が大きく放熱効果の高い（熱伝導率の
高い）ベース基板上に半導体モジュールを設置する方法
がしばしば採用されている。この場合、半導体モジュー
ルにより生成された熱がベース基板を介して放出され
る。
るので、発熱量が大きい。したがって、放熱を考慮する
必要がある。半導体モジュールの放熱のための構成の１
つとして、熱容量が大きく放熱効果の高い（熱伝導率の
高い）ベース基板上に半導体モジュールを設置する方法
がしばしば採用されている。この場合、半導体モジュー
ルにより生成された熱がベース基板を介して放出され
る。
【０００６】図６は、従来の半導体モジュールの内部構
造の一例の斜視図である。ここでは、一例としてＭＯＳ
ＦＥＴを示す。半導体モジュール１は、複数の半導体チ
ップ２を含む。これらの半導体チップ２は、ベース基板
３の上面に設けられる。各半導体チップ２の下面はドレ
イン領域であり、また、ベース基板３は導体（金属板）
である。したがって、ベース基板３は、半導体モジュー
ル１のドレイン電極として使用される。この構成の半導
体モジュールは、「非絶縁型半導体モジュール」と呼ば
れることがある。
造の一例の斜視図である。ここでは、一例としてＭＯＳ
ＦＥＴを示す。半導体モジュール１は、複数の半導体チ
ップ２を含む。これらの半導体チップ２は、ベース基板
３の上面に設けられる。各半導体チップ２の下面はドレ
イン領域であり、また、ベース基板３は導体（金属板）
である。したがって、ベース基板３は、半導体モジュー
ル１のドレイン電極として使用される。この構成の半導
体モジュールは、「非絶縁型半導体モジュール」と呼ば
れることがある。
【０００７】ソース電極４およびゲート電極５は、それ
ぞれベース基板３の上面に設けられる。ここで、ソース
電極４とベース基板３との間、およびソース電極５とベ
ース基板３との間には、それぞれ絶縁板７が設けられて
いる。さらに、ソース電極４およびゲート電極５は、そ
れぞれボンディングワイヤ８により各半導体チップ２の
ソース領域およびゲート領域に接続されている。
ぞれベース基板３の上面に設けられる。ここで、ソース
電極４とベース基板３との間、およびソース電極５とベ
ース基板３との間には、それぞれ絶縁板７が設けられて
いる。さらに、ソース電極４およびゲート電極５は、そ
れぞれボンディングワイヤ８により各半導体チップ２の
ソース領域およびゲート領域に接続されている。
【０００８】半導体モジュール１は、上述したように、
パッケージ内に組み込まれている。そして、ソース電極
４およびゲート電極５は、特に図示しないが、外部の回
路と接続可能なように、そのパッケージの上面から外側
に表出する。一方、ドレイン電極は、上述したように、
ベース基板３であり、半導体モジュールの下側に位置す
る。このように、非絶縁型半導体モジュールは、通常、
ドレイン電極がパッケージの下方に位置し、他の電極は
パッケージの上方に位置している。
パッケージ内に組み込まれている。そして、ソース電極
４およびゲート電極５は、特に図示しないが、外部の回
路と接続可能なように、そのパッケージの上面から外側
に表出する。一方、ドレイン電極は、上述したように、
ベース基板３であり、半導体モジュールの下側に位置す
る。このように、非絶縁型半導体モジュールは、通常、
ドレイン電極がパッケージの下方に位置し、他の電極は
パッケージの上方に位置している。
【０００９】上記構成の半導体モジュール１において、
ゲート電極５に制御信号が印加されると、各半導体チッ
プ２がオン状態となり、ドレイン電極（ベース基板）３
→半導体チップ２の下面→半導体チップ２の上面→ボン
ディングワイヤ８→ソース電極４という経路で主電流が
流れる。
ゲート電極５に制御信号が印加されると、各半導体チッ
プ２がオン状態となり、ドレイン電極（ベース基板）３
→半導体チップ２の下面→半導体チップ２の上面→ボン
ディングワイヤ８→ソース電極４という経路で主電流が
流れる。
【００１０】ところで、半導体素子のスイッチング時
（特に、トランジスタのターンオフ時）には、サージ電
圧が発生する。また、半導体モジュール１は、ボンディ
ングワイヤ８等に起因するインダクタンスが存在するた
め、各半導体チップ２のターンオフ時にはかなり大きな
サージ電圧が発生することがある。このようなサージ電
圧は、各半導体チップ２を電気的および熱的に損傷させ
る原因となっている。
（特に、トランジスタのターンオフ時）には、サージ電
圧が発生する。また、半導体モジュール１は、ボンディ
ングワイヤ８等に起因するインダクタンスが存在するた
め、各半導体チップ２のターンオフ時にはかなり大きな
サージ電圧が発生することがある。このようなサージ電
圧は、各半導体チップ２を電気的および熱的に損傷させ
る原因となっている。
【００１１】上記サージ電圧から半導体モジュール１を
保護するために、しばしば、スナバ回路などの保護回路
が設けられる。スナバ回路は、例えば、図７に示す構成
であり、サージ電圧を吸収する。
保護するために、しばしば、スナバ回路などの保護回路
が設けられる。スナバ回路は、例えば、図７に示す構成
であり、サージ電圧を吸収する。
【００１２】
【発明が解決しようとする課題】図８は、半導体モジュ
ールとその保護回路の構成を示す図である。保護回路１
１は、通常、半導体モジュール１１に近接してその側部
に設けられる。また、保護回路１１は、例えば、図７に
示したスナバ回路である。この場合、保護回路１１は、
半導体モジュール１のソース電極およびドレイン電極に
接続される必要がある。図８に示す例では、保護回路１
１とソース電極４との間が配線１２により接続されてお
り、一方、保護回路１１とドレイン電極であるベース基
板３との間が配線１３により接続されている。なお、ベ
ース基板３をアルミブロック等の良導体１４に接続さ
せ、保護回路１１とベース基板３とを接続する代わり
に、保護回路１１とその良導体１４とを接続する構成で
あってもよい。
ールとその保護回路の構成を示す図である。保護回路１
１は、通常、半導体モジュール１１に近接してその側部
に設けられる。また、保護回路１１は、例えば、図７に
示したスナバ回路である。この場合、保護回路１１は、
半導体モジュール１のソース電極およびドレイン電極に
接続される必要がある。図８に示す例では、保護回路１
１とソース電極４との間が配線１２により接続されてお
り、一方、保護回路１１とドレイン電極であるベース基
板３との間が配線１３により接続されている。なお、ベ
ース基板３をアルミブロック等の良導体１４に接続さ
せ、保護回路１１とベース基板３とを接続する代わり
に、保護回路１１とその良導体１４とを接続する構成で
あってもよい。
【００１３】ところが、上記構成の半導体モジュール１
は、ソース電極４がパッケージの上方に設けられるとと
もに、ドレイン電極としてのベース基板３がパッケージ
の下方に設けられているので、配線１２及び１３の長さ
を所定値以下に短くすることはできない。ここで、よく
知られているように、配線１２および１３の長さが長く
なると、そのインダクタンスが大きくなる。そして、そ
のインダクタンスが大きくなると、保護回路１１による
サージ電圧を吸収する能力は低下する。
は、ソース電極４がパッケージの上方に設けられるとと
もに、ドレイン電極としてのベース基板３がパッケージ
の下方に設けられているので、配線１２及び１３の長さ
を所定値以下に短くすることはできない。ここで、よく
知られているように、配線１２および１３の長さが長く
なると、そのインダクタンスが大きくなる。そして、そ
のインダクタンスが大きくなると、保護回路１１による
サージ電圧を吸収する能力は低下する。
【００１４】このように、従来の構成では、保護回路１
１の能力が十分に発揮されず、サージ電圧が十分に吸収
されないことがあった。保護回路１１の能力を高めるた
めには、保護回路自体の大型化、あるいは高コスト化を
招いていた。
１の能力が十分に発揮されず、サージ電圧が十分に吸収
されないことがあった。保護回路１１の能力を高めるた
めには、保護回路自体の大型化、あるいは高コスト化を
招いていた。
【００１５】さらに、半導体モジュール１の側部に保護
回路１１を設けると、必然的に、それらを設置するため
の領域の面積が広くなる。このことは、装置の小型化の
妨げになる。
回路１１を設けると、必然的に、それらを設置するため
の領域の面積が広くなる。このことは、装置の小型化の
妨げになる。
【００１６】本発明は、以上の問題点に鑑み、小型で低
コストの保護回路を用いてサージ電圧を効果的に吸収で
き、かつ、設置面積を削減して装置全体の小型化を可能
にする半導体モジュールを提供することを課題とする。
コストの保護回路を用いてサージ電圧を効果的に吸収で
き、かつ、設置面積を削減して装置全体の小型化を可能
にする半導体モジュールを提供することを課題とする。
【００１７】
【課題を解決するための手段】本発明の半導体モジュー
ルは、半導体チップ、この半導体チップを収容するため
のパッケージ、上記半導体チップの主電流の入力のため
の電極、および上記半導体チップの主電流の出力のため
の電極を含み、さらに第１〜第３の電極および保護回路
を有する。第１の電極は、上記パッケージの上面に設け
られ、上記半導体チップの主電流を流すために使用され
る。第２の電極は、上記パッケージの下面に設けられ、
上記半導体チップの主電流を流すために使用される。第
３の電極は、上記パッケージの上面に設けられ、上記第
２の電極に電気的に接続されている。保護回路は、上記
半導体チップを保護する。そして、上記保護回路は、上
記第１の電極および第３の電極に直接的に接続される。
ルは、半導体チップ、この半導体チップを収容するため
のパッケージ、上記半導体チップの主電流の入力のため
の電極、および上記半導体チップの主電流の出力のため
の電極を含み、さらに第１〜第３の電極および保護回路
を有する。第１の電極は、上記パッケージの上面に設け
られ、上記半導体チップの主電流を流すために使用され
る。第２の電極は、上記パッケージの下面に設けられ、
上記半導体チップの主電流を流すために使用される。第
３の電極は、上記パッケージの上面に設けられ、上記第
２の電極に電気的に接続されている。保護回路は、上記
半導体チップを保護する。そして、上記保護回路は、上
記第１の電極および第３の電極に直接的に接続される。
【００１８】上記第１の電極および第３の電極は、共に
パッケージの上面に設けられ、保護回路がそれら第１の
電極および第３の電極に直接的に接続される。このた
め、保護回路がパッケージの上面に取り付けられる際、
半導体チップに保護回路を接続するための配線のインダ
クタンスは小さい。この結果、保護回路の能力が配線イ
ンダクタンスにより低下することはない。
パッケージの上面に設けられ、保護回路がそれら第１の
電極および第３の電極に直接的に接続される。このた
め、保護回路がパッケージの上面に取り付けられる際、
半導体チップに保護回路を接続するための配線のインダ
クタンスは小さい。この結果、保護回路の能力が配線イ
ンダクタンスにより低下することはない。
【００１９】上記半導体チップがＭＯＳＦＥＴであった
場合、第１の電極はソース電極に相当し、第２および第
３の電極は共にドレイン電極に相当する。
場合、第１の電極はソース電極に相当し、第２および第
３の電極は共にドレイン電極に相当する。
【００２０】
【発明の実施の形態】以下、本発明の実施の形態につい
て、図面を参照しながら説明する。図１は、本発明の一
実施形態の半導体モジュールおよびその半導体モジュー
ルを保護するための保護回路の回路図である。この実施
形態では、半導体モジュールはＭＯＳＦＥＴ２０ａであ
り、また、保護回路はスナバ回路３０ａおよびクランプ
回路３０ｂからなる。ＭＯＳＦＥＴ２０ａは、実際に
は、多数の同一のＭＯＳＦＥＴ要素を互いに並列に接続
することにより構成されている。スナバ回路３０ａは、
抵抗ＲおよびコンデンサＣを含み、ドレインＤに印加さ
れるサージ電圧を吸収する。クランプ回路３０ｂは、ダ
イオードＤおよびツェナーダイオードＺＤを含み、ドレ
インＤにサージ電圧が印加されたときに、ドレインＤか
らゲートＧに向かう方向に電流を流す。これにより、ゲ
ートＧの電位が上昇し、ＭＯＳＦＥＴ２０ａをターンオ
ンすると、ドレインＤの電位が低下し、ドレインＤ・ソ
ースＳ間の破壊が回避される。
て、図面を参照しながら説明する。図１は、本発明の一
実施形態の半導体モジュールおよびその半導体モジュー
ルを保護するための保護回路の回路図である。この実施
形態では、半導体モジュールはＭＯＳＦＥＴ２０ａであ
り、また、保護回路はスナバ回路３０ａおよびクランプ
回路３０ｂからなる。ＭＯＳＦＥＴ２０ａは、実際に
は、多数の同一のＭＯＳＦＥＴ要素を互いに並列に接続
することにより構成されている。スナバ回路３０ａは、
抵抗ＲおよびコンデンサＣを含み、ドレインＤに印加さ
れるサージ電圧を吸収する。クランプ回路３０ｂは、ダ
イオードＤおよびツェナーダイオードＺＤを含み、ドレ
インＤにサージ電圧が印加されたときに、ドレインＤか
らゲートＧに向かう方向に電流を流す。これにより、ゲ
ートＧの電位が上昇し、ＭＯＳＦＥＴ２０ａをターンオ
ンすると、ドレインＤの電位が低下し、ドレインＤ・ソ
ースＳ間の破壊が回避される。
【００２１】図２は、本実施形態の半導体モジュールお
よび保護回路を示す図であり、同図（ａ）は平面図、同
図（ｂ）は正面図である。ここでは、半導体モジュール
２０の上部に保護回路３０を取り付ける様子を示してい
る。
よび保護回路を示す図であり、同図（ａ）は平面図、同
図（ｂ）は正面図である。ここでは、半導体モジュール
２０の上部に保護回路３０を取り付ける様子を示してい
る。
【００２２】パッケージ２１は、図１に示したＭＯＳＦ
ＥＴ２０ａを収容する。パッケージ２１の下面には、Ｍ
ＯＳＦＥＴのドレイン領域が接続されるベース基板２２
が設けられている。ベース基板２２は、基本的に、図６
を参照しながら説明したベース基板３と同じである。パ
ッケージ２１の上面には、保護回路３０を取り付けるた
めの装着エリア２３が設けられている。
ＥＴ２０ａを収容する。パッケージ２１の下面には、Ｍ
ＯＳＦＥＴのドレイン領域が接続されるベース基板２２
が設けられている。ベース基板２２は、基本的に、図６
を参照しながら説明したベース基板３と同じである。パ
ッケージ２１の上面には、保護回路３０を取り付けるた
めの装着エリア２３が設けられている。
【００２３】さらに、パッケージ２１の上面には、ドレ
イン電極２４Ｄ、ソース電極２４Ｓおよびゲート電極２
４Ｇが設けられている。ドレイン電極２４Ｄおよびソー
ス電極２４Ｓは、それぞれ半導体モジュールの主電流入
力用電極および主電流出力用電極として機能する。一
方、ゲート電極２４Ｇは、半導体モジュールの制御電極
として機能する。ソース電極２４Ｓおよびゲート電極２
４Ｇは、それぞれＭＯＳＦＥＴのソース領域およびゲー
ト領域に接続されている。これらの接続は、たとえば、
図６に示した構成と同じである。一方、ドレイン電極２
４Ｄは、後で説明するが、ベース基板２２を介してＭＯ
ＳＦＥＴのドレイン領域に接続されている。
イン電極２４Ｄ、ソース電極２４Ｓおよびゲート電極２
４Ｇが設けられている。ドレイン電極２４Ｄおよびソー
ス電極２４Ｓは、それぞれ半導体モジュールの主電流入
力用電極および主電流出力用電極として機能する。一
方、ゲート電極２４Ｇは、半導体モジュールの制御電極
として機能する。ソース電極２４Ｓおよびゲート電極２
４Ｇは、それぞれＭＯＳＦＥＴのソース領域およびゲー
ト領域に接続されている。これらの接続は、たとえば、
図６に示した構成と同じである。一方、ドレイン電極２
４Ｄは、後で説明するが、ベース基板２２を介してＭＯ
ＳＦＥＴのドレイン領域に接続されている。
【００２４】装着エリア２３には、ドレイン電極２５
Ｄ、ソース電極２５Ｓおよびゲート電極２５Ｇが設けら
れている。ドレイン電極２５Ｄ、ソース電極２５Ｓおよ
びゲート電極２５Ｇは、それぞれドレイン電極２４Ｄ、
ソース電極２４Ｓおよびゲート電極２４Ｇに接続されて
いる。なお、ドレイン電極２５Ｄ、ソース電極２５Ｓお
よびゲート電極２５Ｇと、ドレイン電極２４Ｄ、ソース
電極２４Ｓおよびゲート電極２４Ｇとは、それらの間の
導電路が最短になるように、それぞれ互いに近接した位
置に設けられている。なお、ドレイン電極２５Ｄ、ソー
ス電極２５Ｓおよびゲート電極２５Ｇの各先端部は、そ
れぞれネジが形成されている。
Ｄ、ソース電極２５Ｓおよびゲート電極２５Ｇが設けら
れている。ドレイン電極２５Ｄ、ソース電極２５Ｓおよ
びゲート電極２５Ｇは、それぞれドレイン電極２４Ｄ、
ソース電極２４Ｓおよびゲート電極２４Ｇに接続されて
いる。なお、ドレイン電極２５Ｄ、ソース電極２５Ｓお
よびゲート電極２５Ｇと、ドレイン電極２４Ｄ、ソース
電極２４Ｓおよびゲート電極２４Ｇとは、それらの間の
導電路が最短になるように、それぞれ互いに近接した位
置に設けられている。なお、ドレイン電極２５Ｄ、ソー
ス電極２５Ｓおよびゲート電極２５Ｇの各先端部は、そ
れぞれネジが形成されている。
【００２５】ドレイン電極２４Ｄ、ソース電極２４Ｓお
よびゲート電極２４Ｇは、パッケージ２１に収容されて
いるＭＯＳＦＥＴと外部の回路とを接続するために使用
される。一方、ドレイン電極２５Ｄ、ソース電極２５Ｓ
およびゲート電極２５Ｇは、そのＭＯＳＦＥＴと保護回
路３０とを接続するために使用される。このように、ド
レイン電極２５Ｄおよびソース電極２５Ｓは、直接的に
は外部の回路に接続されないので、必ずしも主電流を流
すための電極とは言えないかも知れない。しかし、ドレ
イン電極２５Ｄおよびソース電極２５Ｓは、図１に示す
ように、それぞれドレイン電極２４Ｄおよびソース電極
２４Ｓに接続されているので、主電流の入出力用の電極
の一部とみなすことができる。
よびゲート電極２４Ｇは、パッケージ２１に収容されて
いるＭＯＳＦＥＴと外部の回路とを接続するために使用
される。一方、ドレイン電極２５Ｄ、ソース電極２５Ｓ
およびゲート電極２５Ｇは、そのＭＯＳＦＥＴと保護回
路３０とを接続するために使用される。このように、ド
レイン電極２５Ｄおよびソース電極２５Ｓは、直接的に
は外部の回路に接続されないので、必ずしも主電流を流
すための電極とは言えないかも知れない。しかし、ドレ
イン電極２５Ｄおよびソース電極２５Ｓは、図１に示す
ように、それぞれドレイン電極２４Ｄおよびソース電極
２４Ｓに接続されているので、主電流の入出力用の電極
の一部とみなすことができる。
【００２６】保護回路３０は、例えば、プリント基板３
１およびそのプリント基板３１に実装される各種部品
（抵抗、コンデンサ、ダイオード等）により構成され
る。この実施例では、保護回路３０は、図１に示すスナ
バ回路３０ａおよびクランプ回路３０ｂを含んでいる。
１およびそのプリント基板３１に実装される各種部品
（抵抗、コンデンサ、ダイオード等）により構成され
る。この実施例では、保護回路３０は、図１に示すスナ
バ回路３０ａおよびクランプ回路３０ｂを含んでいる。
【００２７】プリント基板３１には、ドレイン電極２５
Ｄ、ソース電極２５Ｓおよびゲート電極２５Ｇにそれぞ
れ対応する位置に、孔３２Ｄ、３２Ｓ、３２Ｇが設けら
れている。すなわち、保護回路３０を半導体モジュール
２０の装着エリア２３に取り付ける際、ドレイン電極２
５Ｄ、ソース電極２５Ｓおよびゲート電極２５Ｇは、そ
れぞれ孔３２Ｄ、３２Ｓ、３２Ｇを貫通することにな
る。
Ｄ、ソース電極２５Ｓおよびゲート電極２５Ｇにそれぞ
れ対応する位置に、孔３２Ｄ、３２Ｓ、３２Ｇが設けら
れている。すなわち、保護回路３０を半導体モジュール
２０の装着エリア２３に取り付ける際、ドレイン電極２
５Ｄ、ソース電極２５Ｓおよびゲート電極２５Ｇは、そ
れぞれ孔３２Ｄ、３２Ｓ、３２Ｇを貫通することにな
る。
【００２８】孔３２Ｄ、３２Ｓ、３２Ｇの周辺には、そ
れぞれ導体３３Ｄ、３３Ｓ、３３Ｇが形成されている。
これらの導体３３Ｄ、３３Ｓ、３３Ｇは、例えば、プリ
ント基板３１に形成される配線パターンにより、スナバ
回路またはクランプ回路に接続される。この実施例で
は、導体３３ＤはコンデンサＣおよびダイオードＤのア
ノードに接続され、導体３３Ｓは抵抗Ｒに接続され、導
体３３ＧはツェナーダイオードＺＤのアノードに接続さ
れる。
れぞれ導体３３Ｄ、３３Ｓ、３３Ｇが形成されている。
これらの導体３３Ｄ、３３Ｓ、３３Ｇは、例えば、プリ
ント基板３１に形成される配線パターンにより、スナバ
回路またはクランプ回路に接続される。この実施例で
は、導体３３ＤはコンデンサＣおよびダイオードＤのア
ノードに接続され、導体３３Ｓは抵抗Ｒに接続され、導
体３３ＧはツェナーダイオードＺＤのアノードに接続さ
れる。
【００２９】保護回路３０を半導体モジュール２０に取
り付ける際には、ドレイン電極２５Ｄ、ソース電極２５
Ｓおよびゲート電極２５Ｇがそれぞれ孔３２Ｄ、３２
Ｓ、３２Ｇを貫通した状態で、ナット３４Ｄ、３４Ｓ、
３４Ｇにより固定される。ナット３４Ｄ、３４Ｓ、３４
Ｇは、導電性の高い材料で形成される。これにより、ド
レイン電極２５Ｄ、ソース電極２５Ｓおよびゲート電極
２５Ｇは、それぞれ導体３３Ｄ、３３Ｓ、３３Ｇに電気
的に接続される。この結果、図１に示す回路が形成され
る。
り付ける際には、ドレイン電極２５Ｄ、ソース電極２５
Ｓおよびゲート電極２５Ｇがそれぞれ孔３２Ｄ、３２
Ｓ、３２Ｇを貫通した状態で、ナット３４Ｄ、３４Ｓ、
３４Ｇにより固定される。ナット３４Ｄ、３４Ｓ、３４
Ｇは、導電性の高い材料で形成される。これにより、ド
レイン電極２５Ｄ、ソース電極２５Ｓおよびゲート電極
２５Ｇは、それぞれ導体３３Ｄ、３３Ｓ、３３Ｇに電気
的に接続される。この結果、図１に示す回路が形成され
る。
【００３０】図３（ａ）、（ｂ）は、ドレイン電極の取
付方法を説明する図である。この実施例のＭＯＳＦＥＴ
は、上述したように、そのドレイン領域がベース基板２
２に接続されている。したがって、半導体モジュール２
０の上方にドレイン電極を設ける場合には、図３（ａ）
に示すように、ベース基板２２に導電性のよいアルミブ
ロック２６を接続し、そのアルミブロック２６にドレイ
ン電極を固定する。このような構成とすれば、ＭＯＳＦ
ＥＴのドレイン領域からドレイン電極に至る経路上にボ
ンディングワイヤやリード線などが存在しない。この結
果、この経路のインダクタンスは大きくならない。
付方法を説明する図である。この実施例のＭＯＳＦＥＴ
は、上述したように、そのドレイン領域がベース基板２
２に接続されている。したがって、半導体モジュール２
０の上方にドレイン電極を設ける場合には、図３（ａ）
に示すように、ベース基板２２に導電性のよいアルミブ
ロック２６を接続し、そのアルミブロック２６にドレイ
ン電極を固定する。このような構成とすれば、ＭＯＳＦ
ＥＴのドレイン領域からドレイン電極に至る経路上にボ
ンディングワイヤやリード線などが存在しない。この結
果、この経路のインダクタンスは大きくならない。
【００３１】ドレイン電極２４Ｄおよび２５Ｄは、図３
（ｂ）に示すように、同様の方法によりベース基板２２
に接続することができる。同図から明らかなように、２
つのドレイン電極２４Ｄ、２５Ｄは、パッケージ２１内
部でアルミブロック２６からパッケージ２１上面へ向け
て直線かつ最短距離に配置されている。したがって、Ｍ
ＯＳＦＥＴのドレイン領域からドレイン電極２４Ｄおよ
び２５Ｄに至る経路のインダクタンスは大きくならな
い。このことは、ソース電極２４Ｓ、２５Ｓとゲート電
極２４Ｇ、２５Ｇについても、同様に言える。
（ｂ）に示すように、同様の方法によりベース基板２２
に接続することができる。同図から明らかなように、２
つのドレイン電極２４Ｄ、２５Ｄは、パッケージ２１内
部でアルミブロック２６からパッケージ２１上面へ向け
て直線かつ最短距離に配置されている。したがって、Ｍ
ＯＳＦＥＴのドレイン領域からドレイン電極２４Ｄおよ
び２５Ｄに至る経路のインダクタンスは大きくならな
い。このことは、ソース電極２４Ｓ、２５Ｓとゲート電
極２４Ｇ、２５Ｇについても、同様に言える。
【００３２】上記構成により、保護回路３０は、ドレイ
ン電極２５Ｄ、ソース電極２５Ｓおよびゲート電極２５
Ｇに直接的に接続される。すなわち、半導体モジュール
２０のＭＯＳＦＥＴと保護回路３０とを接続する経路が
最短になる。この結果、図８に示した従来の構成と比較
して、その経路の配線インダクタンスが飛躍的に低減さ
れ、保護回路３０の能力（特に、スナバ回路によるサー
ジ吸収能力）が向上する。これにより、保護回路３０の
小型化および低コスト化が図れる。
ン電極２５Ｄ、ソース電極２５Ｓおよびゲート電極２５
Ｇに直接的に接続される。すなわち、半導体モジュール
２０のＭＯＳＦＥＴと保護回路３０とを接続する経路が
最短になる。この結果、図８に示した従来の構成と比較
して、その経路の配線インダクタンスが飛躍的に低減さ
れ、保護回路３０の能力（特に、スナバ回路によるサー
ジ吸収能力）が向上する。これにより、保護回路３０の
小型化および低コスト化が図れる。
【００３３】なお、半導体モジュール２０と保護回路３
０のプリント基板３１との間の接続は、サージ電圧の抑
制効果のみを考えた場合には、上記のように直線最短距
離で行われることが最適であるが、パッケージ２１の内
部における半導体チップや各電極の配置等を考慮して、
上記接続にバリエーションを持たせることも可能であ
り、このようにした場合であっても従来のものと比べれ
ば十分なサージ電圧抑制効果が期待できる。
０のプリント基板３１との間の接続は、サージ電圧の抑
制効果のみを考えた場合には、上記のように直線最短距
離で行われることが最適であるが、パッケージ２１の内
部における半導体チップや各電極の配置等を考慮して、
上記接続にバリエーションを持たせることも可能であ
り、このようにした場合であっても従来のものと比べれ
ば十分なサージ電圧抑制効果が期待できる。
【００３４】また、上記構成においては、半導体モジュ
ール２０の上部に保護回路３０が取り付けられるので、
保護回路３０を設けるための特別の領域を必要としな
い。このため、半導体モジュール２０と保護回路３０を
合わせた全体の設置面積が大幅に削減される。
ール２０の上部に保護回路３０が取り付けられるので、
保護回路３０を設けるための特別の領域を必要としな
い。このため、半導体モジュール２０と保護回路３０を
合わせた全体の設置面積が大幅に削減される。
【００３５】さらに、従来は、図８に示すように、ベー
ス基板と保護回路との間の電気的絶縁を確保するために
支持部材を設けていたため、振動や衝撃に弱かったが、
本実施形態では、保護回路３０は、ドレイン電極２５
Ｄ、ソース電極２５Ｓおよびゲート電極２５Ｇの先端部
に形成されているネジとナット３４Ｄ、３４Ｓ、３４Ｇ
により直接的に半導体モジュール２０に固定されるの
で、振動や衝撃に強くなる。また、半導体モジュール２
０と保護回路３０とがボルト・ナットにより取り付けら
れるので、保護回路３０は、半導体モジュール２０に対
して容易に着脱可能である。
ス基板と保護回路との間の電気的絶縁を確保するために
支持部材を設けていたため、振動や衝撃に弱かったが、
本実施形態では、保護回路３０は、ドレイン電極２５
Ｄ、ソース電極２５Ｓおよびゲート電極２５Ｇの先端部
に形成されているネジとナット３４Ｄ、３４Ｓ、３４Ｇ
により直接的に半導体モジュール２０に固定されるの
で、振動や衝撃に強くなる。また、半導体モジュール２
０と保護回路３０とがボルト・ナットにより取り付けら
れるので、保護回路３０は、半導体モジュール２０に対
して容易に着脱可能である。
【００３６】上記実施例では、半導体モジュール２０と
保護回路３０とをボルト及びナットにより取り付ける構
成を示したが、本発明はこの構成に限定されるものでは
ない。
保護回路３０とをボルト及びナットにより取り付ける構
成を示したが、本発明はこの構成に限定されるものでは
ない。
【００３７】図４は、本発明の他の実施形態の半導体モ
ジュールおよび保護回路を示す図であり、同図（ａ）は
平面図、同図（ｂ）は要部の拡大斜視図である。ドレイ
ン電極２７Ｄ、ソース電極２７Ｓおよびゲート電極２７
Ｇは、図２（ａ）に示したドレイン電極２５Ｄ、ソース
電極２５Ｓおよびゲート電極２５Ｇとは異なり、板状に
形成されている。また、保護回路３０のプリント基板３
１には、ドレイン電極２５Ｄ、ソース電極２５Ｓおよび
ゲート電極２５Ｇにそれぞれ対応する位置に、孔３５
Ｄ、３５Ｓ、３５Ｇが設けられている。すなわち、保護
回路３０を半導体モジュール２０の装着エリア２３に取
り付ける際、ドレイン電極２７Ｄ、ソース電極２７Ｓお
よびゲート電極２７Ｇは、それぞれ孔３５Ｄ、３５Ｓ、
３５Ｇを貫通することになる。
ジュールおよび保護回路を示す図であり、同図（ａ）は
平面図、同図（ｂ）は要部の拡大斜視図である。ドレイ
ン電極２７Ｄ、ソース電極２７Ｓおよびゲート電極２７
Ｇは、図２（ａ）に示したドレイン電極２５Ｄ、ソース
電極２５Ｓおよびゲート電極２５Ｇとは異なり、板状に
形成されている。また、保護回路３０のプリント基板３
１には、ドレイン電極２５Ｄ、ソース電極２５Ｓおよび
ゲート電極２５Ｇにそれぞれ対応する位置に、孔３５
Ｄ、３５Ｓ、３５Ｇが設けられている。すなわち、保護
回路３０を半導体モジュール２０の装着エリア２３に取
り付ける際、ドレイン電極２７Ｄ、ソース電極２７Ｓお
よびゲート電極２７Ｇは、それぞれ孔３５Ｄ、３５Ｓ、
３５Ｇを貫通することになる。
【００３８】孔３５Ｄ、３５Ｓ、３５Ｇの近傍には、そ
れぞれ端子３６Ｄ、３６Ｓ、３６Ｇが設けられている。
これらの端子３６Ｄ、３６Ｓ、３６Ｇは、図２（ａ）に
示した導体３３Ｄ、３３Ｓ、３３Ｇと同様に、スナバ回
路またはクランプ回路に接続される。
れぞれ端子３６Ｄ、３６Ｓ、３６Ｇが設けられている。
これらの端子３６Ｄ、３６Ｓ、３６Ｇは、図２（ａ）に
示した導体３３Ｄ、３３Ｓ、３３Ｇと同様に、スナバ回
路またはクランプ回路に接続される。
【００３９】保護回路３０を半導体モジュール２０に取
り付ける際には、図４（ｂ）に示すように、ドレイン電
極２７Ｄ、ソース電極２７Ｓおよびゲート電極２７Ｇが
それぞれ孔３５Ｄ、３５Ｓ、３５Ｇを貫通した状態で、
ドレイン電極２７Ｄ、ソース電極２７Ｓおよびゲート電
極２７Ｇと各端子３６Ｄ、３６Ｓ、３６Ｇとがそれぞれ
接続される。各電極と各端子との接続は、たとえば、は
んだ付けや溶接等によって可能である。この構成によれ
ば、各電極と各端子との電気的な接続がより確実なもの
となる。
り付ける際には、図４（ｂ）に示すように、ドレイン電
極２７Ｄ、ソース電極２７Ｓおよびゲート電極２７Ｇが
それぞれ孔３５Ｄ、３５Ｓ、３５Ｇを貫通した状態で、
ドレイン電極２７Ｄ、ソース電極２７Ｓおよびゲート電
極２７Ｇと各端子３６Ｄ、３６Ｓ、３６Ｇとがそれぞれ
接続される。各電極と各端子との接続は、たとえば、は
んだ付けや溶接等によって可能である。この構成によれ
ば、各電極と各端子との電気的な接続がより確実なもの
となる。
【００４０】なお、上記実施例では、保護回路としてス
ナバ回路およびクランプ回路を採り上げたが、本発明は
これに限定されるものではない。すなわち、本発明は、
図示した保護回路以外の保護回路にも適用できる。さら
に、本発明は、半導体モジュールを保護するための保護
回路に限定されるものでもなく、半導体モジュールの動
作に係わる補助回路にも適用できる。ただし、本発明
は、半導体チップのベース基板がドレイン電極として使
用され且つ他の電極がパッケージの上方に設けられる半
導体モジュールにおいて、その半導体モジュールに取り
付けるべき回路が上記ドレイン電極と上記他の電極の双
方に接続されるような場合に特に有用である。
ナバ回路およびクランプ回路を採り上げたが、本発明は
これに限定されるものではない。すなわち、本発明は、
図示した保護回路以外の保護回路にも適用できる。さら
に、本発明は、半導体モジュールを保護するための保護
回路に限定されるものでもなく、半導体モジュールの動
作に係わる補助回路にも適用できる。ただし、本発明
は、半導体チップのベース基板がドレイン電極として使
用され且つ他の電極がパッケージの上方に設けられる半
導体モジュールにおいて、その半導体モジュールに取り
付けるべき回路が上記ドレイン電極と上記他の電極の双
方に接続されるような場合に特に有用である。
【００４１】また、上記実施例では、各電極がそれぞれ
２つずつ設けられているが（例えば、ドレインは、ドレ
イン電極２４Ｄおよび２５Ｄの２つ）、本発明は必ずし
もこの構成に限定されるものではない。例えば、ドレイ
ン電極、ソース電極およびゲート電極をそれぞれ１つず
つ設け、これを外部回路接続用と保護回路接続用とで兼
用するようにしてもよい。
２つずつ設けられているが（例えば、ドレインは、ドレ
イン電極２４Ｄおよび２５Ｄの２つ）、本発明は必ずし
もこの構成に限定されるものではない。例えば、ドレイ
ン電極、ソース電極およびゲート電極をそれぞれ１つず
つ設け、これを外部回路接続用と保護回路接続用とで兼
用するようにしてもよい。
【００４２】さらに、上記実施例では、各電極が半導体
モジュールのパッケージの上方に設けられているが、本
発明はこの構成に限定されるものではない。すなわち、
例えば、図５に示すように、半導体モジュール２０のパ
ッケージ２１の側部にドレイン電極、ソース電極および
ゲート電極を設け、それらの電極を利用して保護回路３
０を取り付けるようにしてもよい。
モジュールのパッケージの上方に設けられているが、本
発明はこの構成に限定されるものではない。すなわち、
例えば、図５に示すように、半導体モジュール２０のパ
ッケージ２１の側部にドレイン電極、ソース電極および
ゲート電極を設け、それらの電極を利用して保護回路３
０を取り付けるようにしてもよい。
【００４３】また、上記実施例では、半導体チップの一
例としてＭＯＳＦＥＴを採り上げて説明したが、他の半
導体素子（例えば、各種トランジスタ、サイリスタな
ど）であってもよい。
例としてＭＯＳＦＥＴを採り上げて説明したが、他の半
導体素子（例えば、各種トランジスタ、サイリスタな
ど）であってもよい。
【００４４】
【発明の効果】以上説明した通り、本発明によれば、半
導体モジュールを保護するための保護回路の能力が向上
する。このため、保護回路として小型で低コストのもの
を使うことができるので、設置面積の省スペース化およ
び低コスト化が図れる。
導体モジュールを保護するための保護回路の能力が向上
する。このため、保護回路として小型で低コストのもの
を使うことができるので、設置面積の省スペース化およ
び低コスト化が図れる。
【００４５】また、このことにより、半導体モジュール
の作動中における発熱や電力損失の低減が可能となるた
め、放熱用に接続されるヒートシンクの小型化、および
半導体チップの削減が実現され、その結果半導体モジュ
ールの信頼性向上と共に製造コストの削減が可能とな
る。
の作動中における発熱や電力損失の低減が可能となるた
め、放熱用に接続されるヒートシンクの小型化、および
半導体チップの削減が実現され、その結果半導体モジュ
ールの信頼性向上と共に製造コストの削減が可能とな
る。
【図１】本発明の一実施形態の半導体モジュールおよび
その半導体モジュールを保護するための保護回路の回路
図である。
その半導体モジュールを保護するための保護回路の回路
図である。
【図２】本発明の一実施形態の半導体モジュールおよび
保護回路を示す図であり、（ａ）は平面図、（ｂ）は正
面図である。
保護回路を示す図であり、（ａ）は平面図、（ｂ）は正
面図である。
【図３】ドレイン電極の取付方法を説明する図である。
【図４】本発明の他の実施形態の半導体モジュールおよ
び保護回路を示す図であり、（ａ）は平面図、（ｂ）は
要部の拡大斜視図である。
び保護回路を示す図であり、（ａ）は平面図、（ｂ）は
要部の拡大斜視図である。
【図５】本発明のさらに他の実施形態の半導体モジュー
ルおよび保護回路の斜視図である。
ルおよび保護回路の斜視図である。
【図６】従来の半導体モジュールの内部構造の一例の斜
視図である。
視図である。
【図７】保護回路の一例を示す回路図である。
【図８】従来の半導体モジュールとその保護回路の接続
構成を示す図である。
構成を示す図である。
２０ 半導体モジュール
２１ パッケージ
２２ ベース基板
２３ 装着エリア
２４Ｄ、２５Ｄ、２７Ｄ ドレイン電極
２４Ｓ、２５Ｓ、２７Ｓ ソース電極
２４Ｇ、２５Ｇ、２７Ｇ ゲート電極
２６ アルミブロック
３０ 保護回路
３０ａ スナバ回路
３０ｂ クランプ回路
３１ プリント基板
３２Ｄ、３２Ｓ、３２Ｇ 孔
３３Ｄ、３３Ｓ、３３Ｇ 導体
３５Ｄ、３５Ｓ、３５Ｇ 孔
３６Ｄ、３６Ｓ、３６Ｇ 端子
Claims (9)
- 【請求項１】 半導体チップ、該半導体チップを収容す
るためのパッケージ、前記半導体チップの主電流の入力
のための電極、および前記半導体チップの主電流の出力
のための電極を含む半導体モジュールにおいて、 前記パッケージの上面に設けられ、前記半導体チップの
主電流を流すための第１の電極と、 前記パッケージの下面に設けられ、前記半導体チップの
主電流を流すための第２の電極と、 前記パッケージの上面に設けられ、前記第２の電極に電
気的に接続された第３の電極と、 前記第１および第３の電極に直接的に接続された、前記
半導体チップを保護するための保護回路と、 を備えることを特徴とする半導体モジュール。 - 【請求項２】 前記第２の電極が導電性の基板であり、
前記半導体チップの主電流が流れる半導体領域の１つが
前記第２の電極に接続されていることを特徴とする請求
項１に記載の半導体モジュール。 - 【請求項３】 前記保護回路は前記モジュールに対して
着脱可能であることを特徴とする請求項１または２に記
載の半導体モジュール。 - 【請求項４】 前記第１および第３の電極の先端部にネ
ジが形成されており、前記保護回路は該ネジとナットと
を利用して前記第１および第３の電極に固定されること
を特徴とする請求項３に記載の半導体モジュール。 - 【請求項５】 前記保護回路は、前記第１および第３の
電極にそれぞれ対応する端子を有し、前記第１および第
３の電極はそれぞれ対応する該端子に電気的に接続され
ることを特徴とする請求項１乃至４のいずれか１つに記
載の半導体モジュール。 - 【請求項６】 前記第１および第３の電極は、はんだ付
けまたは溶接によりそれぞれ対応する前記端子に電気的
に接続されることを特徴とする請求項５に記載の半導体
モジュール。 - 【請求項７】 前記半導体チップへ制御信号を入力する
ための第４の電極が前記パッケージの上面にさらに設け
られ、前記保護回路は、前記第１、第３、および第４の
電極に直接的に接続されることを特徴とする請求項１乃
至６のいずれか１つに記載の半導体モジュール。 - 【請求項８】 前記保護回路が前記半導体チップに印加
されるサージ電圧を吸収するためのスナバ回路であるこ
とを特徴とする請求項１乃至７のいずれか１つに記載の
半導体モジュール。 - 【請求項９】 半導体チップ、該半導体チップを収容す
るためのパッケージ、前記半導体チップの主電流の入力
のための電極、および前記半導体チップの主電流の出力
のための電極を含む半導体モジュールにおいて、 前記パッケージの上面に設けられ、前記半導体チップの
主電流を流すための第１の電極と、 前記パッケージの下面に設けられ、前記半導体チップの
主電流を流すための第２の電極と、 前記パッケージの上面に設けられ、前記第２の電極に電
気的に接続された第３の電極とを有し、 前記第１および第３の電極は、前記半導体チップを保護
するための保護回路が直接的に接続されるように形成さ
れている、 ことを特徴とする半導体モジュール。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19592999A JP3482913B2 (ja) | 1998-07-10 | 1999-07-09 | 半導体モジュール |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19597498 | 1998-07-10 | ||
| JP10-195974 | 1998-07-10 | ||
| JP19592999A JP3482913B2 (ja) | 1998-07-10 | 1999-07-09 | 半導体モジュール |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2000082775A JP2000082775A (ja) | 2000-03-21 |
| JP3482913B2 true JP3482913B2 (ja) | 2004-01-06 |
Family
ID=26509421
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP19592999A Expired - Lifetime JP3482913B2 (ja) | 1998-07-10 | 1999-07-09 | 半導体モジュール |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3482913B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4975387B2 (ja) | 2006-07-18 | 2012-07-11 | 三菱電機株式会社 | 電力半導体装置 |
| JP5496845B2 (ja) * | 2010-09-30 | 2014-05-21 | 本田技研工業株式会社 | 電動車両 |
| EP3259775B1 (en) * | 2015-02-17 | 2021-01-06 | Koninklijke Philips N.V. | Ceramic substrate and method for producing a ceramic substrate |
-
1999
- 1999-07-09 JP JP19592999A patent/JP3482913B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JP2000082775A (ja) | 2000-03-21 |
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