JP7154907B2 - 半導体モジュール - Google Patents

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Description

本発明の実施形態は、半導体モジュールに関する。
パワーモジュールは、例えば、基板の上に実装された複数の半導体スイッチング素子を備える。半導体スイッチング素子は、例えば、ＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ Ｇａｔｅ Ｂｉｐｏｌａｒ Ｔｒａｎｓｉｓｔｏｒ）、又は、ＭＯＳＦＥＴ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）である。
複数の半導体スイッチング素子を備えるパワーモジュールでは、動作中に１個の半導体スイッチング素子が短絡故障した場合、パワーモジュールによる電力制御が不可能になる。さらに、短絡故障した箇所では、電流の集中や持続的なアークの発生により大量の発熱がある。このため、火災などの重大な二次災害を引き起こす可能性がある。
重大な二次災害の発生を防ぐため、パワーモジュールを有するインバータ回路などの電力機器では、過電流保護機能を備える場合がある。過電流保護機能は、短絡故障に起因する異常電流を検知すると、あらかじめ設定された時間後に電力機器の運用を停止する。電力機器の運用を停止することで、二次災害のリスクは低減できる。しかし、電力機器の運用の停止後は、パワーモジュールの交換や、電力機器の再起動が必要となる。
特開２０１１－１９９９４０号公報
本発明が解決しようとする課題は、動作中に１個の半導体スイッチング素子が短絡故障した場合でも、動作の継続が可能な半導体モジュールを提供することにある。
本発明の一態様の半導体モジュールは、第１の外部端子と、第２の外部端子と、前記第１の外部端子と前記第２の外部端子との間に電気的に接続され、第１のゲート電極を有する第１の半導体スイッチング素子と、前記第１の外部端子と前記第２の外部端子との間に前記第１の半導体スイッチング素子に対して電気的に並列に接続され、第２のゲート電極を有する第２の半導体スイッチング素子と、前記第１の外部端子と前記第１の半導体スイッチング素子との間に電気的に接続された第１のヒューズと、前記第２の外部端子と前記第１の半導体スイッチング素子との間に電気的に接続された第２のヒューズと、を備え、前記第１の半導体スイッチング素子と前記第１のヒューズとの間に半導体スイッチング素子は設けられず、前記第１の半導体スイッチング素子と前記第２のヒューズとの間に半導体スイッチング素子は設けられない。
第１の実施形態の半導体モジュールの等価回路図。 第１の実施形態の半導体モジュールの模式上面図。 第１の実施形態の半導体モジュールの模式断面図。 第１の実施形態のヒューズの模式図。 第１の実施形態のヒューズの模式図。 第１の実施形態の半導体モジュールの作用及び効果の説明図。 第１の実施形態の実験例の試験回路の等価回路図。 第１の実施形態の実験例の試験結果を示す図。 第２の実施形態の半導体モジュールの等価回路図。 第２の実施形態の半導体モジュールの模式上面図。 第２の実施形態の第１の実験例の試験回路の等価回路図 第２の実施形態の第１の実験例の測定結果を示す図 第２の実施形態の第２の実験例の試験回路の等価回路図 第２の実施形態の第２の実験例の測定結果を示す図 第２の実施形態の半導体モジュールの変形例の等価回路図 第２の実施形態の変形例の実験例の試験回路の等価回路図 第２の実施形態の変形例の実験例の測定結果を示す図 第３の実施形態の半導体モジュールの等価回路図 第３の実施形態の半導体モジュールの模式上面図。
本明細書中、同一又は類似する部材については、同一の符号を付し、重複する説明を省略する場合がある。
本明細書中、部品等の位置関係を示すために、図面の上方向を「上」、図面の下方向を「下」と記述する場合がある。本明細書中、「上」、「下」の概念は、必ずしも重力の向きとの関係を示す用語ではない。
本明細書中、「半導体モジュール」とは、複数の半導体素子を一つのパッケージに実装した半導体製品を意味する。「半導体モジュール」は、例えば、パワー半導体素子とドライバ回路、制御回路を一つのパッケージに実装したインテリジェント・パワーモジュール（ＩＰＭ）も包含する概念である。
（第１の実施形態）
第１の実施形態の半導体モジュールは、第１の外部端子と、第２の外部端子と、第１の外部端子と第２の外部端子との間に電気的に接続され、第１のゲート電極を有する第１の半導体スイッチング素子と、第１の外部端子と第２の外部端子との間に第１の半導体スイッチング素子に対して電気的に並列に接続され、第２のゲート電極を有する第２の半導体スイッチング素子と、第１の外部端子と第１の半導体スイッチング素子との間に電気的に接続された第１のヒューズと、第２の外部端子と第１の半導体スイッチング素子との間に電気的に接続された第２のヒューズと、を備える。
図１は、第１の実施形態の半導体モジュールの等価回路図である。
第１の実施形態の半導体モジュールは、複数のパワー半導体素子が一つのパッケージに実装されたパワーモジュール１００である。パワーモジュール１００は、例えば、大電力を制御するインバータなどに用いられる。パワーモジュール１００の定格電圧は、例えば、２５０Ｖ以上１０ｋＶ以下である。
パワーモジュール１００は、図１に示すように、負極端子Ｎ（第１の外部端子）と正極端子Ｐ（第２の外部端子）との間に、トランジスタＴ１（第１の半導体スイッチング素子）、トランジスタＴ２（第２の半導体スイッチング素子）、トランジスタＴ３（第３の半導体スイッチング素子）、及び、トランジスタＴ４（第４の半導体スイッチング素子）が並列に接続されている。トランジスタＴ１、トランジスタＴ２、トランジスタＴ３、トランジスタＴ４は、例えば、ＭＯＳＦＥＴである。
トランジスタＴ１は、ソース電極Ｓ１、ドレイン電極Ｄ１、ゲート電極Ｇ１（第１のゲート電極）を有する。トランジスタＴ２は、ソース電極Ｓ２、ドレイン電極Ｄ２、ゲート電極Ｇ２（第２のゲート電極）を有する。トランジスタＴ３は、ソース電極Ｓ３、ドレイン電極Ｄ３、ゲート電極Ｇ３（第３のゲート電極）を有する。トランジスタＴ４は、ソース電極Ｓ４、ドレイン電極Ｄ４、ゲート電極Ｇ４を有する。
ヒューズＦＵ１（第１のヒューズ）は、負極端子ＮとトランジスタＴ１との間に電気的に接続される。ヒューズＦＵ１の一端が負極端子Ｎ、他端がトランジスタＴ１のソース電極Ｓ１に電気的に接続される。ヒューズＦＵ２（第２のヒューズ）は、正極端子ＰとトランジスタＴ１との間に電気的に接続される。ヒューズＦＵ２の一端が正極端子Ｐ、他端がトランジスタＴ１のドレイン電極Ｄ１に電気的に接続される。
ヒューズＦＵ３（第３のヒューズ）は、負極端子ＮとトランジスタＴ２との間に電気的に接続される。ヒューズＦＵ３の一端が負極端子Ｎ、他端がトランジスタＴ２のソース電極Ｓ２に電気的に接続される。ヒューズＦＵ４（第４のヒューズ）は、正極端子ＰとトランジスタＴ２との間に電気的に接続される。ヒューズＦＵ４の一端が正極端子Ｐ、他端がトランジスタＴ２のドレイン電極Ｄ２に電気的に接続される。
ヒューズＦＵ５は、負極端子ＮとトランジスタＴ３との間に電気的に接続される。ヒューズＦＵ５の一端が負極端子Ｎ、他端がトランジスタＴ３のソース電極Ｓ３に電気的に接続される。ヒューズＦＵ６は、正極端子ＰとトランジスタＴ３との間に電気的に接続される。ヒューズＦＵ６の一端が正極端子Ｐ、他端がトランジスタＴ３のドレイン電極Ｄ３に電気的に接続される。
ヒューズＦＵ７は、負極端子ＮとトランジスタＴ４との間に電気的に接続される。ヒューズＦＵ７の一端が負極端子Ｎ、他端がトランジスタＴ４のソース電極Ｓ４に電気的に接続される。ヒューズＦＵ８は、正極端子ＰとトランジスタＴ４との間に電気的に接続される。ヒューズＦＵ８の一端が正極端子Ｐ、他端がトランジスタＴ４のドレイン電極Ｄ４に電気的に接続される。
図２は、第１の実施形態の半導体モジュールの模式上面図である。図３は、第１の実施形態の半導体モジュールの模式断面図である。図３は、図２のＡＡ’断面を示す。
パワーモジュール１００は、樹脂ケース１０、蓋１２、ゲート端子２０、金属基板２２、樹脂絶縁層２４、ソース配線金属層２６、ドレイン配線金属層２８、ゲート配線金属層３０ａ～３０ｄ、ドレイン接続金属層３２ａ～３２ｄ、ソース接続金属層３４ａ～３４ｄ、ボンディングワイヤ４０、シリコーンゲル４２（封止材）を備える。
図２は、パワーモジュール１００から蓋１２及びシリコーンゲル４２を除いた状態の上面図である。
トランジスタＴ１～Ｔ４は、例えば、縦型のＭＯＳＦＥＴである。トランジスタＴ１～Ｔ４は、例えば、炭化珪素（ＳｉＣ）又はシリコン（Ｓｉ）を用いた半導体チップである。
トランジスタＴ１～Ｔ４は、それぞれの上部にソース電極Ｓ１～Ｓ４、及び、ゲート電極Ｇ１～Ｇ４が設けられる。それぞれの下部にドレイン電極Ｄ１～Ｄ４が設けられる。例えば、トランジスタＴ１では、上部にソース電極Ｓ１及びゲート電極Ｇ１が設けられ、下部にドレイン電極Ｄ１が設けられる。
金属基板２２は、例えば、銅である。パワーモジュール１００を電力機器に実装する際、例えば、金属基板２２の裏面には図示しない放熱板が接続される。
樹脂ケース１０は、金属基板２２の周囲に設けられる。樹脂ケース１０の上には蓋１２が設けられる。また、パワーモジュール１００の内部には、封止材としてシリコーンゲル４２が充填されている。樹脂ケース１０、金属基板２２、蓋１２、及びシリコーンゲル４２は、パワーモジュール１００内の部材を保護又は絶縁する機能を有する。
樹脂ケース１０の上部には、負極端子Ｎ、正極端子Ｐ、ゲート端子２０が設けられる。負極端子Ｎには外部から、例えば、負電圧が印加される。負極端子Ｎは、例えば、グラウンド電位が印加される。正極端子Ｐには外部から、例えば、正電圧が印加される。
樹脂絶縁層２４は、金属基板２２の上に設けられる。樹脂絶縁層２４は、金属基板２２と、ソース配線金属層２６、ドレイン配線金属層２８、ゲート配線金属層３０ａ～３０ｄ、ドレイン接続金属層３２ａ～３２ｄ、及び、ソース接続金属層３４ａ～３４ｄを絶縁する機能を有する。樹脂絶縁層２４は、樹脂中に、例えば、窒化ホウ素などで形成される熱伝導率の高いフィラ―を含有する。
ソース配線金属層２６、ドレイン配線金属層２８、ゲート配線金属層３０ａ～３０ｄ、ドレイン接続金属層３２ａ～３２ｄ、及び、ソース接続金属層３４ａ～３４ｄは、樹脂絶縁層２４上に設けられる。ソース配線金属層２６、ドレイン配線金属層２８、ゲート配線金属層３０ａ～３０ｄ、ドレイン接続金属層３２ａ～３２ｄ、及び、ソース接続金属層３４ａ～３４ｄは、略同一の平面に設けられる。ソース配線金属層２６、ドレイン配線金属層２８、ゲート配線金属層３０ａ～３０ｄ、ドレイン接続金属層３２ａ～３２ｄ、及び、ソース接続金属層３４ａ～３４ｄは、例えば、銅である。
ソース配線金属層２６、ドレイン配線金属層２８、ドレイン接続金属層３２ａ～３２ｄ、及び、ソース接続金属層３４ａ～３４ｄは、例えば、トランジスタＴ１～Ｔ４と、負極端子Ｎ、又は、正極端子Ｐを電気的に接続する機能を有する。ゲート配線金属層３０ａ～３０ｄは、例えば、トランジスタＴ１～Ｔ４とゲート端子２０を接続する機能を有する。
トランジスタＴ１～Ｔ４は、それぞれ、ドレイン接続金属層３２ａ～３２ｄの上に設けられる。トランジスタＴ１～Ｔ４のドレイン電極Ｄ１～Ｄ４が、例えば、半田やＡｇナノ粒子を用いて、ドレイン接続金属層３２ａ～３２ｄに接続される。
ソース電極Ｓ１～Ｓ４は、ボンディングワイヤ４０を用いて、ソース接続金属層３４ａ～３４ｄに接続される。ゲート電極Ｇ１～Ｇ４は、ボンディングワイヤ４０を用いて、ゲート配線金属層３０ａ～３０ｄに接続される。
ヒューズＦＵ１、ＦＵ３、ＦＵ５、ＦＵ７は、一端がソース配線金属層２６、他端がソース接続金属層３４ａ～３４ｄに接続される。ヒューズＦＵ２、ＦＵ４、ＦＵ６、ＦＵ８は、一端がドレイン接続金属層３２ａ～３２ｄ、他端がドレイン配線金属層２８に接続される。
ソース配線金属層２６は、ボンディングワイヤ４０を用いて、負極端子Ｎに接続される。ドレイン配線金属層２８は、ボンディングワイヤ４０を用いて、正極端子Ｐに接続される。
ボンディングワイヤ４０は、例えば、アルミニウム又は銅を主成分とするワイヤである。
トランジスタＴ１～Ｔ４、及び、ヒューズＦＵ１～ＦＵ８は、シリコーンゲル４２に覆われる。
図４は、第１の実施形態のヒューズの模式図である。図４（ａ）は上面図、図４（ｂ）は図４（ａ）のＢＢ’断面図、図４（ｃ）は図４（ａ）のＣＣ’断面図である。
ヒューズＦＵ１～ＦＵ８は、絶縁層８０、線状導体８２、第１の電極パッド８４、第２の電極パッド８６を有する。絶縁層８０は、第１の絶縁層、及び、第２の絶縁層の一例である。線状導体８２は、第１の線状導体、及び、第２の線状導体の一例である。
ヒューズＦＵ１～ＦＵ８に所定の値以上の電流が流れると、ジュール熱により線状導体８２が切断され、ヒューズＦＵ１～ＦＵ８の両端の電気的な導通が遮断される。
絶縁層８０は、絶縁性を有する材料で形成される。絶縁層８０は、線状導体８２、第１の電極パッド８４、及び、第２の電極パッド８６の支持基板として機能する。
絶縁層８０（第１の絶縁層）は、例えば、ガラス又はセラミックスである。絶縁層８０は、例えば、エポキシ樹脂、フェノール樹脂、ポリイミド、又は、フッ素系樹脂などの樹脂である。絶縁層８０に、絶縁性フィラ―粒子や絶縁性繊維を含有させた樹脂を用いることも可能である。絶縁性フィラ―粒子は、例えば、シリカ、アルミナ、又は、窒化アルミニウムである。また、絶縁性繊維は、例えば、ガラス繊維である。
絶縁層８０の長さＬ１は、例えば、１ｍｍ以上２０ｍｍ以下である。絶縁層８０の厚さｔ１は、例えば、０．１ｍｍ以上１ｍｍ以下である。
線状導体８２は、絶縁層８０の上に設けられる。線状導体８２は、例えば、複数本設けられる。複数の線状導体８２は、互いに平行である。図４では、線状導体８２が５本の場合を例示する。線状導体８２は、５本に限られることはなく、１本でも構わない。また、２本、３本、４本、又は、６本以上でも構わない。
線状導体８２は、導電性を有する材料で形成される。線状導体８２は、例えば、金属である。線状導体８２は、例えば、銅、銅合金、アルミニウム、アルミニウム合金、スズ、亜鉛、ビスマス、及び、ニッケルのいずれか一つの金属を主成分とする金属である。線状導体８２は、例えば、２種の金属の積層構造とすることも可能である。
線状導体８２の長さＬ２は、例えば、０．２５ｍｍ以上１０ｍｍ以下である。線状導体８２の厚さｔ２は、例えば、０．１μｍ以上２μｍ以下である。
線状導体８２の幅ｗは、例えば、１０μｍ以上１０００μｍ以下である。線状導体８２の間隔ｓは、例えば、１０μｍ以上１０００μｍ以下である。
第１の電極パッド８４は線状導体８２の一端に設けられ、第２の電極パッド８６は線状導体８２の他端に設けられる。第１の電極パッド８４、及び、第２の電極パッド８６は、線状導体８２を挟んで設けられる。第１の電極パッド８４、及び、第２の電極パッド８６は、線状導体８２に接続される。第１の電極パッド８４、及び、第２の電極パッド８６は、線状導体８２の一端と他端の間に電圧を印加する機能を有する。
第１の電極パッド８４、及び、第２の電極パッド８６は、例えば、線状導体８２と同一の材料で形成される。
線状導体８２の上に図示しない保護絶縁膜を設けることも可能である。保護絶縁膜は、例えば、酸化シリコン、窒化シリコン、酸窒化シリコン、又は、ポリイミドである。
ヒューズＦＵ１～ＦＵ８は、例えば、半導体製造プロセスを用いて製造することが可能である。例えば、絶縁層８０の一例であるガラス基板を準備する。そして、ガラス基板の上に、スパッタリング法により、金属膜を形成する。金属膜をリソグラフィ法及び反応性イオンエッチング法を用いてパターニングし、複数の線状導体８２、第１の電極パッド８４、及び、第２の電極パッド８６を形成する。
図５は、第１の実施形態のヒューズの模式図である。図５は、ヒューズＦＵ１のパワーモジュール１００への実装状態を示す図である。ヒューズＦＵ１の第１の電極パッド８４が、ソース配線金属層２６に第１の接着層８８ａにより接続される。ヒューズＦＵ１の第２の電極パッド８６が、ソース接続金属層３４ａに第２の接着層８８ｂにより接続される。第１の接着層８８ａ及び第２の接着層８８ｂは、例えば、半田又はＡｇナノ粒子である。
以下、第１の実施形態のパワーモジュール１００の作用及び効果について説明する。
複数の半導体スイッチング素子を備えるパワーモジュールでは、動作中に１個の半導体スイッチング素子が短絡故障した場合、電力制御が不可能になる。さらに、短絡故障した箇所では、電流の集中や持続的なアークの発生により大量の発熱がある。このため、火災などの重大な二次災害を引き起こす可能性がある。
重大な二次災害の発生を防ぐため、パワーモジュールを有するインバータ回路などの電力機器では、過電流保護機能を備える場合がある。過電流保護機能は、短絡故障に起因する異常電流を検知すると、あらかじめ設定された時間後に電力機器の運用を停止する。電力機器の運用を停止することで、二次災害のリスクは低減できる。しかし、電力機器の運用の停止後は、パワーモジュールの交換や、電力機器の再起動が必要となる。
図６は、第１の実施形態の半導体モジュールの作用及び効果の説明図である。
第１の実施形態のパワーモジュール１００は、例えば、トランジスタＴ１が、トランジスタＴ１を間に挟んで、ヒューズＦＵ１とヒューズＦＵ２を備える。パワーモジュール１００を含む電力機器の運用中にトランジスタＴ１が短絡故障した場合を考える。この場合、正極端子Ｐと負極端子Ｎとの間に、短絡故障したトランジスタＴ１を通って大電流が流れる。
この場合、ヒューズＦＵ１とヒューズＦＵ２にも大電流が流れ、発生するジュール熱で、ヒューズＦＵ１とヒューズＦＵ２のそれぞれの線状導体８２が切断される。ヒューズＦＵ１及びヒューズＦＵ２の線状導体８２が切断することにより、トランジスタＴ１を通る電流経路が遮断される。
トランジスタＴ１を通る電流経路の遮断は、例えば、電力機器の過電流保護機能が働く前に行われる。電力機器の過電流保護機能は、あらかじめ設定された時間後に動作し、電力機器の運用を停止する。あらかじめ設定された時間は、一般に、１０μｓｅｃ程度である。
ヒューズＦＵ１とヒューズＦＵ２により、トランジスタＴ１は、パワーモジュール１００の回路から切り離される。このため、残ったトランジスタＴ２、Ｔ３、Ｔ４により、パワーモジュール１００の動作が可能となる。このため、パワーモジュール１００による電力制御の継続が可能となる。したがって、パワーモジュール１００を含む電力機器の運用の継続が可能となる。よって、パワーモジュール１００を含む電力機器の信頼性が向上する。
なお、トランジスタＴ１が短絡故障した場合、ヒューズＦＵ１とヒューズＦＵ２は同時に切断される。仮に、一方が切断しなかった場合、トランジスタＴ１のゲート電極Ｇ１と、ソース電極Ｓ１又はドレイン電極Ｄ１のいずれか一方との間の電流経路が残ることになる。
ゲート電極Ｇ１は、例えば、他のトランジスタのゲート電極Ｇ２～Ｇ４や、パワーモジュール１００の外部のドライバ回路などに電気的に接続されている。したがって、トランジスタＴ１のゲート電極Ｇ１と、ソース電極Ｓ１又はドレイン電極Ｄ１のいずれか一方と間の電流経路が残ると、パワーモジュール１００による電力制御の継続が困難となる。
パワーモジュール１００が備えるヒューズＦＵ１～ＦＵ８は、以下の特性を備えることが好ましい。
（特性１）１０μｓｅｃ以下の速い遮断特性を備える。過電流保護機能が動作する前に電流を遮断し、パワーモジュール１００を含む電力機器の運用の継続を可能にする。
（特性２）切断の際の持続的なアーク発生がない。持続的なアーク発生によるパワーモジュール１００の損傷を抑制する。
（特性３）半導体スイッチング素子のチップサイズ以下の大きさである。ヒューズを実装することによるパワーモジュール１００のサイズの増大を抑制する。
（特性４）直列接続した２個のヒューズが同時に切断する。ゲート電極への電流経路を遮断する。
図７は、第１の実施形態の実験例の試験回路の等価回路図である。図４に示した構造のヒューズＦＵ１とヒューズＦＵ２とを直列に接続し、コンデンサの充放電により短絡を模擬した電流負荷実験を行った。
電源電圧を１～３ｋＶに変化させた際の線状導体１本あたりに流れる電流を１～８０Ａ／本とするため、線状導体８２の本数を１～１０本、線状導体８２の厚さｔ２を０．３５μｍ、線状導体８２の幅ｗを３～８５０μｍ、線状導体８２の間隔ｓを３～１４０μｍとした。線状導体８２の長さＬ２を、１ｍｍ、２ｍｍ、３ｍｍ、５ｍｍと変化させた。線状導体８２は、チタン膜とアルミニウム膜との積層構造とした。
図８は、第１の実施形態の実験例の試験結果を示す図である。図８（ａ）がＬ２＝１ｍｍ、図８（ｂ）がＬ２＝２ｍｍ、図８（ｃ）がＬ２＝３ｍｍ、図８（ｄ）がＬ２＝５ｍｍの場合である。
ヒューズＦＵ１及びヒューズＦＵ２に印加された印加電圧Ｖ０１と、線状導体８２の１本当たりの電流（分離電流）と、持続的なアーク発生の有無を示す。持続的なアークが発生しない場合を白丸印、持続的なアークが発生する場合をバツ印で示す。ハッチングで示す領域が切断の際に持続的なアークが発生しない領域である。
線状導体８２の１本当たりの電流を４０Ａ以下にすることで、持続的なアーク発生が抑制されている。また、線状導体８２の長さＬ２を長くすることにより、持続的なアーク発生なしに遮断できる印加電圧Ｖ０１が大きくなる。線状導体８２の長さＬ２が３ｍｍ以上となることで、３ｋＶの印加電圧Ｖ０１まで、切断が可能となる。
なお、いずれの条件においても、１０μｓｅｃ以下の速い切断が実現されている。また、いずれの条件においても、ヒューズＦＵ１とヒューズＦＵ２は、同時に切断されている。また、線状導体８２の長さＬ２は５ｍｍ以下であり、半導体スイッチング素子のチップサイズ以下の大きさが実現可能である。
以上の実験例より、第１の実施形態のヒューズにより、上記、（特性１）、（特性２）、（特性３）、及び、（特性４）の実現が可能であることが明らかになった。
線状導体８２の長さＬ２は、１ｍｍ以上１０ｍｍ以下であることが好ましく、３ｍｍ以上５ｍｍ以下であることがより好ましい。上記範囲内においては、切断可能な印加電圧の低下を抑制できる。また、上記範囲内においては、ヒューズのサイズをより小さくすることが可能となる。
線状導体８２の厚さｔ２は、０．１μｍ以上２μｍ以下であることが好ましく、０．３μｍ以上１．０μｍ以下であることがより好ましい。上記範囲内においては、通常動作の際に、より大きな電流を流すことが可能になる。また、上記範囲内においては、切断可能な印加電圧の低下を抑制できる。
線状導体８２の幅ｗは、１０μｍ以上１０００μｍ以下であることが好ましく、２０μｍ以上２００μｍ以下であることがより好ましい。上記範囲内においては、通常動作の際に、より大きな電流を流すことが可能になる。また、上記範囲内においては、切断可能な印加電圧の低下を抑制できる。
また、ヒューズＦＵ１の線状導体８２（第１の線状導体）の厚さｔ２、及び、ヒューズＦＵ２の線状導体８２（第２の線状導体）の厚さｔ２が、０．１μｍ以上１．３μｍ以下であり、かつ、ヒューズＦＵ１の線状導体８２（第１の線状導体）の厚さｔ２、及び、ヒューズＦＵ２の線状導体８２（第２の線状導体）の厚さｔ２の差が、０．３μｍ以下であることが好ましい。上記範囲を充足することにより、ヒューズＦＵ１とヒューズＦＵ２を同時に切断することが容易となる。
パワーモジュール１００の定格電流が、線状導体８２の本数に４０Ａを乗じた値以下であることが好ましい。この条件を充足することにより、ヒューズの切断時の持続的なアーク発生が抑制される。
線状導体８２を形成する材料は、ヒューズを切断する際の熱エネルギーで金属酸化物となりやすい金属であることが好ましい。ヒューズを切断した後に金属酸化物となることで、絶縁耐圧が向上する。上記観点から、線状導体８２を形成する材料は、アルミニウムを含むことが好ましい。
以上、第１の実施形態の半導体モジュールによれば、動作中に１個の半導体スイッチング素子が短絡故障した場合でも、動作の継続が可能な半導体モジュールを提供することが可能となる。したがって、第１の実施形態の半導体モジュールを含む電力機器の運用の継続が可能となる。よって、第１の実施形態の半導体モジュールを含む電力機器の信頼性が向上する。
（第２の実施形態）
第２の実施形態の半導体モジュールは、第１の外部端子及び第２の外部端子のいずれか一方と、第１のゲート電極との間に電気的に接続された過電圧保護素子を、更に備える点で、第１の実施形態の半導体モジュールと異なる。以下、第１の実施形態と重複する内容については、一部記述を省略する。
図９は、第２の実施形態の半導体モジュールの等価回路図である。
第２の実施形態の半導体モジュールは、複数のパワー半導体素子が一つのパッケージに実装されたパワーモジュール２００である。
パワーモジュール２００は、負極端子Ｎとゲート電極Ｇ１との間、負極端子Ｎとゲート電極Ｇ２との間、負極端子Ｎとゲート電極Ｇ３との間、及び、負極端子Ｎとゲート電極Ｇ４との間のそれぞれに過電圧保護素子９０が設けられる。
過電圧保護素子９０は、電流電圧特性が非線形性を有する素子である。過電圧保護素子９０は、所定の閾値電圧を超えると、抵抗が低下する二端子素子である。過電圧保護素子９０は、二端子の間に所定の閾値電圧を超える過剰な電圧が印加されると電流を流す機能を有する。過電圧保護素子９０は、例えば、第１のツェナーダイオードＺ１と第２のツェナーダイオードＺ２で構成される。
第１のツェナーダイオードＺ１と第２のツェナーダイオードＺ２は、逆向きに直列に接続される。例えば、第１のツェナーダイオードＺ１のカソードと第２のツェナーダイオードＺ２のカソードが接続される。
第１のツェナーダイオードＺ１のアノードは、負極端子Ｎに接続される。また、第２のツェナーダイオードＺ２のアノードは、ゲート電極Ｇ１、ゲート電極Ｇ２、ゲート電極Ｇ３、及び、ゲート電極Ｇ４のいずれか一つに接続される。
図１０は、第２の実施形態の半導体モジュールの模式上面図である。
パワーモジュール２００は、負極端子Ｎ（第１の外部端子）、正極端子Ｐ（第２の外部端子）、トランジスタＴ１（第１の半導体スイッチング素子）、トランジスタＴ２（第２の半導体スイッチング素子）、トランジスタＴ３（第３の半導体スイッチング素子）、トランジスタＴ４、ヒューズＦＵ１（第１のヒューズ）、ヒューズＦＵ２（第２のヒューズ）、ヒューズＦＵ３（第３のヒューズ）、ヒューズＦＵ４（第４のヒューズ）、ヒューズＦＵ５、ヒューズＦＵ６、ヒューズＦＵ７、ヒューズＦＵ８、及び、４組の第１のツェナーダイオードＺ１と第２のツェナーダイオードＺ２を備える。
パワーモジュール２００は、樹脂ケース１０、蓋１２、ゲート端子２０、金属基板２２、樹脂絶縁層２４、ソース配線金属層２６、ドレイン配線金属層２８、ゲート配線金属層３０ａ～３０ｄ、ドレイン接続金属層３２ａ～３２ｄ、ソース接続金属層３４ａ～３４ｄ、ダイオード接続金属層３５ａ～３５ｄ、ボンディングワイヤ４０、シリコーンゲル４２（封止材）を備える。
図１０は、パワーモジュール２００から蓋１２及びシリコーンゲル４２を除いた状態の上面図である。
４組の第１のツェナーダイオードＺ１と第２のツェナーダイオードＺ２は、それぞれ、ダイオード接続金属層３５ａ～３５ｄの上に設けられる。４組の第１のツェナーダイオードＺ１と第２のツェナーダイオードＺ２は、例えば、半田やＡｇナノ粒子を用いて、ダイオード接続金属層３５ａ～３５ｄに接続される。
以下、第２の実施形態のパワーモジュール２００の作用及び効果について説明する。
図１１は、第２の実施形態の第１の実験例の試験回路の等価回路図である。図４に示した構造のヒューズＦＵ１とヒューズＦＵ２とを直列に接続し、コンデンサの充放電により短絡を模擬した電流負荷実験を行った。
ヒューズＦＵ１とヒューズＦＵ２の間の配線の電圧Ｖ０２を測定した。ヒューズＦＵ１とヒューズＦＵ２の間の配線の電圧Ｖ０２は、図１のパワーモジュール１００の等価回路で、ヒューズＦＵ１とヒューズＦＵ２の間に挟まれるトランジスタが短絡した場合のゲート電極の電圧を擬似的に示す。
図１２は、第２の実施形態の第１の実験例の測定結果を示す図である。図１２は、電圧Ｖ０２の経時変化を示す。
図１１の回路では、ヒューズＦＵ１とヒューズＦＵ２に電圧を印加すると、ヒューズＦＵ１とヒューズＦＵ２が同時に切断される。ヒューズＦＵ１とヒューズＦＵ２が切断される際に、図１２に示すように、電圧Ｖ０２が瞬間的に増大する。言い換えれば、ヒューズＦＵ１とヒューズＦＵ２の間に、瞬間的に大電圧が印加される。これは、ヒューズＦＵ１とヒューズＦＵ２が切断された後の回路のインダクタンスによって生じる誘導電流に起因すると考えられる。
図１のパワーモジュール１００の等価回路でも、ヒューズＦＵ１とヒューズＦＵ２の間に挟まれるトランジスタが短絡した場合、ゲート電極に瞬間的に大電圧が印加される場合があり得る。仮に、ゲート電極に瞬間的に大電圧が印加されると、トランジスタのゲート電極に接続される回路や素子の破壊が生ずるおそれがある。例えば、このゲート電極に接続されるゲートドライバ回路の破壊や、このゲート電極に接続される他のトランジスタのゲート電極に接するゲート絶縁膜の破壊などが生じるおそれがある。
図１３は、第２の実施形態の第２の実験例の試験回路の等価回路図である。図１３の回路は、図１１で示す回路に、ヒューズＦＵ１とヒューズＦＵ２の間から引出されグランド電位につながる配線を設けている。そして、その配線に第１のツェナーダイオードＺ１と第２のツェナーダイオードＺ２を逆向きに直列に接続している。図１３の回路は、第２の実施形態のパワーモジュール２００の等価回路を模している。
図１４は、第２の実施形態の第２の実験例の測定結果を示す図である。図１４は、電圧Ｖ０２の経時変化を示す。
第１のツェナーダイオードＺ１と第２のツェナーダイオードＺ２が無い図１１に示す回路の場合に見られた電圧Ｖ０２の瞬間的な増大は確認されない。第１のツェナーダイオードＺ１と第２のツェナーダイオードＺ２により、電流がグラウンド電位に流れることで電圧の上昇が抑制されたと考えられる。
なお、第１のツェナーダイオードＺ１及び第２のツェナーダイオードＺ２は、所定の閾値電圧までは高い抵抗を維持するので、パワーモジュール２００の通常動作時にトランジスタのゲート電極に印加されるゲート電圧のレベルには影響を与えない。
第２の実施形態のパワーモジュール２００によれば、トランジスタが短絡した場合に、短絡したトランジスタのゲート電極に接続される回路や素子の破壊が抑制される。したがって、パワーモジュール２００を含む電力機器の運用の継続が可能となる。よって、パワーモジュール２００を含む電力機器の信頼性が更に向上する。
（変形例）
第２の実施形態の変形例の半導体モジュールは、第１のツェナーダイオードＺ１と第２のツェナーダイオードＺ２に代えて、バリスタ（ｖａｒｉｓｔｏｒ）を備える点で、第２の実施形態と異なっている。
図１５は、第２の実施形態の半導体モジュールの変形例の等価回路図である。
第２の実施形態の変形例の半導体モジュールは、複数のパワー半導体素子が一つのパッケージに実装されたパワーモジュール２０１である。
パワーモジュール２０１は、過電圧保護素子９０としてバリスタＶＡを備える。パワーモジュール２０１は、負極端子Ｎとゲート電極Ｇ１との間、負極端子Ｎとゲート電極Ｇ２との間、負極端子Ｎとゲート電極Ｇ３との間、及び、負極端子Ｎとゲート電極Ｇ４との間のそれぞれに過電圧保護素子９０としてバリスタＶＡが設けられる。
図１６は、第２の実施形態の変形例の実験例の試験回路の等価回路図である。ヒューズＦＵ１とヒューズＦＵ２の間から引出されグランド電位につながる配線にバリスタＶＡを接続している。図１６の回路は、第２の実施形態の変形例のパワーモジュール２０１の等価回路を模している。
図１７は、第２の実施形態の変形例の実験例の測定結果を示す図である。図１７は、電圧Ｖ０２の経時変化を示す。
図１１に示すバリスタＶＡが無い回路の場合に見られた電圧Ｖ０２の瞬間的な増大は確認されない。バリスタＶＡにより、電流がグラウンド電位に流れることで電圧の上昇が抑制されたと考えられる。
なお、バリスタＶＡは、所定の閾値電圧までは高い抵抗を維持するので、パワーモジュール２０１の通常動作時にトランジスタのゲート電極に印加されるゲート電圧のレベルには影響を与えない。
以上、第２の実施形態及びその変形例の半導体モジュールによれば、第１の実施形態の半導体モジュール同様、動作中に１個の半導体スイッチング素子が短絡故障した場合でも、動作の継続が可能な半導体モジュールを提供することが可能となる。よって、第２の実施形態の半導体モジュールを含む電力機器の信頼性が向上する。特に短絡した半導体スイッチング素子のゲート電極に接続される回路や素子の破壊が抑制されるため、半導体モジュールを含む電力機器の信頼性が更に向上する。
（第３の実施形態）
第３の実施形態の半導体モジュールは、第１の外部端子と第２の外部端子との間に第１の半導体スイッチング素子に対して電気的に並列に接続され、第３のゲート電極を有する第３の半導体スイッチング素子を、更に備え、第１のヒューズは第１の外部端子と第３の半導体スイッチング素子との間に電気的に接続され、第２のヒューズは第２の外部端子と第３の半導体スイッチング素子との間に電気的に接続される点で、第１の実施形態と異なっている。以下、第１の実施形態と重複する内容については、一部記述を省略する。
図１８は、第３の実施形態の半導体モジュールの等価回路図である。
第３の実施形態の半導体モジュールは、複数のパワー半導体素子が一つのパッケージに実装されたパワーモジュール３００である。パワーモジュール３００は、例えば、大電力を制御するインバータなどに用いられる。パワーモジュール３００の定格電圧は、例えば、２５０Ｖ以上１０ｋＶ以下である。
パワーモジュール３００は、図１８に示すように、負極端子Ｎ（第１の外部端子）と正極端子Ｐ（第２の外部端子）との間に、トランジスタＴ１（第１の半導体スイッチング素子）、トランジスタＴ２（第２の半導体スイッチング素子）、トランジスタＴ３（第３の半導体スイッチング素子）、及び、トランジスタＴ４が並列に接続されている。トランジスタＴ１、トランジスタＴ２、トランジスタＴ３、トランジスタＴ４は、例えば、ＭＯＳＦＥＴである。
トランジスタＴ１は、ソース電極Ｓ１、ドレイン電極Ｄ１、ゲート電極Ｇ１（第１のゲート電極）を有する。トランジスタＴ２は、ソース電極Ｓ２、ドレイン電極Ｄ２、ゲート電極Ｇ２（第２のゲート電極）を有する。トランジスタＴ３は、ソース電極Ｓ３、ドレイン電極Ｄ３、ゲート電極Ｇ３（第３のゲート電極）を有する。トランジスタＴ４は、ソース電極Ｓ４、ドレイン電極Ｄ４、ゲート電極Ｇ４を有する。
ヒューズＦＵ１（第１のヒューズ）は、負極端子ＮとトランジスタＴ１との間に電気的に接続される。ヒューズＦＵ１（第１のヒューズ）は、負極端子ＮとトランジスタＴ３との間に電気的に接続される。ヒューズＦＵ１の一端が負極端子Ｎ、他端がトランジスタＴ１のソース電極Ｓ１及びトランジスタＴ３のソース電極Ｓ３に電気的に接続される。
ヒューズＦＵ２（第２のヒューズ）は、正極端子ＰとトランジスタＴ１との間に電気的に接続される。ヒューズＦＵ２（第２のヒューズ）は、正極端子ＰとトランジスタＴ３との間に電気的に接続される。ヒューズＦＵ２の一端が正極端子Ｐ、他端がトランジスタＴ１のドレイン電極Ｄ１及びトランジスタＴ３のドレイン電極Ｄ３に電気的に接続される。
ヒューズＦＵ１とヒューズＦＵ２との間に、トランジスタＴ１とトランジスタＴ３が並列に接続される。
ヒューズＦＵ３（第３のヒューズ）は、負極端子ＮとトランジスタＴ２との間に電気的に接続される。ヒューズＦＵ３（第３のヒューズ）は、負極端子ＮとトランジスタＴ４との間に電気的に接続される。ヒューズＦＵ３の一端が負極端子Ｎ、他端がトランジスタＴ２のソース電極Ｓ２及びトランジスタＴ４のソース電極Ｓ４に電気的に接続される。
ヒューズＦＵ４（第４のヒューズ）は、正極端子ＰとトランジスタＴ２との間に電気的に接続される。ヒューズＦＵ４（第４のヒューズ）は、正極端子ＰとトランジスタＴ４との間に電気的に接続される。ヒューズＦＵ４の一端が正極端子Ｐ、他端がトランジスタＴ２のドレイン電極Ｄ２及びトランジスタＴ４のドレイン電極Ｄ４に電気的に接続される。
ヒューズＦＵ３とヒューズＦＵ４との間に、トランジスタＴ２とトランジスタＴ４が並列に接続される。
図１９は、第３の実施形態の半導体モジュールの模式上面図である。
パワーモジュール３００は、負極端子Ｎ（第１の外部端子）、正極端子Ｐ（第２の外部端子）、トランジスタＴ１（第１の半導体スイッチング素子）、トランジスタＴ２（第２の半導体スイッチング素子）、トランジスタＴ３（第３の半導体スイッチング素子）、トランジスタＴ４、ヒューズＦＵ１（第１のヒューズ）、ヒューズＦＵ２（第２のヒューズ）、ヒューズＦＵ３（第３のヒューズ）、及び、ヒューズＦＵ４（第４のヒューズ）を備える。
パワーモジュール３００は、樹脂ケース１０、蓋１２、ゲート端子２０、金属基板２２、樹脂絶縁層２４、ソース配線金属層２６、ドレイン配線金属層２８、ゲート配線金属層３０ａ～３０ｄ、ドレイン接続金属層３２ａ、３２ｂ、ソース接続金属層３４ａ、３４ｂ、ボンディングワイヤ４０、シリコーンゲル４２（封止材）を備える。
トランジスタＴ１、Ｔ３は、共通のドレイン接続金属層３２ａの上に設けられる。トランジスタＴ２、Ｔ４は、共通のドレイン接続金属層３２ｂの上に設けられる。
ソース電極Ｓ１、Ｓ３は、ボンディングワイヤ４０を用いて、共通のソース接続金属層３４ａに接続される。ソース電極Ｓ２、Ｓ４は、ボンディングワイヤ４０を用いて、共通のソース接続金属層３４ｂに接続される。
パワーモジュール３００は、トランジスタＴ１及びトランジスタＴ３が、ヒューズＦＵ１とヒューズＦＵ２を共有する。そして、トランジスタＴ２及びトランジスタＴ４が、ヒューズＦＵ２とヒューズＦＵ４を共有する。
仮に、トランジスタＴ１に短絡故障が生じた場合、ヒューズＦＵ１とヒューズＦＵ２が切断される。また、仮に、トランジスタＴ３に短絡故障が生じた場合、ヒューズＦＵ１とヒューズＦＵ２が切断される。
仮に、トランジスタＴ２に短絡故障が生じた場合、ヒューズＦＵ３とヒューズＦＵ４が切断される。また、仮に、トランジスタＴ４に短絡故障が生じた場合、ヒューズＦＵ３とヒューズＦＵ４が切断される。
パワーモジュール３００は、２個のトランジスタがヒューズを共有することで、パワーモジュール３００の中のヒューズの数が低減できる。よって、パワーモジュール３００の小型化が可能となる。
以上、第３の実施形態の半導体モジュールによれば、第１の実施形態の半導体モジュール同様、動作中に１個の半導体スイッチング素子が短絡故障した場合でも、動作の継続が可能な半導体モジュールを提供することが可能となる。よって、第３の実施形態の半導体モジュールを含む電力機器の信頼性が向上する。更に、ヒューズの数が低減することで半導体モジュールの小型化が実現できる。
第１ないし第３の実施形態では、半導体スイッチング素子が４個の場合を例に説明したが、半導体スイッチング素子の数は複数個であれば、４個に限定されるものではない。
第１ないし第３の実施形態では、半導体モジュール内に、半導体素子として、半導体スイッチング素子のみを有する場合を例に説明した。しかし、半導体モジュール内には、例えば、ダイオードなど、その他の半導体素子が含まれても構わない。
第１ないし第３の実施形態では、半導体スイッチング素子がＭＯＳＦＥＴである場合を例に説明したが、半導体スイッチング素子としてＩＧＢＴなど、その他の半導体スイッチング素子を適用することも可能である。
第１ないし第３の実施形態では、樹脂ケース１０を有する構造の半導体モジュールを例に説明したが、例えば、半導体スイッチング素子がモールド成型された構造の半導体モジュールを本発明に適用することも可能である。
第１ないし第３の実施形態では、封止材としてシリコーンゲル４２を用いる場合を例に説明したが、シリコーンゲル４２に代えて、例えば、エポキシ樹脂など、その他の樹脂材料を用いることも可能である。
第２の実施形態では、過電圧保護素子９０として、ツェナーダイオードを２個用いる場合を例に説明したが、ツェナーダイオードを１個、又は、３個以上用いることも可能である。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。例えば、一実施形態の構成要素を他の実施形態の構成要素と置き換え又は変更してもよい。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
４２ シリコーンゲル（封止材）
８０ 絶縁層（第１の絶縁層、第２の絶縁層）
８２ 線状導体（第１の線状導体、第２の線状導体）
９０ 過電圧保護素子
１００ パワーモジュール（半導体モジュール）
２００ パワーモジュール（半導体モジュール）
２０１ パワーモジュール（半導体モジュール）
３００ パワーモジュール（半導体モジュール）
Ｇ１ ゲート電極（第１のゲート電極）
Ｇ２ ゲート電極（第２のゲート電極）
Ｇ３ ゲート電極（第３のゲート電極）
Ｇ４ ゲート電極
Ｎ 負極端子（第１の外部端子）
Ｐ 正極端子（第２の外部端子）
Ｔ１ トランジスタ（第１の半導体スイッチング素子）
Ｔ２ トランジスタ（第２の半導体スイッチング素子）
Ｔ３ トランジスタ（第３の半導体スイッチング素子）
Ｔ４ トランジスタ
ＦＵ１ ヒューズ（第１のヒューズ）
ＦＵ２ ヒューズ（第２のヒューズ）
ＦＵ３ ヒューズ（第３のヒューズ）
ＦＵ４ ヒューズ（第４のヒューズ）
ＦＵ５ ヒューズ
ＦＵ６ ヒューズ
ＦＵ７ ヒューズ
ＦＵ８ ヒューズ
ＶＡ バリスタ
Ｚ１ 第１のツェナーダイオード
Ｚ２ 第２のツェナーダイオード

Claims (12)

  1. 第１の外部端子と、
    第２の外部端子と、
    前記第１の外部端子と前記第２の外部端子との間に電気的に接続され、第１のゲート電極を有する第１の半導体スイッチング素子と、
    前記第１の外部端子と前記第２の外部端子との間に前記第１の半導体スイッチング素子に対して電気的に並列に接続され、第２のゲート電極を有する第２の半導体スイッチング素子と、
    前記第１の外部端子と前記第１の半導体スイッチング素子との間に電気的に接続された第１のヒューズと、
    前記第２の外部端子と前記第１の半導体スイッチング素子との間に電気的に接続された第２のヒューズと、
    を備え、
    前記第１の半導体スイッチング素子と前記第１のヒューズとの間に半導体スイッチング素子は設けられず、
    前記第１の半導体スイッチング素子と前記第２のヒューズとの間に半導体スイッチング素子は設けられない、半導体モジュール。
  2. 前記第１のヒューズは、第１の絶縁層と、前記第１の絶縁層の上の複数の第１の線状導体を含み、
    前記第２のヒューズは、第２の絶縁層と、前記第２の絶縁層の上の複数の第２の線状導体を含む請求項１記載の半導体モジュール。
  3. 前記第１の線状導体及び前記第２の線状導体の長さは１ｍｍ以上１０ｍｍ以下である請求項２記載の半導体モジュール。
  4. 前記第１の線状導体及び前記第２の線状導体の厚さは、０．１μｍ以上１．３μｍ以下であり、前記第１の線状導体及び前記第２の線状導体の厚さの差は０．３μｍ以下である請求項２又は請求項３記載の半導体モジュール。
  5. 前記第１の線状導体及び前記第２の線状導体は、アルミニウムを含む請求項２ないし請求項４いずれか一項記載の半導体モジュール。
  6. 前記第１の外部端子と前記第２の半導体スイッチング素子との間に電気的に接続された第３のヒューズと、
    前記第２の外部端子と前記第２の半導体スイッチング素子との間に電気的に接続された第４のヒューズと、
    を更に備える請求項１ないし請求項５いずれか一項記載の半導体モジュール。
  7. 前記第１の外部端子と前記第２の外部端子との間に前記第１の半導体スイッチング素子に対して電気的に並列に接続され、第３のゲート電極を有する第３の半導体スイッチング素子を、更に備え、
    前記第１のヒューズは前記第１の外部端子と前記第３の半導体スイッチング素子との間に電気的に接続され、
    前記第２のヒューズは前記第２の外部端子と前記第３の半導体スイッチング素子との間に電気的に接続される請求項１ないし請求項６いずれか一項記載の半導体モジュール。
  8. 前記第１の外部端子及び前記第２の外部端子のいずれか一方と、前記第１のゲート電極との間に電気的に接続された過電圧保護素子を、更に備える請求項１ないし請求項７いずれか一項記載の半導体モジュール。
  9. 前記過電圧保護素子は、第１のツェナーダイオードを含む請求項８記載の半導体モジュール。
  10. 前記過電圧保護素子は、前記第１のツェナーダイオードと逆向きに直列に接続された第２のツェナーダイオードを含む請求項９記載の半導体モジュール。
  11. 前記過電圧保護素子は、バリスタを含む請求項８記載の半導体モジュール。
  12. 前記第１の半導体スイッチング素子、前記第２の半導体スイッチング素子、前記第１のヒューズ、及び、前記第２のヒューズを覆う封止材を、更に備える請求項１ないし請求項１１いずれか一項記載の半導体モジュール。
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