JP3770163B2 - 電圧駆動型半導体素子の異常検出方法 - Google Patents
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Description
【発明の属する技術分野】
本発明は、電圧駆動型半導体素子の破壊や誤パルスによる誤動作等、異常動作を検出する方法に関する。
【0002】
【従来の技術】
図6に、素子異常検出機能を有する、半導体スイッチ回路の回路構成を示す。ここで、Qは電圧駆動型半導体素子の1つであるIGBT(以下、素子という)である。また、抵抗Rd1、Rd2は素子のコレクタ−エミッタ間電圧VCEを低圧Vdで検出するための分圧抵抗である。GDUはゲート駆動回路であり、この中の素子異常動作の検出回路は、素子電圧検出部、故障判別部からなる。素子電圧検出部では、Vcを基準電圧として、Vdのレベルを検出する回路、故障判別部はオン・オフ信号と素子電圧検出部から出力される信号VAの関係により、素子の異常動作を判別して故障信号VBを出力する。具体的には、オン信号が入力されていて、VCEが基準電圧に相当する電圧よりも高い時に素子異常と判断する。
【0003】
この半導体スイッチ回路の動作について説明する。図7は、オン信号が入力されている時にGDUの誤動作によりIGBTが誤オフした時のタイムチャートを示す。IGBTが誤オフすると、VCE、Vdが上昇して素子電圧判別部での基準電圧Vcを超えることで素子電圧ありと判断され、素子電圧判別部出力VAから、ハイレベルを出力する。このVAとオン信号により、素子異常判別部によって素子異常と判断され、検出信号としてハイレベル信号が出力される。
【0004】
次に、オン信号が入力されていて、素子破壊が発生した時の素子異常検出動作について説明する。この場合、破壊が無い正常な素子によって異常を検出されるため、図8のような2レベルの回路を用いて説明する。この回路は、Q1とその対抗アームQ2がIGBTで交互にオン・オフを繰り返す動作を行なう。この時のタイムチャートを図9に示す。図のようにQ1がオン、Q2がオフ時にQ1が破壊すると、このタイミングではQ1はオン、即ち短絡状態とみなせるためQ1が破壊しても素子異常は検出されない。しかし、Q1がオフ、Q2がオンとなるとQ1は破壊しているためこれらの素子に短絡電流が流れる。このような大電流が正常な素子に流れると、図10に示すIGBTの出力特性の活性領域に入る。
【0005】
この領域は、素子に電圧が印加され、且つ電流も流れる領域である。通常のスイッチング時には素子は飽和領域に入っており、オン時には図10の飽和領域、即ちVCEは非常に小さい値で、且つ電流が流れる領域となる。このような素子特性により、Q2がオン入力されて素子電圧が印加されている条件となり、前記の動作によって素子異常を検出することができる。
【0006】
また、オフ時にGDUから誤オン信号が出力された時、また素子破壊が発生した時、図8の回路でQ1,Q2がオン状態となるため短絡電流が流れ、図9の動作と同様に素子異常を検出できる。
【0007】
【発明が解決しようとする課題】
オン信号が入力されている時に素子破壊が発生した場合、上記で説明したように、対抗アーム素子のオンによって異常検出が可能であるが、素子破壊によってゲート−エミッタ間が短絡状態となると、素子破壊してから対抗アームがオンするまでの期間GDU出力が短絡されてGDUを破壊してしまう可能性がある。また、図11のように素子に内蔵されているフリーホイーリングダイオード(FWD)に電流が流れているモードの時、ゲート信号がオフであってもVCEからは見かけ上オンとみなせる。そのため、素子破壊が発生してもこの素子では異常検出できずに対抗アームのオンによって検出される。この場合も、GDUを破壊する可能性がある。
【0008】
よって、発明が解決しようとする課題は、回路の誤動作や素子破壊等の素子異常動作を最小の遅延時間で検出することである。
【0009】
【課題を解決するための手段】
前記目的を達成するため、本発明における半導体スイッチ回路は、素子破壊や誤動作した時ゲート電流が流れることに注目し、各素子のゲート線にコアを挿入して通常動作では流れないゲート電流が流れた時にコアを動作させるようにして、コアの端子電圧の有無によって素子異常検出するものである。
【0010】
具体的には、電圧駆動型半導体素子と、これをオン・オフするためのゲート駆動回路からなる半導体スイッチ回路において、当該電圧駆動型半導体素子の異常動作を検出するために、ゲート線にコアを挿入し、この半導体スイッチ回路においては、当該電圧駆動型半導体素子のオン、オフ動作期間、即ちゲート線に正規のゲート電流が流れる期間は上記コアが励磁されないようにし、かつ、素子の定常状態の期間、即ちゲート電流が流れない期間に電流が流れた時コアが励磁されるようにすることにより、素子故障や誤パルスによる誤点弧、誤消弧を検出できるようにする。
【0011】
なお、上記コアが励磁された時、コアの入力インピーダンスが大きくなるように設定することで、ゲート線に流れる電流を抑制することができ、ゲート駆動回路の破壊等、二次破壊を防止することができる。
【0012】
【発明の実施の形態】
図1に、本発明の実施例を示す。Tgが異常なゲート電流が流れた時にこれを検出するコアで二次巻線である。図のように素子のゲート線に接続する。Tgの二次側に電圧Vtgoが発生した時これを素子異常検出信号とする。Sが双方向に電流を流すことができるTgの二次側を短絡するための半導体スイッチ、Rtgがコアの負荷となる抵抗である。またトリガ発生回路は図2のように、素子をオン・オフする際にゲート電流Igが流れている期間のみハイレベルの信号を出力する回路でありSのオン信号となる。SがオンするとTgの二次側が短絡され、コアは励磁されずVtgoも零であるため、正常スイッチング時には異常は検出されず、その他の期間での異常を検出することができる。
【0013】
次に、本回路の素子異常検出動作について説明する。図3に、素子がオンしている時に誤オフした時のチャートを示す。素子が常オン時に誤オフすると、ゲート電流IgがVGEを放電する方向、即ち負の方向に流れ、Vtgoに電圧が発生して素子異常を検出することができる。この時、IgはRtgの値で決定され、この抵抗値を大きくするほどIgは小さくでき、誤オフするまでの時間を遅らせることが可能である。また、図4にオン時に素子破壊が発生した時のチャートを示す。素子が破壊するとゲート(G)−エミッタ(E)間が短絡してIgが流れる。この時、Igの電流ピーク値Igpは抵抗Rtgで決定される。よって、駆動部が破壊しないレベルにIgを抑制するようにRtgの抵抗値を決定することでGDUの破壊を防止することができる(請求項3)。また、Vtgoによって素子異常の検出も可能となる。同様に、図11のようにFWDに電流が流れるモードでIGBTが破壊した時においても、同様にゲート電流によって素子破壊を検出することが可能である。
【0014】
図1のスイッチSは双方向通流が可能であるとしたが、図5に一般的なMOSFETを用いた回路を示す。この回路は、図1の実線で囲んだ回路の部分を構成しており、スイッチSはダイオードD1〜D4とMOSFETで構成することができる。このように、D1〜D4によって、直流に変換することでMOSFETの使用を可能としている。
【0015】
【発明の効果】
本発明によれば、素子のゲート線に二次巻線のコアを接続することで、素子の破壊や誤動作を瞬時に検出することができ、GDU破壊等の二次破壊を防止することが可能となる。
【図面の簡単な説明】
【図1】本発明の実施の形態を示す回路図である。
【図2】タイムチャートを示す図である。
【図3】タイムチャート(誤オフ時)を示す図である。
【図4】タイムチャート(素子オン時の素子破壊時)を示す図である。
【図5】本発明の実施形態を含む具体的回路例である。
【図6】従来技術を示す回路図である。
【図7】従来回路図におけるタイムチャート図である。
【図8】従来技術を示す回路図である。
【図9】従来回路図におけるタイムチャート図である。
【図10】電圧駆動型半導体素子であるIGBTの出力特性を示す図である。
【図11】電圧駆動型半導体素子の内蔵フリーホイーリングダイオードの動作を示す図である。
Claims (2)
- 電圧駆動型半導体素子と、これをオン・オフするためのゲート駆動回路からなる半導体スイッチ回路における、電圧駆動型半導体素子のゲート線にコアの1次側を挿入し、正規のゲート電流が流れない期間に前記コアの2次側に発生する電圧に基づいて電圧駆動型半導体素子の異常検出を行う方法であって、
前記電圧駆動型半導体素子のオン、オフ動作期間、即ちゲート線に正規のゲート電流が流れる期間は前記コアが励磁されないようにし、かつ、素子の定常状態の期間、即ちゲート電流が流れない期間に電流が流れた時コアが励磁されるようにすることにより、素子故障や誤パルスによる誤点弧、誤消弧を検出できるようにしたことを特徴とする電圧駆動型半導体素子の異常検出方法。 - 上記コアが励磁された時、コアの入力インピーダンスが大きくなるように設定することで、ゲート線に流れる電流を抑制し、ゲート駆動回路の破壊等、二次破壊を防止できることを特徴とした、請求項1に記載の電圧駆動型半導体素子の異常検出方法。
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