JP2006109640A

JP2006109640A - 電圧駆動型半導体素子の故障検出回路

Info

Publication number: JP2006109640A
Application number: JP2004294451A
Authority: JP
Inventors: Yasushi Abe; 康阿部
Original assignee: Fuji Electric Holdings Ltd
Current assignee: Fuji Electric Co Ltd
Priority date: 2004-10-07
Filing date: 2004-10-07
Publication date: 2006-04-20

Abstract

【課題】アーム当り複数個直列接続される半導体素子のスイッチングタイミングや特性のばらつき等がある場合でも、小形かつ簡単な回路で素子電圧をバランスさせつつ、素子故障の検出ができるようにする。
【解決手段】１アームあたり複数個直列接続される電圧駆動型半導体素子Ｑ１〜Ｑｎの各ゲート線を、ゲートタイミングバランス用磁気コアＴ_g1〜Ｔ_g(n-1)により磁気結合させて電圧バランスを図るとともに、いずれか１つの磁気コアの端子電圧、ここでは磁気コアＴ_g(n-1)の電圧Ｖ_T2から素子異常を検出可能とし、回路の簡単化，小型化を図る。
【選択図】図１

Description

この発明は、電力変換器のアーム当たり複数個直列接続される電圧駆動型半導体素子の素子故障、または異常動作の検出に関する。

図５は、素子異常検出機能を有する半導体スイッチ回路例で、例えばＩＧＢＴ（絶縁ゲート形バイポーラトランジスタ：単に、素子ともいう）等の電圧駆動型半導体素子をｎ個直列接続して構成した場合の例である。
ここで、Ｑ₁〜Ｑ_nは素子、Ｒ_d1，Ｒ_d2は素子のコレクタ−エミッタ間電圧Ｖ_CEを低圧Ｖ_dで検出するための分圧抵抗である。４１〜４ｎは各素子のゲートドライブ回路（ＧＤＵ）であり、図６に示すように例えば駆動部４ａ，素子電圧検出部４ｂおよび故障判別部４ｃより構成される。

図６の駆動部４ａは、図示されない制御回路からの入力信号を増幅して素子Ｑ₁のゲートに信号を与え、素子電圧検出部４ｂはＶ_Cを基準電圧としてＶ_dのレベルを検出し、故障判別部４ｃは入力信号と素子電圧検出部４ｂから出力される信号Ｖ_Aとの関係から、素子の誤動作や故障等の異常を判別して故障信号Ｖ_Bを出力する。

図７に素子オフ時に素子破壊が生じ、コレクタ−エミッタ間電圧Ｖ_CEが短絡状態になったときのタイムチャートを示す。図６に示す素子Ｑ₁の故障検出方法について、図７を参照して具体的に説明する。
いま、素子Ｑ₁が短絡すると、印加されていたＥ_dの電圧が零、同時にＶ_dが零となるため、素子電圧検出部４ｂでは基準電圧Ｖ_Cを下回り、素子電圧なしと判断される。すると、素子電圧検出部４ｂからはＶ_Aのハイレベル信号が出力されるので、故障判別部４ｃはこの信号Ｖ_Aと入力信号とから素子動作異常と判断し、故障信号Ｖ_B（ここでは、ハイレベル信号）を出力する。この動作は、素子オン中に誤オフ動作した場合でも、同様な原理で異常の検出が可能である。

上記と同様な異常検出方式は、例えば特許文献１，２により公知である。
特開平１１−１５０９３９号公報（第２頁、図６）特開平０５−２１９７５２号公報（第４頁、図２）

以上のような手段で素子故障または誤動作等、素子の動作異常を検出することができるが、素子を多数直列接続しているため、素子電圧検出用の分圧抵抗だけでなく、素子電圧をバランスさせるための回路も接続する必要があり、回路が大型化するという問題がある。また、素子に印加される電圧が増大すると、分圧抵抗での消費電力が印加電圧の二乗に比例して大きくなって発生損失が飛躍的に増大し、構造的にも大きな抵抗器が必要になる。さらには、素子電圧Ｖ_CEに対し検出電圧Ｖ_dの比率が非常に小さいため、ノイズによる誤動作の可能性が高いという問題もある。

したがって、この発明の課題は、簡単で小形な回路により、直列接続素子の電圧バランスを図りつつ素子故障の検出を可能にすることにある。

このような課題を解決するため、請求項１の発明では、電力変換器の各アーム当り複数個直列に接続される電圧駆動型半導体素子と、これらをオン・オフ駆動するゲート駆動回路と、このゲート駆動回路からのスイッチングタイミングを一致させるためにゲート駆動回路と電圧駆動型半導体素子とを接続するゲート線を互いに磁気結合させる二次巻線の磁気コアと、いずれか１つの磁気コアの端子電圧を監視しその電圧レベルから半導体素子異常を検出する検出回路とからなることを特徴とする。
この請求項１の発明おいては、前記電圧駆動型半導体素子の過渡動作時には前記磁気コアの端子電圧を検出せず、定常動作時にのみ磁気コアの端子電圧を検出することができる（請求項２の発明）。

この発明によれば、各アームに電圧駆動型半導体素子を複数個接続する場合、各素子のゲート駆動回路のゲート線を磁気コアによって互いに磁気結合するとともに、任意の１つの磁気コアの端子電圧を検出し、その値によって全素子の異常を検出するようにしたので、極めて簡単な回路で素子電圧のバランス化と故障検出とが可能になる。

図１はこの発明の第１の実施の形態を示す構成図である。
図１において、１は異常判別回路、２は電圧検出回路、３はパルス分配回路、４１〜４ｎは各素子のゲート駆動回路（ＧＤＵ）、Ｑ₁〜Ｑ_nは素子、Ｔ_g1〜Ｔ_g(n-1)はゲートタイミングバランス用磁気コアである。パルス分配回路３は、制御回路から出力された信号（ここでは光信号）を各ゲート駆動回路４１〜４ｎに分配するとともに、各回路の絶縁も行なっている。

ところで、一般に素子を複数個直列又は並列に接続する場合に、それぞれの特性や条件によって各素子にばらつきが生じるが、このような場合にそのスイッチングタイミングやゲートタイミングを一致させる手法として、各素子の例えばゲート線を磁気コア等により互いに磁気結合する方法が知られているので（必要ならば、例えば特開２００３−１６９４６４号公報を参照されたい）、ここでもその手法を採用している。

素子の異常検出は、ここではゲートタイミングバランス用磁気コアＴ_g1〜Ｔ_g(n-1)のうちの１つ、例えばＴ_g(n-1)の電圧Ｖ_T2を用いて行なう。
図２に電圧検出回路の一例を示す。
整流回路２１でＶ_T2を整流した後、コンパレータ２２で基準電圧Ｖｃと比較し、ロジック回路２３でロジック信号にし、フォトカプラ等の絶縁回路２４を介して出力するように構成されている。

図３は素子が正常時の動作説明図である。
いま、ＧＤＵｎ以外の任意の信号伝達時間がΔＴだけ早い場合を考える。このΔＴ期間では、ゲートタイミングをバランスさせるように各磁気コアの端子間には電圧が発生し、これにより磁気コアＴ_g(n-1)にも電圧Ｖ_T2が図示のように発生するので、電圧検出回路２は素子異常検出信号を図示のように出力することになる。
しかし、このときの磁気コアの動作はスイッチタイミングをバランスさせるためのもので、異常ではないため、この期間Ｔ_Mはマスクし素子の定常時にはこのマスクを解除するようにする。この判断を図１の異常判別回路１で行なうようにしている。

図４は素子が異常時の動作説明図で、素子Ｑ１が破壊しゲート・エミッタ間が短絡状態になった場合を想定している。
Ｑ１素子のゲート・エミッタ間が短絡する異常発生により、Ｑ１のゲートに電流Ｉ_g1に電流が流れ続け（点線参照）、磁気コアＴ_g1の端子Ｖ_T1には電流Ｉ_g1を抑制する方向、すなわちＶ_T2が正方向に発生する。この電圧を電圧検出回路２によって検出し、素子異常信号を出力する。これは、どの素子に異常があった場合でも電圧が発生するため、いずれか１つの磁気コアの端子電圧（ここではＶ_T2）を検出することにより、全素子の故障を検出することができる。

この発明の実施の形態を示す構成図図１で用いられる電圧検出回路の構成図素子が正常な場合の図１の動作説明図素子異常が発生した場合の図１の動作説明図異常検出方式の従来例を示す構成図図５のゲート駆動回路の一例を示す構成図図６の動作説明図

符号の説明

１…異常判別回路、２…電圧検出回路、３…パルス分配回路、４₁〜４ｎ…ゲート駆動回路（ＧＤＵ）、Ｑ₁〜Ｑｎ…ＩＧＢＴ（絶縁ゲート形バイポーラトランジスタ：電圧駆動型半導体素子）、２１…整流回路、２２…コンパレータ、２３…ロジック回路、２４…絶縁回路（フォトカプラ）、Ｔ_g1〜Ｔ_g(n-1)…ゲートタイミングバランス用磁気コア。

Claims

電力変換器の各アーム当り複数個直列に接続される電圧駆動型半導体素子と、これらをオン・オフ駆動するゲート駆動回路と、このゲート駆動回路からのスイッチングタイミングを一致させるためにゲート駆動回路と電圧駆動型半導体素子とを接続するゲート線を互いに磁気結合させる二次巻線の磁気コアと、いずれか１つの磁気コアの端子電圧を監視しその電圧レベルから半導体素子異常を検出する検出回路とからなることを特徴とする電圧駆動型半導体素子の故障検出回路。
前記電圧駆動型半導体素子の過渡動作時には前記磁気コアの端子電圧を検出せず、定常動作時にのみ磁気コアの端子電圧を検出することを特徴とする請求項１に記載の電圧駆動型半導体素子の故障検出回路。