JP2003299343A - 直列接続された電圧駆動型半導体素子の制御装置 - Google Patents

Abstract

(57)【要約】 【課題】複数の直列接続された電圧駆動型半導体素子を
同時にオン・オフさせる際の各素子のスイッチングタイ
ミングを一致させると共に、この一致させるための回路
構成を小型，簡単化する。 【解決手段】複数の直列接続された電圧駆動型半導体素
子の各段のゲート線またはエミッタ線と、次段の素子の
ゲート線またはエミッタ線とを磁気結合させるととも
に、それぞれの素子のゲート駆動回路に、前記磁気結合
に基づいて発生する電圧と前記ゲート駆動回路への入力
信号とにより前記オン・オフさせるそれぞれのゲート信
号のタイミングのばらつきを最小限に調整する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、複数個直列接続
された電圧駆動型半導体素子を同時にオン・オフさせる
場合におけるスイッチングタイミングの制御装置に関す
る。

【０００２】

【従来の技術】直列接続された半導体スイッチング素子
を備えた電力変換装置において、各スイッチング素子を
同時にオン・オフさせるために数多くの課題と解決策と
が知られている。特に電圧駆動型の半導体スイッチング
素子を直列接続した場合における問題点を、図７に示す
ように半導体スイッチング素子が２個直列接続されてい
る回路を例にとって説明する。

【０００３】図７において、Ｑ１およびＱ２は電圧駆動
型半導体素子で、各段のコレクタ−エミッタ間電圧はそ
れぞれＶＣＥ１、ＶＣＥ２で示され、ゲート電圧はそれ
ぞれＶＧＥ１、ＶＧＥ２で示されている。

【０００４】直列接続されている素子Ｑ１、Ｑ２がスイ
ッチングした時、ゲート駆動回路や該駆動回路への入力
信号や前記素子の遅延時間が同じであり、スイッチング
タイミングが同じであれば、２つの素子の分担電圧は等
しくなる。しかし、実際にはこれらの遅延時間のばらつ
きがあり、また温度によっても遅延時間が変化するた
め、前記素子のスイッチングタイミングは異なる。

【０００５】そのため、図８（ａ）に示すように、素子
Ｑ１の方が素子Ｑ２よりも速くオフした場合には素子Ｑ
１に高い電圧が印加され、また、図８（ｂ）に示すよう
に素子Ｑ１の方が素子Ｑ２よりも速くオンした場合には
素子Ｑ２に高い電圧が印加されることになって、スイッ
チングタイミング差が大きい場合には素子が過電圧とな
り破壊する恐れがある。

【０００６】この電圧分担の不平衡を抑制する従来の一
手段として、素子と並列にスナバ回路を接続する方法が
ある。このスナバ回路を適用した回路例を図９に示す。
この回路は２レベルインバータの１相分であり、素子と
してＩＧＢＴ（絶縁ゲートバイポーラトランジスタ）を
直列接続している。Ｑ１〜Ｑ４はＩＧＢＴであり、それ
ぞれに並列に接続されている抵抗Ｒ、コンデンサＣ、ダ
イオードＤからなる回路がスナバ回路である。また、Ｇ
ＤＵ１〜ＧＤＵ４はゲート駆動回路、電源電圧はＥｄで
ある。この回路において、上アーム、すなわちＱ１，Ｑ
２がターンオフ動作をする際に、Ｑ１がＱ２より早いタ
イミングでオフした時、スナバ回路が無い場合の動作波
形を図１０（ａ）、スナバ回路が有る場合の動作波形を
図１０（ｂ）に示す。この波形のように、Ｑ１が先にタ
ーンオフ動作を開始し、この開始時点よりΔｔの期間で
はＱ２がまだオン状態にあることから、Ｑ１の素子電圧
ＶＣＥ（Ｑ１）のみが上昇し、電圧アンバランスが生じ
る。しかし、スナバ回路を接続すると、接続していない
ときと比較して、素子電圧の上昇率ｄｖ／ｄｔを低減す
ることができる。このｄｖ／ｄｔは、スナバ回路のＣの
容量に依存しており、これを増加させるほど電圧アンバ
ランス低減効果を増加させることができる。

【０００７】

【発明が解決しようとする課題】このように、素子と並
列にスナバ回路を接続し、素子電圧のｄｖ／ｄｔを低減
させることでスイッチングタイミング差による素子電圧
のアンバランスを低減することが可能となるが、回路の
大型化、損失増加という問題が生ずる。

【０００８】この発明の課題は、より小型，低損失の回
路構成で、直列接続された素子のスイッチングタイミン
グのばらつきを抑制することにある。

【０００９】

【課題を解決するための手段】前記課題を解決するため
に、この発明によれば、直列に接続された素子のゲート
線を磁気結合させて、素子が入力信号に基づいてオンま
たはオフする際に各ゲート線に流れる電流値が異なれ
ば、その差分に応じてゲート線のインピーダンスを瞬時
に変化させることで、各ゲート電流を一致させて素子の
スイッチングタイミングのばらつきを抑制させると共
に、この検出したばらつきに基づいて前記入力信号のタ
イミングを調整するようにしている。

【００１０】より具体的にいえば、この第１の発明は、
直列接続された複数個の電圧駆動型半導体素子と、これ
らの電圧駆動型半導体素子をオン・オフするために当該
電圧駆動型半導体素子のゲート端子にゲート信号を供給
するゲート駆動回路とからなる半導体スイッチ回路にお
いて、ゲート駆動回路と電圧駆動型半導体素子のゲート
端子を接続するゲート線を互いに磁気結合させると共
に、この磁気結合に基づいて発生する電圧と前記ゲート
駆動回路への入力信号とにより前記ゲート信号のタイミ
ングのばらつきを検出することを特徴とする。

【００１１】また、第２の発明は前記半導体スイッチ回
路において、ゲート駆動回路と電圧駆動型半導体素子の
ゲート端子を接続するゲート線を互いに磁気結合させる
と共に、この磁気結合に基づいて発生する電圧を光信号
に変換し、該光信号と前記ゲート駆動回路への入力信号
とにより前記ゲート信号のタイミングのばらつきを検出
することを特徴とする。

【００１２】さらに、第３の発明は前記第１又は第２の
発明において、前記ゲート信号のタイミングのばらつき
が検出されたときに、このばらつきに応じて前記入力信
号のタイミングを調整し、この調整された信号を新たな
入力信号とすることを特徴とする。

【００１３】

【発明の実施の形態】この発明の実施の形態について、
ＩＧＢＴを複数個直列接続して構成された回路を例に説
明する。

【００１４】図１は第１の実施例を示し、この発明の半
導体スイッチ回路を用いた回路構成図であり、この回路
は図９と同様に２レベルインバータの１相分である。

【００１５】すなわち、図１に示した回路構成が図９に
示した回路構成に対してスナバ回路が省略され、また、
ゲート駆動回路ＧＤＵ１〜ＧＤＵ４に代えてＧＤＵ１ａ
〜ＧＤＵ４ａを備え、さらに、磁気回路ＭＣ１、ＭＣ２
が追加されている。

【００１６】図２は図１に示したゲート駆動回路ＧＤＵ
１ａ〜ＧＤＵ４ａそれぞれの詳細回路構成例であり、図
示の如く、従来のＧＤＵ１〜ＧＤＵ４それぞれに対し
て、後述のタイミング検出回路とタイミング調整回路が
追加されている。

【００１７】図１の回路構成における第１の特徴は、上
アームのゲート線は磁気回路ＭＣ１により磁気結合して
おり、同様に、下アームのゲート線は磁気回路ＭＣ２に
より磁気結合している点である。磁気結合させるときに
は、例として図３のようにそれぞれそれぞれのゲート線
を同じ磁性体に巻き付ける。これにより、例えばゲート
電流Ｉｇ１が流れると磁気回路にΦ１の磁束が発生し、
これがＧＤＵ２ａのゲート線を横切る。同様に、Ｉｇ２
が流れるとΦ２の磁束が発生し、これがＧＤＵ１ａのゲ
ート線を横切る。これによって各ゲート線が磁気結合さ
れる。このとき、前記磁性体への巻数Ｎ１、Ｎ２を同じ
として、Ｉｇ１＝Ｉｇ２のときに｜Φ１｜＝｜Φ２｜と
なるようにし、Ｉｇ１とＩｇ２が逆極性の時に、Φ１と
Φ２が逆極性となるようにする。このときの回路動作
を、ターンオフを例にとって、以下に説明する。

【００１８】先ず、Ｑ１とＱ２のターンオフのタイミン
グが同時の場合、それぞれのゲート（Ｇ）−エミッタ
（Ｅ）間電圧波形ＶＧＥ（Ｑ１）、ＶＧＥ（Ｑ２）はほ
ぼ等しくなる。ＩＧＢＴのＧ−Ｅ間は図４のように等価
的にコンデンサＣｉｅｓと見做すことができるため、Ｉ
ｇ１、Ｉｇ２には同波形で過渡的にＣｉｅｓの放電電流
が流れる。この時、磁気回路のＩｇ１とＩｇ２は極性が
逆となり、Φ１とΦ２は同レベルで逆極性となるため磁
気回路に発生する磁束Φ１とΦ２が互いに打ち消しあ
い、「０」となる。そのため、磁気結合はせず、Ｉｇ１
とＩｇ２はそれぞれのＣｉｅｓから放電電流として流れ
る。

【００１９】次に、Ｑ１とＱ２のターンオフタイミング
がアンバランスとなった時、例えばＱ１が先にターンオ
フした時、すなわち、Ｉｇ１がＩｇ２よりも先に流れ出
した時、Φ１≠Φ２となるため、磁気回路には｜Φ１−
Φ２｜の磁束が発生し、磁気結合する。この時、それぞ
れのゲート線にはインダクタンス分Ｌ１とＬ２が発生
し、これらは｜Φ１−Φ２｜に比例する特性がある。す
なわち、Ｉｇ１とＩｇ２のアンバランス分が大きい程、
Ｌ１とＬ２も大きくなる。また、Ｌ１，Ｌ２が増加する
程、ゲート線のインピーダンスが増加するため、Ｉｇ１
とＩｇ２が流れにくくなる。この動作により、図５のよ
うにＩｇ１とＩｇ２のアンバランス分に応じて自動的に
ゲート線のインピーダンスが変化し、Ｉｇ１は減少する
方向、Ｉｇ２と増加する方向に作用して、Ｉｇ１とＩｇ
２が一致するように動作する。

【００２０】上述の如く、磁気回路ＭＣ１によりＱ１と
Ｑ２のターンオフタイミングのばらつきを遅れなく抑制
することが可能となる。これはターンオンタイミングの
ばらつき抑制に対しても同様に有効に動作する。

【００２１】図１の回路構成における第２の特徴とし
て、ＧＤＵ１ａ〜ＧＤＵ４ａそれぞれに備えるタイミン
グ検出回路とタイミング調整回路の動作について、図６
に示すＱ１とＱ２のターンオフ時の動作波形を参照しつ
つ、以下に説明する。

【００２２】例えば、図６のようにＱ１をターンオフさ
せる入力信号とＱ２をターンオフさせる入力信号との間
に常時Ｔｄなる時間差があるときには、磁気回路ＭＣ１
の巻線それぞれの両端に互いに逆極性で同レベルの電圧
が発生する。このときの電圧として、ＧＤＵ１ａ側の端
子Ｔ−Ｇ間の電圧Ｖｍ（Ｑ１）は負極性となり、また、
ＧＤＵ２ａ側の端子Ｔ−Ｇ間の電圧Ｖｍ（Ｑ２）は正極
性となる。

【００２３】図２に示したタイミング検出回路とタイミ
ング調整回路を有しない通常のオン・オフ駆動回路の場
合には、Ｖｍ（Ｑ１），Ｖｍ（Ｑ２）は図６に示す破線
の波形となり、同様に、Ｑ１のゲート−エミッタ間電圧
Ｖｇ（Ｑ１），Ｑ２のゲート−エミッタ間電圧Ｖｇ（Ｑ
２）も図６に示す破線の波形となり、従って、Ｑ１とＱ
２のターオフタイミングのばらつきを、先述の如く抑制
しているが、このときには磁気回路ＭＣ１を形成するコ
アは前記Ｔｄなる期間、図示の如く繰り返して励磁さ
れ、その結果、通常のオン・オフ駆動回路のみの場合に
は前記コアが磁気的な飽和を起こさないようにするため
に、より大型のものを選定する必要がある。

【００２４】すなわち、図２に示したタイミング検出回
路とタイミング調整回路は磁気回路ＭＣ１を形成するコ
アをより小型化するために設けられ、例えばＧＤＵ２ａ
側のタイミング検出回路では、図６に示すようにＱ２の
入力信号がオン指令を継続しているにも関わらずＶｍ
（Ｑ２）に正極性の電圧が発生したことを図示の僅かな
時間遅れσで検知し、時間幅Ｔａなるオフ指令をタイミ
ング調整回路へ出力するが、この時間幅Ｔａは前記時間
差Ｔｄの最大値より若干大きい値に設定する。

【００２５】従って、前記時間幅Ｔａなるオフ指令を受
信したＧＤＵ２ａ側のタイミング調整回路ではＱ２の入
力信号のオン指令を、ほぼ前記Ｔｄの期間短縮した新た
な入力信号を生成し、この新たな入力信号をインターフ
ェース回路へ出力することにより、Ｖｍ（Ｑ１），Ｖｍ
（Ｑ２），Ｖｇ（Ｑ１），Ｖｇ（Ｑ２）は図６に示す実
線の波形となり、このときには磁気回路ＭＣ１を形成す
るコアは、図示の如く前記σ（σ＜＜Ｔｄ）なる期間の
繰返し励磁となり、その結果、前記コアをより小型化で
き、Ｑ１とＱ２のターオフタイミングのばらつきを抑制
することができる。なお、図６の動作波形図では図示し
ていないが、Ｑ１とＱ２のターンオフ時におけるタイミ
ング検出回路の上述の論理動作として、Ｑ１，Ｑ２それ
ぞれの入力信号がオフ指令からオン指令に変化したとき
の誤検出を防止するために、このオン指令になったとき
から僅かな期間、前記論理動作をマスクする必要があ
る。

【００２６】上述の如く、Ｑ１〜Ｑ４のターンオフ時に
ＧＤＵ１ａ〜ＧＤＵ４ａそれぞれに備えるタイミング検
出回路とタイミング調整回路とにより、磁気回路ＭＣ
１，ＭＣ２それぞれを形成するコアをより小型にしつ
つ、ターンオフタイミングのばらつきを遅れなく抑制す
ることが可能となる。これはＱ１〜Ｑ４のターンオン時
に対しても、ＧＤＵ１ａ〜ＧＤＵ４ａそれぞれに備える
タイミング検出回路とタイミング調整回路に上述と同様
の機能を別個に持たせることにより、磁気回路ＭＣ１，
ＭＣ２それぞれを形成するコアをより小型にしつつ、タ
ーンオンタイミングのばらつきを遅れなく抑制すること
が可能となる。

【００２７】図１１は第２の実施例を示し、この発明の
半導体スイッチ回路を用いた回路構成図であり、この回
路は図９と同様に２レベルインバータの１相分である。

【００２８】すなわち、図１１に示した回路構成が図９
に示した回路構成に対してスナバ回路が省略され、ま
た、図１の実施例回路と同様に磁気回路ＭＣ１、ＭＣ２
が追加され、さらに、磁気回路ＭＣ１，ＭＣ２のそれぞ
れの巻線に発生する電圧を光信号に変換する電気−光変
換器Ｅ／ＯがＱ１〜Ｑ４そそれぞれに対して１組ずつ追
加され、これらの電気−光変換器Ｅ／Ｏからの光信号は
光ケーブルを介して制御回路へ伝達されている。

【００２９】図１２は図１１に示したゲート駆動回路
（ＧＤＵ１〜ＧＤＵ４）及び制御回路の１素子分の詳細
回路構成例であり、図示の如く、従来のＧＤＵ１〜ＧＤ
Ｕ４それぞれに対して、光−電気変換器Ｏ／Ｅと後述の
タイミング検出回路とタイミング調整回路が追加されて
いる。

【００３０】図１１の回路構成における第１の特徴は、
上アームのゲート線は磁気回路ＭＣ１により磁気結合し
ており、同様に、下アームのゲート線は磁気回路ＭＣ２
により磁気結合している点であり、この磁気回路ＭＣ
１，ＭＣ２の動作は、上述の図１の回路構成における磁
気回路ＭＣ１，ＭＣ２と同様なので、ここではその説明
を省略する。

【００３１】図１１の回路構成における第２の特徴とし
て、ＭＣ１，ＭＣ２のそれぞれの巻線からの電気−光変
換器および光−電気変換器とタイミング検出回路とタイ
ミング調整回路の動作について、図１３に示すＱ１とＱ
２のターンオフ時の動作波形を参照しつつ、以下に説明
する。

【００３２】例えば、図１３のようにＱ１をターンオフ
させる入力信号とＱ２をターンオフさせる入力信号との
間に常時Ｔｄなる時間差があるときには、磁気回路ＭＣ
１の巻線それぞれの両端に互いに逆極性で同レベルの電
圧が発生する。このときの電圧として、ＧＤＵ１側の巻
線間の電圧Ｖｍ（Ｑ１）は負極性となり、また、ＧＤＵ
２側の巻線間の電圧Ｖｍ（Ｑ２）は正極性となる。

【００３３】図１１，図１２に示した電気−光変換器お
よび光−電気変換器とタイミング検出回路とタイミング
調整回路を介しない通常のオン・オフ駆動回路の場合に
は、Ｖｍ（Ｑ１），Ｖｍ（Ｑ２）は図１３に示す破線の
波形となり、同様に、Ｑ１のゲート−エミッタ間電圧Ｖ
ｇ（Ｑ１），Ｑ２のゲート−エミッタ間電圧Ｖｇ（Ｑ
２）も図１３に示す破線の波形となり、従って、Ｑ１と
Ｑ２のターオフタイミングのばらつきを、先述の如く抑
制しているが、このときには磁気回路ＭＣ１を形成する
コアは前記Ｔｄなる期間、図示の如く繰り返して励磁さ
れ、その結果、通常のオン・オフ駆動回路のみの場合に
は前記コアが磁気的な飽和を起こさないようにするため
に、より大型のものを選定する必要がある。

【００３４】すなわち、図１１，図１２に示した電気−
光変換器および光−電気変換器とタイミング検出回路と
タイミング調整回路は磁気回路ＭＣ１を形成するコアを
より小型化するために設けられ、例えばＧＤＵ２側のタ
イミング検出回路では、図１３に示すようにＱ２の入力
信号がオン指令を継続しているにも関わらずＶｍ（Ｑ
２）に正極性の電圧が発生したことを電気−光変換器と
光ケーブルと光−電気変換器とを介して図示の僅かな時
間遅れσで検知し、時間幅Ｔａなるオフ指令をタイミン
グ調整回路へ出力するが、この時間幅Ｔａは前記時間差
Ｔｄの最大値より若干大きい値に設定する。

【００３５】従って、前記時間幅Ｔａなるオフ指令を受
信したＧＤＵ２側のタイミング調整回路ではＱ２の入力
信号のオン指令を、ほぼ前記Ｔｄの期間短縮した新たな
入力信号を生成し、この新たな入力信号をインターフェ
ース回路へ出力することにより、Ｖｍ（Ｑ１），Ｖｍ
（Ｑ２），Ｖｇ（Ｑ１），Ｖｇ（Ｑ２）は図１３に示す
実線の波形となり、このときには磁気回路ＭＣ１を形成
するコアは、図示の如く前記σ（σ＜＜Ｔｄ）なる期間
の繰返し励磁となり、その結果、前記コアをより小型化
でき、Ｑ１とＱ２のターオフタイミングのばらつきを抑
制することができる。なお、図１３の動作波形図では図
示していないが、Ｑ１とＱ２のターンオフ時におけるタ
イミング検出回路の上述の論理動作として、Ｑ１，Ｑ２
それぞれの入力信号がオフ指令からオン指令に変化した
ときの誤検出を防止するために、このオン指令になった
ときから僅かな期間、前記論理動作をマスクする必要が
ある。

【００３６】上述の如く、Ｑ１〜Ｑ４のターンオフ時に
磁気回路ＭＣ１，ＭＣ２それぞれの巻線に付加される電
気−光変換器と光ケーブルと光−電気変換器とタイミン
グ検出回路とタイミング調整回路とにより、磁気回路Ｍ
Ｃ１，ＭＣ２それぞれを形成するコアをより小型にしつ
つ、ターンオフタイミングのばらつきを遅れなく抑制す
ることが可能となり、さらに、光信号を採用することに
より電気的ノイズによる誤動作も回避できる。これはＱ
１〜Ｑ４のターンオン時に対しても、磁気回路ＭＣ１，
ＭＣ２それぞれを形成するコアをより小型にしつつ、タ
ーンオンタイミングのばらつきを遅れなく抑制すること
が可能となる。

【００３７】図１４は第３の実施例を示し、この発明の
半導体スイッチ回路を用いた回路構成図であり、この回
路はＩＧＢＴをｎ個直列接続したときの構成を示してい
る。図から明らかなように、Ｑ１とＱ２のゲート線を磁
気結合してゲート電流を一致させ、これらの電流を基準
としてＱ３のゲート電流を一致させるためにＱ２とＱ３
の磁気結合する、というようにゲート線を従属的に磁気
結合することで、瞬時に全てのＩＧＢＴのスイッチング
タイミングのアンバランスを抑制することが可能であ
り、さらに、磁気回路それぞれの巻線と前記タイミング
検出回路との間の信号伝達および制御回路とそれぞれの
ゲート駆動回路との間の信号伝達には光ケーブルを採用
したことにより、低圧側（制御回路側）と高圧側（ＧＤ
Ｕ，ＩＧＢＴ側）とが電気的に絶縁されると共に、電気
的ノイズに対する誤動作を抑制することが可能である。

【００３８】

【発明の効果】この発明によれば、電圧駆動型半導体素
子を多数直列接続するとき、各アーム毎にゲート線を磁
気結合させ、ゲート電流のアンバランス量に応じてゲー
ト線のインピーダンスを瞬時に変化させることにより、
遅れ時間無くスイッチングタイミングのばらつきを抑制
し、また、スイッチングタイミングのアンバランスの低
減策として、タイミング検出回路とタイミング調整回路
を設けることで、より小型，低損失の回路構成で、前記
素子それぞれの過電圧印加に伴う素子破壊を防止するこ
とができる。

【図面の簡単な説明】

【図１】この発明の第１の実施例を示す回路構成図

【図２】図１の部分詳細回路

【図３】図１の動作を説明する模式的構成図

【図４】図１の動作を説明する部分回路図

【図５】図１の動作を説明する部分等価回路図

【図６】図１の動作を説明する波形図

【図７】素子の２個直列接続の回路構成図

【図８】図７の動作を説明する波形図

【図９】従来例を示す回路構成図

【図１０】図９の動作を説明する波形図

【図１１】この発明の第２の実施例を示す回路構成図

【図１２】図１１の部分詳細回路

【図１３】図１１の動作を説明する波形図

【図１４】この発明の第３の実施例を示す回路構成図

【符号の説明】

Ｑ１〜Ｑ４…ＩＧＢＴ、ＧＤＵ１〜ＧＤＵ４，ＧＤＵ１
ａ〜ＧＤＵ４ａ，ＧＤＵ１ｂ〜ＧＤＵｎｂ…ゲート駆動
回路、ＭＣ１，ＭＣ２…磁気回路、Ｅ／Ｏ…電気−光変
換器、Ｏ／Ｅ…光−電気変換器。

Claims (3)

【特許請求の範囲】
1. 【請求項１】 直列接続された複数個の電圧駆動型半導
   体素子と、これらの電圧駆動型半導体素子をオン・オフ
   するために当該電圧駆動型半導体素子のゲート端子にゲ
   ート信号を供給するゲート駆動回路とからなる半導体ス
   イッチ回路において、ゲート駆動回路と電圧駆動型半導
   体素子のゲート端子を接続するゲート線を互いに磁気結
   合させると共に、この磁気結合に基づいて発生する電圧
   と前記ゲート駆動回路への入力信号とにより前記ゲート
   信号のタイミングのばらつきを検出することを特徴とす
   る直列接続された電圧駆動型半導体素子の制御装置。
2. 【請求項２】 直列接続された複数個の電圧駆動型半導
   体素子と、これらの電圧駆動型半導体素子をオン・オフ
   するために当該電圧駆動型半導体素子のゲート端子にゲ
   ート信号を供給するゲート駆動回路とからなる半導体ス
   イッチ回路において、ゲート駆動回路と電圧駆動型半導
   体素子のゲート端子を接続するゲート線を互いに磁気結
   合させると共に、この磁気結合に基づいて発生する電圧
   を光信号に変換し、該光信号と前記ゲート駆動回路への
   入力信号とにより前記ゲート信号のタイミングのばらつ
   きを検出することを特徴とする直列接続された電圧駆動
   型半導体素子の制御装置。
3. 【請求項３】 請求項１又は請求項２に記載の直列接続
   された電圧駆動型半導体素子の制御装置において、 前記ゲート信号のタイミングのばらつきが検出されたと
   きに、このばらつきに応じて前記入力信号のタイミング
   を調整し、この調整された信号を新たな入力信号とする
   ことを特徴とする直列接続された電圧駆動型半導体素子
   の制御装置。