JP2006042512A

JP2006042512A - 電圧駆動型半導体素子の電圧ばらつき抑制方式

Info

Publication number: JP2006042512A
Application number: JP2004219675A
Authority: JP
Inventors: Yasushi Abe; 康阿部
Original assignee: Fuji Electric Holdings Ltd
Current assignee: Fuji Electric Co Ltd
Priority date: 2004-07-28
Filing date: 2004-07-28
Publication date: 2006-02-09
Anticipated expiration: 2024-07-28
Also published as: JP4639687B2

Abstract

【課題】半導体素子のスイッチングタイミング、特性のばらつき、または外部回路による電圧ばらつきがある場合でも、簡単な回路で素子電圧のばらつきを抑制する。
【解決手段】１アームあたり複数個直列接続される電圧駆動型半導体素子Ｑ１１〜Ｑ２２の各コレクタとゲート間に、等価回路がコンデンサＣｃｇ１１，１２，２１，２２と他の回路と磁気結合させる回路Ｔｒ１，２との直列回路からなるバランス回路を接続することにより、如何なる条件の場合でも各素子の電圧ばらつきを抑制できるようにする。
【選択図】図１

Description

この発明は、複数個直列接続された電圧駆動型半導体素子の、素子電圧のばらつきを抑制するための制御方式に関する。

直列接続された電圧駆動型半導体素子（単に、素子ともいう）を備えた電力変換装置において、スイッチング時に発生する素子電圧アンバランスを抑制する方式が、いくつか知られている。図１０は素子２直列接続回路の例を示す。
図１０において、Ｑ１およびＱ２は電圧駆動型半導体素子の１つであるＩＧＢＴ（絶縁ゲートバイポーラトランジスタ）であり、各素子のコレクタ−エミッタ間電圧をそれぞれＶＣＥ１，ＶＣＥ２で、また、ゲート電圧をそれぞれＶＧＥ１，ＶＧＥ２で示している。

図１０において、Ｑ１，Ｑ２がスイッチングしたとき、ゲート駆動回路の遅延時間と素子特性が同じであり、スイッチングタイミングが同時であれば、２つの素子の電圧分担は等しくなる。しかし、実際にはこれらの遅延時間にはばらつきがあり、また温度によって変化するため、素子のスイッチングタイミングは異なるのが普通である。そのため、図１１のように、速くオフした素子や遅くオンした素子には、電圧分担が等しい場合に比べて高い電圧が印加され、スイッチングタイミング差が大きい場合には、素子が過電圧となり破壊するおそれがある。

この電圧分担の不平衡を抑制する従来の１手段として、素子と並列にスナバ回路を接続する、例えば特許文献１に示すような方法がある。その例を図１２に示す。
この回路は２レベルインバータの１相分であり、ＩＧＢＴをアーム当り２直列接続している。ここで、Ｑ１〜Ｑ４がＩＧＢＴであり、それぞれ抵抗Ｒ、コンデンサＣおよびダイオードＤからなるスナバ回路が並列に接続されている。また、ＧＤＵ１〜ＧＤＵ４がゲート駆動回路、Ｅｄは電源電圧である。

図１２の回路で、上アームすなわちＱ１，Ｑ２がターンオフし、Ｑ１がＱ２より早いタイミングでオフしたとき、スナバ回路がない場合の動作波形を図１３（ａ）に、スナバ回路がある場合の動作波形を図１３（ｂ）に示す。
ΔｔはＱ１とＱ２のスイッチングタイミング差であり、ここではＱ１がＱ２より早いタイミングでオフした場合を示している。

図１３では、Δｔの期間ではＱ１がオフ、Ｑ２がオン状態であることから、Ｑ１の素子電圧ＶＣＥ（Ｑ１）のみが上昇し、電圧アンバランスが生じる。この条件で各素子にスナバ回路を接続すると、接続していないときと比較して素子電圧の電圧上昇率（ｄｖ／ｄｔ）を低減することができ、その結果、Δｔの期間での電圧アンバランスを低減することができる。このｄｖ／ｄｔはスナバ回路のＣの容量に依存しており、この容量を増加させるほど、電圧アンバランス低減効果を増加させることができる。

上記特許文献１以外の他の方式として、例えば特許文献２のように、各素子のゲート線を互いに磁気結合させるものがある。すなわち、ゲート線を磁気結合すると、素子がオンまたはオフする際に各ゲート線に流れる電流値が異なれば、その差分に応じてゲート線のインピーダンスが瞬時に変化することで各ゲート電流が一致し、スイッチングタイミングのばらつきが抑制される。磁気結合させる部品、例えばコアなどは非常に小さいため、回路が小型化される。

特開平０４−１２５０７１号公報（第２−３頁、図１）特開２００２−２０４５７８号公報（第３頁、図１）

上記のように、スナバ回路方式またはゲート線の磁気結合方式を利用することで、直列接続した素子電圧のばらつき抑制、または回路の小型化が可能である。しかし、各素子の外部回路条件がばらついた場合、例えば素子と対地間の浮遊容量によって、等価的に各素子のコレクタ−エミッタ間に容量の異なるキャパシタンス分が接続される場合、素子電圧の立上がり，立下がりの時定数が異なるため、素子電圧がアンバランスする。これは、スナバ回路を接続すれば改善されるが、スナバ回路のコンデンサ容量を増加させる必要があり、回路が大型化する。また、磁気結合方式では、スイッチングタイミングや素子特性のばらつきを抑制できるが、外部回路による電圧ばらつきを抑制することができない。
したがって、この発明の課題は、スイッチングタイミング、素子特性のばらつき、または外部回路による電圧ばらつきがある場合でも、簡単な回路で素子電圧のばらつきを抑制することにある。

このような課題を解決するため、請求項１の発明では、電力変換器の各アーム当り複数個直列に接続される電圧駆動型半導体素子をオン・オフ駆動する駆動回路において、
前記各電圧駆動型半導体素子のコレクタとゲート間に、等価回路がコンデンサと他の回路と磁気結合させる回路との直列回路からなるバランス回路をそれぞれ接続し、素子電圧のばらつきを抑制することを特徴とする。
上記請求項１の発明においては、前記直列接続される電圧駆動型半導体素子の隣り合うものどうしを、前記バランス回路を介して順次磁気結合させることにより、直列接続される素子数に関わらず素子電圧のばらつきの抑制を可能にすることができる（請求項２の発明）。

この発明によれば、電圧駆動型半導体素子の各コレクタとゲート間に、コンデンサと磁気結合回路との直列回路からなるバランス回路を接続することにより、スイッチタイミング，素子特性，外部回路条件の如何なるばらつき条件においても、素子電圧をバランスさせることが可能となる。

図１はこの発明の第１の実施の形態を示す回路図で、図１２と同じく２レベルインバータの１相分を示す。これは、各アームをＩＧＢＴの２直列接続回路で構成した例で、Ｑ₁₁〜Ｑ₂₂はＩＧＢＴ、ＧＤＵ１１〜ＧＤＵ２２は各素子のゲート駆動回路である。
この回路の特徴は、各素子のコレクタ−ゲート間にコンデンサＣ_cg11〜Ｃ_cg22の接続線を磁気結合した点にある。磁気結合手段としては図示のように、２巻線を有するコアＴ_r1，Ｔ_r2を用いている。

図２にコアの構造例を示す。一次巻線ａ₁，ｂ₁と二次巻線ａ₂，ｂ₂とから構成する。巻く方向は同方向であり、巻数比は１：１である。
コアの簡易等価回路を図３に示す。簡単のため、漏れインダクタンスは無視している。
図４に図１の１アーム分の等価回路を示す。この回路を用いてターンオフ動作時の素子電圧バランスについて説明する。なお、同図のＶ_i1，Ｖ_i2は制御回路からの入力信号を示し、Ｃ_res1，Ｃ_res2は各素子の帰還容量を示している。

最初に、２素子の条件が同じ、すなわち素子電圧にばらつきがない場合の動作について考える。図５にその場合の波形図を示す。
いま、オフ信号Ｖ_i1，Ｖ_i2が入力されると、ゲート電圧Ｖ_g1，Ｖ_g2が図５（ｂ）のように減少し始める。そして、ゲートしきい値まで達すると、図４の点線で示すように、ゲート電流はその殆どが帰還容量Ｃ_res1，Ｃ_res2を充電する電流Ｉ_res1，Ｉ_res2となり、一定値にクランプされる（図５（ｃ）参照）。この動作によって、素子電圧Ｖ_cg１，Ｖ_cg２が図５（ｄ）のように上昇を開始するが、この場合は素子電圧が同じなので、コアＴ_r1の一次，二次間に電位差は生じないため、動作しない。その後、２素子のコレクタ−エミッタ電圧Ｖｃｅの和がＥｄに達すると、素子電流が遮断される。

次に、外部回路のばらつき等によって、素子電圧の上昇率が異なる場合の動作について考える。この場合も、ゲート電圧がそのしきい値電圧に達するまでの動作は図５と同じである。その後、電流Ｉ_res1，Ｉ_res2によって素子電圧が上昇し、図６のようにｔ１期間でＶ_cg１＞Ｖ_cg２であるとする。すると、コアＴｒ１の一次−二次間に電位差が発生し、図７に太実線で示す電流Ｉｔが流れる。この電流は、Ｑ₁₁のゲート電圧を上昇、Ｑ₁₂のゲート電圧を減少させる方向に発生し、各素子が活性領域、すなわち電圧・電流ともに制御可能な領域であるために、素子の静特性に応じて素子電圧が変化する（素子電流は過渡的には一定電流とみなせるため、電圧のみ変化する）。図８に、素子の静特性を概略的に示す。

以上のように、素子電圧は素子電流とゲート電圧値Ｖｇｅによって決まり、図８の点線のように素子電流を一定とすれば、ゲート電圧Ｖｇｅを大きくするとＶｃｅ（Ｖｃｇ）は小さくなり、Ｖｇｅを小さくするとＶｃｅは大きくなる。よって、図７に示す電流Ｉｔにより、Ｖ_cg１は小さくなり、Ｖ_cg２は大きくなる。こうして、Ｖ_cg１＝Ｖ_cg２となると、Ｔ_r1の動作は終了する。一方、Ｖ_cg１＜Ｖ_cg２となった場合も、同様にしてＶ_cg１＝Ｖ_cg２となるまで動作することにより、素子電圧をバランスさせることができる。

図９に、素子をｎ個直列接続した例を示す。このように構成しても動作は同様、つまりアーム当りの直列数とは関係なく素子電圧のバランスを図ることが可能となる。

この発明の実施の形態を示す回路図図１で用いられるコアの例を示す構成図図２のコアの等価回路図図１の１アーム分の等価回路図図４の動作説明図各素子の回路条件が異なる場合の動作説明図図６に対応する等価回路図素子の静特性の説明図素子を多直列接続する例を示す回路図素子の２直列接続図スイッチングタイミングばらつき時の各素子の電圧波形図スナバ回路を用いる従来例を示す回路図スナバ回路による素子電圧ばらつき抑制原理を説明する説明図

符号の説明

Ｑ₁₁〜Ｑ₂₂…ＩＧＢＴ（電圧駆動型半導体素子）、ＧＤＵ１１〜ＧＤＵ２２，ＧＤＵ１〜ＧＤＵｎ…ゲート駆動回路、Ｅｄ…電源、Ｃ_cg11〜Ｃ_cg22…コンデンサ。

Claims

電力変換器の各アーム当り複数個直列に接続される電圧駆動型半導体素子をオン・オフ駆動する駆動回路において、
前記各電圧駆動型半導体素子のコレクタとゲート間に、等価回路がコンデンサと他の回路と磁気結合させる回路との直列回路からなるバランス回路をそれぞれ接続し、素子電圧のばらつきを抑制することを特徴とする電圧駆動型半導体素子の電圧ばらつき抑制方式。
前記直列接続される電圧駆動型半導体素子の隣り合うものどうしを、前記バランス回路を介して順次磁気結合させることにより、直列接続される素子数に関わらず素子電圧のばらつきの抑制を可能にしたことを特徴とする請求項１に記載の電圧駆動型半導体素子の電圧ばらつき抑制方式。