WO2023089711A1 - 電力用半導体素子のゲート駆動装置及び電力変換装置 - Google Patents

電力用半導体素子のゲート駆動装置及び電力変換装置 Download PDF

Info

Publication number
WO2023089711A1
WO2023089711A1 PCT/JP2021/042331 JP2021042331W WO2023089711A1 WO 2023089711 A1 WO2023089711 A1 WO 2023089711A1 JP 2021042331 W JP2021042331 W JP 2021042331W WO 2023089711 A1 WO2023089711 A1 WO 2023089711A1
Authority
WO
WIPO (PCT)
Prior art keywords
power semiconductor
gate
terminal
semiconductor element
gate drive
Prior art date
Application number
PCT/JP2021/042331
Other languages
English (en)
French (fr)
Inventor
隆浩 浦壁
誠 萩原
優介 檜垣
公之 小柳
純一 中嶋
Original Assignee
国立大学法人東京工業大学
三菱電機株式会社
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 国立大学法人東京工業大学, 三菱電機株式会社 filed Critical 国立大学法人東京工業大学
Priority to PCT/JP2021/042331 priority Critical patent/WO2023089711A1/ja
Priority to JP2023561997A priority patent/JP7549748B2/ja
Publication of WO2023089711A1 publication Critical patent/WO2023089711A1/ja

Links

Images

Classifications

    • H—ELECTRICITY
    • H02—GENERATION; CONVERSION OR DISTRIBUTION OF ELECTRIC POWER
    • H02M—APPARATUS FOR CONVERSION BETWEEN AC AND AC, BETWEEN AC AND DC, OR BETWEEN DC AND DC, AND FOR USE WITH MAINS OR SIMILAR POWER SUPPLY SYSTEMS; CONVERSION OF DC OR AC INPUT POWER INTO SURGE OUTPUT POWER; CONTROL OR REGULATION THEREOF
    • H02M1/00—Details of apparatus for conversion
    • H02M1/08—Circuits specially adapted for the generation of control voltages for semiconductor devices incorporated in static converters
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
    • H03K17/10—Modifications for increasing the maximum permissible switched voltage

Definitions

  • the present invention relates to a gate drive device and a power conversion device for power semiconductor devices.
  • a semiconductor comprising a plurality of voltage-driven semiconductor elements connected in series to form an arm, and a gate drive circuit that supplies a gate signal to the gate terminal of each of the plurality of voltage-driven semiconductor elements in each arm.
  • the voltage-driven semiconductor elements connected in series are magnetically coupled to each other through the gate lines connecting the gate driving circuit and the gate terminals of the voltage-driven semiconductor elements in the respective arms.
  • an equivalent circuit is provided between the collector and the gate of each voltage-driven semiconductor device as a capacitor.
  • a voltage variation in a voltage-driven semiconductor device comprising a series circuit with a winding, wherein the winding is connected to a balance circuit magnetically coupled between adjacent drive circuits to suppress variation in device voltage.
  • a suppression scheme is known (see, for example, Patent Document 2).
  • each gate line of a voltage-driven semiconductor element is magnetically coupled so that a current flows through each gate line when the voltage-driven semiconductor element is turned on or off. If the values differ, the impedance of the gate line is changed instantaneously according to the difference, thereby matching the gate currents and suppressing variations in switching timing.
  • Patent Document 1 Japanese Patent No. 4396036
  • Patent Document 2 Japanese Patent No. 4639687
  • Japanese Patent No. 4639687 has the effect of aligning the switching timing of the ON operation or the OFF operation when there is variation in the characteristics of the power semiconductor elements, but the gate signal If there is variation in the transmission time, the effect of aligning the switching timings of the ON operation and the OFF operation is poor, and the imbalance of the applied voltages during the ON operation and the OFF operation becomes large.
  • the power semiconductor devices There is a demand for a technique for aligning the switching timings of the on-operations and off-operations of the power semiconductor elements and suppressing imbalance in the voltages applied to the power semiconductor devices.
  • a gate drive device for a plurality of power semiconductor devices connected in series is provided corresponding to each of the power semiconductor devices, and includes a gate drive voltage output unit that outputs a gate drive voltage.
  • a gate line for supplying the gate drive voltage output from the gate drive voltage output section to each gate terminal of the corresponding power semiconductor element;
  • a magnetic coupling section for magnetically coupling each of the gate lines to each other;
  • a power semiconductor a capacitor provided corresponding to each of the elements and connected between a current input terminal and a gate terminal of the power semiconductor element.
  • the capacitor may have a capacitance value C x that satisfies C x /(C 1 +C 2 ) ⁇ 5 ⁇ 10 ⁇ 5 .
  • C 1 is the value of the parasitic capacitance between the current outflow terminal and the gate terminal of the power semiconductor element
  • V 1 is the voltage applied between the current inflow terminal and the current outflow terminal.
  • the capacitor has a capacitance value C x that satisfies V max /(V 1 ⁇ V max ) ⁇ C 1 ⁇ C x , where V max is the maximum allowable applied voltage between the gate terminal and the current outflow terminal.
  • each of the capacitors may be arranged close to the corresponding power semiconductor device.
  • each of the power semiconductor devices may be cooled by the same cooler.
  • the current input terminal of the power semiconductor element may be a drain terminal, a collector terminal, or an anode terminal.
  • the current outflow terminal of the power semiconductor element may be a source terminal, an emitter terminal, or a cathode terminal.
  • a power conversion device includes an arm provided with the gate drive device, a plurality of power semiconductor elements connected in series, and capacitors corresponding to the power semiconductor elements. It has two power conversion circuit units, and includes a power conversion circuit unit that performs a power conversion operation according to an on/off operation of the power semiconductor element, and a power conversion control unit that controls the power conversion operation of the power conversion circuit unit.
  • the power converter may further include a switch provided corresponding to each of the power semiconductor elements and connected between the current outflow terminal and the gate terminal of the power semiconductor element.
  • the switch provided on the arm to which the power semiconductor element belongs during the OFF period is turned off.
  • a switch control section that controls the on/off operation of the switch may be further provided so that at least the on period is provided.
  • the ON period of the switch is longer than the ON period of the power semiconductor element provided in the arm different from the arm to which the switch belongs, and the power semiconductor element provided in the arm to which the switch belongs. It may be shorter than the off period of the semiconductor element.
  • a gate drive device for a plurality of power semiconductor devices connected in series and a power conversion device including the same there is variation in the transmission time of the gate signal and the characteristics of the power semiconductor devices. Also, the switching timings of the ON and OFF operations of the power semiconductor elements can be aligned to suppress imbalance in the voltages applied to the power semiconductor elements.
  • FIG. 1 is a circuit diagram illustrating a gate driver according to an embodiment of the disclosure
  • FIG. FIG. 2 illustrates a magnetic coupling portion in a gate drive according to an embodiment of the present disclosure
  • FIG. 4 illustrates a gate current starting state in a gate drive device according to an embodiment of the present disclosure
  • 4 is a diagram illustrating the flow of gate current when the power semiconductor element Q A is turned on before the power semiconductor element Q B after the state of FIG. 3 in the gate drive device according to the embodiment of the present disclosure
  • FIG. 5 is a diagram illustrating the flow of gate current when the power semiconductor element Q A is turned off before the power semiconductor element Q B after the state of FIG. 4 in the gate drive device according to the embodiment of the present disclosure
  • FIG. 1 illustrates a power converter with a gate drive in accordance with an embodiment of the present disclosure
  • FIG. 7 is a circuit diagram showing an arm provided in the power converter shown in FIG. 6
  • FIG. FIG. 4 is a diagram for explaining the definition of imbalance of applied voltages during off-operation when there are variations in the transmission times of gate signals to two power semiconductor elements and in the characteristics of the two power semiconductor elements.
  • FIG. 10 is a diagram for explaining the definition of imbalance of applied voltages during ON operation when there are variations in the transmission times of gate signals to two power semiconductor elements and in the characteristics of the two power semiconductor elements;
  • FIG. 5 is a diagram comparatively illustrating simulation results for the degree of imbalance for a configuration according to Patent Document 2 (Japanese Patent No. 4639687) with a coupling and a capacitor, and for each of an embodiment of the present disclosure;
  • Patent Document 2 Japanese Patent No. 4639687
  • FIG. 10 is a diagram comparatively illustrating simulation results regarding the degree of imbalance for a form according to a certain patent document 2 (Japanese Patent No.
  • Patent Document 1 Patent No. 4396036
  • Patent Document 2 Japanese Patent No. 4639687 with magnetic coupling of gate lines and a capacitor
  • simulation results for the degree of imbalance for each of the embodiments of the present disclosure It is a figure to do.
  • FIG. 3 is a diagram for explaining the relationship between the current capacity of a power semiconductor element and the parasitic capacitance of the power semiconductor element;
  • FIG. 3 is a diagram for explaining the relationship between the current capacity of a power semiconductor element and the parasitic capacitance of the power semiconductor element
  • FIG. 4 is a diagram illustrating the relationship between current capacities and input capacities Ciss of power semiconductor devices with different specifications;
  • the capacitance ratio C x * of the capacitors provided corresponding to the power semiconductor elements and the imbalance of the applied voltage It is a figure which shows the relationship with a balance.
  • FIG. 3 is a circuit diagram showing a gate driving device for turning on and off three power semiconductor devices connected in series according to an embodiment of the present disclosure;
  • FIG. 4 is a circuit diagram showing a leg configured by an arm having two series-connected power semiconductor devices in an embodiment of the present disclosure;
  • 18 is a diagram illustrating voltages applied to power semiconductor elements in each arm in the leg shown in FIG. 17;
  • FIG. 3 is a circuit diagram showing a gate driving device for turning on and off three power semiconductor devices connected in series according to an embodiment of the present disclosure;
  • FIG. 4 is a circuit diagram showing a leg configured by an arm having two series-connected power semiconductor devices in an embodiment of the present disclosure;
  • 18 is a diagram illustrating voltages applied
  • FIG. 18 is a diagram illustrating the gate-source voltage of each power semiconductor element in the leg shown in FIG. 17;
  • FIG. FIG. 4 is a circuit diagram showing a gate drive device according to a modification of an embodiment of the present disclosure;
  • FIG. 11 is a circuit diagram showing a case where a switch provided in a gate drive device according to a modification of an embodiment of the present disclosure is configured with MOSFETs;
  • FIG. 4 is a circuit diagram showing a power conversion device having a leg configured by an arm having two series-connected power semiconductor devices in a modification of an embodiment of the present disclosure;
  • 21 is a diagram for explaining the operation of the switch control unit when the power semiconductor element in the upper arm in the power converter shown in FIG. 20 is turned on and the power semiconductor element in the lower arm is turned off;
  • FIG. 21 is a diagram for explaining the operation of the switch control unit when the power semiconductor element in the upper arm in the power converter shown in FIG. 20 is turned off and the power semiconductor element in the lower arm is turned on;
  • FIG. FIG. 4 is a see-through perspective view showing an example arrangement of capacitors in a gate drive device according to an embodiment of the present disclosure;
  • 1 is a perspective view illustrating a power module having IGBTs as power semiconductor elements;
  • FIG. FIG. 2 is a perspective view illustrating a cooler provided in a gate drive according to one embodiment of the present disclosure;
  • a gate drive device for a power semiconductor device and a power conversion device will be described below with reference to the drawings.
  • similar parts are provided with similar reference numerals.
  • the scales of these drawings are appropriately changed.
  • the illustrated forms are examples of implementations and are not limited to these forms.
  • the gate drive device turns on and off a plurality of power semiconductor devices connected in series.
  • power semiconductor devices include MOSFETs, IGBTs, thyristors, GTOs, and transistors.
  • MOSFET has as its terminals a gate terminal, a drain terminal and a source terminal.
  • IGBT has as its terminals a gate terminal, a collector terminal and an emitter terminal.
  • the transistor has as its terminals a base terminal, a collector terminal and an emitter terminal.
  • Thyristors and GTOs have as their terminals a gate terminal, an anode terminal and a cathode terminal.
  • the "current inflow terminal” of the power semiconductor element corresponds to the “drain terminal” of the MOSFET, the “collector terminal” of the IGBT and transistor, and the “anode terminal” of the thyristor and GTO.
  • the “current outflow terminal” of the power semiconductor element corresponds to the "source terminal” of the MOSFET, the “emitter terminal” of the IGBT and transistor, and the “cathode terminal” of the thyristor and GTO.
  • the “control terminal” of the power semiconductor element corresponds to the “gate terminal” of the MOSFET, IGBT, thyristor and GTO, and the “base terminal” of the transistor.
  • the power semiconductor element is composed of a MOSFET
  • the current inflow terminal “drain” is read as the "collector”
  • the current outflow terminal “source” is read as the "emitter”.
  • the control terminal "gate” is connected to the "base”
  • the current input terminal “drain” is connected to the "collector”
  • the current output terminal “source” is connected to the "gate”.
  • Each embodiment of the present disclosure is applied by reading "emitter” respectively. again.
  • the power semiconductor element is composed of a thyristor or a GTO
  • the current inflow terminal “drain” is read as “anode”
  • the current outflow terminal “source” is read as "cathode”. Morphology applies.
  • FIG. 1 is a circuit diagram showing a gate drive device according to one embodiment of the present disclosure.
  • the same reference numerals in different drawings denote components having the same function.
  • the gate drive device 1 turns on and off a plurality of power semiconductor devices connected in series.
  • two power semiconductor devices connected in series An example of ON/OFF driving of QA and QB will be described.
  • a diode D A is connected in antiparallel to the power semiconductor element Q A .
  • a diode D B is connected in anti-parallel to the power semiconductor element Q B .
  • the gate drive device 1 includes gate drive voltage output sections 11-A and 11-B, gate lines 12-A and 12-B, a magnetic coupling section 13, and capacitors 14-A and 14-B.
  • the gate drive voltage output section 11-A is provided corresponding to the power semiconductor element Q A and outputs a positive gate drive voltage (for example, 10 V) corresponding to the ON signal of the gate signal and the OFF signal of the gate signal. Output 0V or negative gate drive voltage.
  • the gate drive voltage output section 11-B is provided corresponding to the power semiconductor element Q B and is provided with a positive gate drive voltage (for example, 10 V) corresponding to the ON signal of the gate signal and the OFF signal of the gate signal. Output 0V or negative gate drive voltage.
  • the gate drive voltage output units 11-A and 11-B insulate or convert the voltage level of the input on/off signals and output gate drive voltages corresponding to the power semiconductor elements Q A and Q B . In order to simplify the explanation, it is assumed that the off signal of the gate signal corresponds to a gate driving voltage of 0 V. good.
  • the gate line 12-A supplies the gate drive voltage output from the gate drive voltage output section 11-A to the gate terminal 21-A, which is the control terminal of the corresponding power semiconductor element Q A .
  • a positive gate drive voltage is applied to the gate terminal of the power semiconductor element QA to turn on the power semiconductor element QA , and a gate drive voltage of 0 V is applied to the gate terminal of the power semiconductor element QA .
  • the power semiconductor element Q A is turned off.
  • the gate line 12-B supplies the gate drive voltage output from the gate drive voltage output section 11-B to the gate terminal 21-B, which is the control terminal of the corresponding power semiconductor element QB .
  • a positive gate drive voltage is applied to the gate terminal of the power semiconductor element QB to turn on the power semiconductor element QB , and a gate drive voltage of 0 V is applied to the gate terminal of the power semiconductor element QB .
  • the power semiconductor element Q B is turned off.
  • FIG. 2 is a diagram illustrating a magnetic coupling part in a gate drive according to an embodiment of the present disclosure;
  • the magnetic coupling portion 13 has a magnetic body 30 .
  • the gate lines 12-A and 12-B are wound around the magnetic material 30.
  • FIG. 1 when a gate current Ig 1 flows as shown in FIG. 2, a magnetic flux ⁇ 1 is generated in the magnetic material 30 and crosses the gate line 12-B.
  • gate current Ig 2 flows, magnetic flux ⁇ 2 is generated in magnetic material 30 and crosses gate line 12-A.
  • the gate line 12-A and the gate line 12-B are magnetically coupled.
  • the impedance of the gate lines 12-A and 12-B increases, making it difficult for the gate currents Ig 1 and Ig 2 to flow.
  • the impedance of the gate lines 12 -A and 12-B changes according to the imbalance between the gate currents Ig1 and Ig2 , and the gate currents Ig1 and Ig2 are matched. can be operated.
  • the magnetic coupling unit 13 operates so that the gate current Ig1 and the gate current Ig2 match even if the power semiconductor element QA and the power semiconductor element QB are not turned off at the same timing.
  • the capacitors 14-A and 14-B corresponding to the power semiconductor elements QA and QB the gates for the power semiconductor elements QA and QB are provided. Even if there are variations in the signal transmission time and the characteristics of the two power semiconductor elements QA and QB , the shift in the timing of the ON/OFF operation between the power semiconductor elements QA and QB can be more reliably controlled. to correct.
  • the capacitor 14-A is provided corresponding to the power semiconductor element QA , and is connected between the drain terminal 22- A , which is the current inflow terminal, and the gate terminal 21-A, which is the control terminal, of the power semiconductor element QA. connected between
  • the capacitor 14-B is provided corresponding to the power semiconductor element QB , and is connected between the drain terminal 22-B, which is the current inflow terminal, and the gate terminal 21-B, which is the control terminal, of the power semiconductor element QB . connected between
  • FIG. 3 is a diagram illustrating a state in which a gate current starts to flow in a gate drive device according to an embodiment of the present disclosure
  • FIG. 4 is a diagram illustrating a state after the state of FIG.
  • FIG. 5 is a diagram illustrating the flow of gate current when the power semiconductor element Q A is turned on before the power semiconductor element Q B
  • FIG. FIG. 10 is a diagram illustrating the flow of gate current when the power semiconductor element Q A is turned off before the power semiconductor element Q B after the state of .
  • the gate drive voltage output section 11-A when the gate drive voltage output section 11-A outputs a positive gate drive voltage, which is a gate signal that is turned on before the gate drive voltage output section 11-B, the gate drive voltage output section 11 A current I B1 is induced by the current I A1 output from -A flowing through the magnetic coupling portion 13 .
  • a positive gate drive voltage is applied to the gate terminal 21-A of the power semiconductor element Q A by the current I A1 to turn on the power semiconductor element Q A , and the current flows through the capacitor 14 -A as shown in FIG.
  • the current I A2 flows and the current I B2 is further induced by the magnetic coupling portion 13, and the current I B2 applies a positive gate drive voltage to the gate terminal 21-B of the power semiconductor element Q B , whereby the power semiconductor device is activated.
  • the on-operation of device QB is assisted to coincide with the operation of power semiconductor device QA .
  • the gate drive voltage output section 11-A outputs a gate drive voltage of 0 V, which is an off gate signal
  • the gate drive voltage output section 11 is output from the gate terminal 21-A.
  • a current is induced by the current flowing toward -A flowing through the magnetic coupling portion 13 .
  • the voltage of the gate terminal 21-A of the power semiconductor element Q A becomes 0V, the power semiconductor element Q A is turned off, and as shown in FIG. A current I A3 flows through the magnetic coupling portion 13 via the magnetic coupling portion 13, and the current I A further induces a current I B3 , and the voltage of the gate terminal 21-B of the power semiconductor element Q B becomes 0 V.
  • the off-operation of device QB is assisted to coincide with the operation of power semiconductor device QA .
  • the above-described gate drive device 1 can turn on and off the power semiconductor devices even in a power conversion device configured by connecting in series a plurality of arms provided with a plurality of power semiconductor devices connected in series. can be done.
  • FIG. 6 is a diagram illustrating a power converter with a gate driver according to one embodiment of the present disclosure.
  • FIG. 7 is a circuit diagram showing an arm provided in the power converter shown in FIG.
  • the arm 50 is composed of two power semiconductor devices QA and QB connected in series will be described.
  • a power conversion device 100 includes an arm 50 provided with the gate drive device 1 described above, a plurality of power semiconductor elements connected in series, and capacitors corresponding to the power semiconductor elements. It has four power conversion circuit units 2 that perform power conversion operations in accordance with on/off operations of power semiconductor elements, and a power conversion control unit 3 that controls the power conversion operations of the power conversion circuit units 2 .
  • the arm 50 includes, for example, two power semiconductor devices QA and QB connected in series, and capacitors 14- A and 14-A corresponding to the power semiconductor devices QA and QB, respectively.
  • a capacitor 14-A is connected between the drain terminal 22-A and the gate terminal 21-A of the power semiconductor element Q A .
  • a capacitor 14-B is connected between the drain terminal 22-B and the gate terminal 21-B of the power semiconductor element Q B .
  • a terminal P1 is led out from the drain terminal of the power semiconductor element QA, and a terminal P2 is led out from the source terminal of the power semiconductor element QB .
  • the terminal P 2 of one arm 50 is connected to the terminal P 1 of the other arm 50 , and the connection point is connected to one terminal of the load 300 .
  • two arms 50 are connected in series to form one leg 60 , and the two legs 60 form the power conversion circuit unit 2 .
  • a DC power supply 200 is connected to a leg 60 composed of arms 50 connected in series. Also, between terminal T 1 between the series-connected arms 50 in leg 60 and terminal T 2 between the series-connected arms 50 in the other leg 60 , load 300 is connected.
  • a gate driving device 1 is provided corresponding to the arm 50 .
  • the power semiconductor element Q A and the power semiconductor element Q B in each arm 50 are turned on and off by the corresponding gate driving device 1 . That is, the gate drive voltage output section 11-A and the gate drive voltage output section 11-B respectively generate gate drive voltages and control voltages applied to the gate terminals of the power semiconductor elements Q A and Q B .
  • the power conversion control section 3 controls the magnitude of the gate drive voltages output from the gate drive voltage output sections 11-A and 11-B in each gate drive device 1.
  • a gate command signal is generated for controlling the gate drive voltage output units 11-A and 11-B to output a positive gate drive voltage (for example, 10V) or a gate drive voltage of 0V.
  • the generated gate command signal is sent to the gate drive voltage output units 11-A and 11-B.
  • the gate drive voltage output units 11-A and 11-B generate a positive gate drive voltage (for example, 10 V) corresponding to the ON signal of the gate signal and a gate drive voltage of 0 V corresponding to the OFF signal of the gate signal. is output to the gate terminals of the power semiconductor devices QA and QB .
  • the power semiconductor devices QA and QB are turned on and off according to the magnitude of the gate driving voltage applied to the gate terminal.
  • the power conversion circuit unit 2 converts the DC power supplied from the DC power supply 200 into desired power and supplies the power to the load 300 .
  • An arithmetic processing unit (processor) is provided in the power converter 100 .
  • This arithmetic processing unit has a power conversion control section 3 and a switch control section 4 which will be described later.
  • the power conversion control unit 3 and the switch control unit 4 included in the arithmetic processing unit are, for example, functional modules realized by computer programs executed on the processor.
  • the function can be realized by operating the arithmetic processing unit according to the computer program.
  • a computer program for executing the processes of the power conversion control unit 3 and the switch control unit 4 may be provided in a form recorded in a computer-readable recording medium such as a semiconductor memory, a magnetic recording medium, or an optical recording medium. .
  • the power conversion control unit 3 and the switch control unit 4 may be implemented as a semiconductor integrated circuit into which a computer program that implements the functions is written.
  • FIG. 8A is a diagram for explaining the definition of the degree of imbalance of the applied voltages during the OFF operation when there is variation in the transmission time of the gate signal to the two power semiconductor elements and in the characteristics of the two power semiconductor elements.
  • FIG. 8B is a diagram for explaining the definition of the degree of imbalance of applied voltages during ON operation when there is variation in the transmission time of the gate signal to the two power semiconductor elements and in the characteristics of the two power semiconductor elements.
  • Vds ave [V] the average value of the drain-source voltage when the power semiconductor devices Q A and Q B are in the off state
  • the gate potential of the power semiconductor devices QA and QB is changed from a negative potential to a positive potential, and either one of the voltages generated when the power semiconductor devices QA and QB are turned on
  • Vp [V] is the difference between the maximum rising voltage, which is the jump of the drain-source voltage of the power semiconductor element, and Vds ave [V]
  • the imbalance of the applied voltage during the ON operation is ⁇ Vds on [ %] is defined as in Equation 2.
  • each value of the primary inductance and the secondary inductance of the transformer constituting the magnetic coupling portion was set to 70 ⁇ H, the coupling coefficient k of the transformer was set to 0.97, and Patent Document 2 (Japanese Patent No. 4639687) and The capacitance value C x of the capacitor provided in one embodiment of the present disclosure is 220 pF.
  • FIG. 9 shows a configuration without magnetic coupling of gate lines, a configuration with magnetic coupling of gate lines according to Patent Document 1 (Japanese Patent No. 4396036), and a configuration with magnetic coupling of gate lines when there is variation in the transmission time of gate signals to power semiconductor elements.
  • FIG. 10 is a diagram comparatively illustrating simulation results about the degree of imbalance for a configuration according to Patent Document 2 (Japanese Patent No. 4639687) with magnetic coupling of gate lines and a capacitor, and for each of an embodiment of the present disclosure;
  • the ON signal of the gate signal for the power semiconductor element Q A is output 250 ns earlier than the ON signal of the gate signal for the power semiconductor element Q B
  • the OFF signal of the gate signal for the power semiconductor element Q A A simulation was performed assuming that the gate signal for the semiconductor device Q B was output 250 ns earlier than the off signal.
  • one embodiment of the present disclosure allows the power semiconductor device QA and the power semiconductor device QB to turn on. It can be seen that the effect of aligning the timing and the timing of the off operation is the highest.
  • FIG. 10 shows a configuration without magnetic coupling of the gate line, a configuration with magnetic coupling of the gate line according to Patent Document 1 (Japanese Patent No. 4396036), and a magnetic field of the gate line when there is variation in the characteristics of the power semiconductor element.
  • FIG. 5 is a diagram comparatively illustrating simulation results for the degree of imbalance for a configuration according to Patent Document 2 (Japanese Patent No. 4639687) with a coupling and a capacitor, and for each of an embodiment of the present disclosure;
  • the power semiconductor device Q A has a first gate threshold voltage V thA and the power semiconductor device Q B has a second gate threshold voltage V thB higher than the first gate threshold voltage. (that is, when V thA ⁇ V thB ) was simulated.
  • V thA first gate threshold voltage
  • V thB second gate threshold voltage
  • an embodiment of the present disclosure provides the power semiconductor device QA and the power semiconductor device QB with timings of ON operation and OFF operation. It can be seen that the effect of aligning the timing of is the highest.
  • FIG. 11 shows a configuration without magnetic coupling of the gate line and a configuration with magnetic coupling of the gate line when there is variation in the transmission time of the gate signal to the power semiconductor element and there is variation in the characteristics of the power semiconductor element.
  • Patent No. 4396036 the form according to Patent Document 2 (Patent No. 4639687) with magnetic coupling of gate lines and a capacitor, and the imbalance for each of the embodiments of the present disclosure. It is a figure comparatively illustrating a result.
  • the power semiconductor device Q A has a first gate threshold voltage V thA and the power semiconductor device Q B has a second gate threshold voltage V thB higher than the first gate threshold voltage. (that is, when V thA ⁇ V thB ), the ON signal of the gate signal for the power semiconductor element Q B is output 250 ns earlier than the ON signal of the gate signal for the power semiconductor element Q A , and the power semiconductor element Q The simulation was performed assuming that the off signal of the gate signal for B was output 250 ns earlier than the off signal of the gate signal for power semiconductor element Q A . As shown in FIG.
  • one embodiment of the present disclosure can be applied to the power semiconductor device QA and the power semiconductor device. It can be seen that the effect of aligning the timing of the ON operation and the timing of the OFF operation with the power semiconductor element QB is the highest.
  • the transmission time of the gate signal and the characteristics of the power semiconductor devices are , the switching timings of the ON and OFF operations of the power semiconductor elements can be aligned to suppress imbalance in the voltages applied to the power semiconductor elements.
  • FIG. 12 is a circuit diagram illustrating parasitic capacitance of a MOSFET.
  • parasitic capacitance exists between each terminal of a power semiconductor device.
  • a parasitic capacitance C gs exists between the source terminal and the gate terminal
  • a parasitic capacitance C dg exists between the drain terminal and the gate terminal
  • a parasitic capacitance C dg exists between the drain terminal and the source.
  • a parasitic capacitance C ds exists between the terminals.
  • FIG. 13 is a diagram for explaining the relationship between the current capacity of the power semiconductor element and the parasitic capacitance of the power semiconductor element.
  • the parasitic capacitance of a power semiconductor device varies depending on its current capacity and withstand voltage. That is, when the current capacity of the power semiconductor element increases, the semiconductor chip area of the power semiconductor element increases, so the value of the parasitic capacitance increases. For example, if the value of the parasitic capacitance is "1" when the current capacity of the power semiconductor element is "1", the semiconductor chip area will be quadrupled if the current capacity of the power semiconductor element is quadrupled. Therefore, the value of the parasitic capacitance is also quadrupled.
  • C x [F] be the capacitance value of a capacitor provided between the drain terminal and the gate terminal of a MOSFET, which is a power semiconductor element.
  • the drain-source voltage V ds [V] applied between the drain terminal and the source terminal of the MOSFET is divided, and the gate-source voltage between the gate terminal and the source terminal as shown in Equation 3 is V gs1 [V] appears.
  • the parasitic capacitance value C dg [F] between the drain terminal and the gate terminal is a small value compared to C x [F]. Therefore, the capacitance value C x [F] of the capacitor provided between the drain terminal and the gate terminal must be large enough to affect the gate-source voltage V gs1 [V]. We ignore the value C dg [F] in the numerator of .
  • the value C gs [F] of the parasitic capacitance between the gate terminal and the source terminal is provided between the value C dg [F] of the parasitic capacitance between the drain terminal and the gate terminal and the value C dg [F] of the parasitic capacitance between the drain terminal and the gate terminal.
  • the values C dg [F] and C x [F] in the denominator of Equation 3 can be ignored because they are large values compared to the capacitance value C x [F] of the capacitor.
  • the sum of the parasitic capacitance value C gs [F] between the gate terminal and the source terminal and the parasitic capacitance value C dg [F] between the drain terminal and the gate terminal is generally given in the MOSFET data sheet
  • the denominator of Equation 3 is the parasitic capacitance value C dg [F] between the drain terminal and the gate terminal and the value C dg [F] between the gate terminal and the source terminal.
  • the value of the parasitic capacitance C gs [F] The gate-source voltage V gs [V] is affected by changes in the drain-source voltage V ds [V].
  • the degree of influence is determined by the ratio of the value of the parasitic capacitance of the MOSFET shown in Equation 3 and the capacitance value C x [V] of the capacitor provided between the drain terminal and the gate terminal. Therefore, in the embodiment of the present disclosure, according to Equation 3, the capacitance value C x [F] of the capacitor provided between the drain terminal and the gate terminal of the MOSFET is the value C x * (hereinafter , referred to as “capacity ratio C x * ”).
  • FIG. 14 is a diagram illustrating the relationship between current capacities and input capacities Ciss of power semiconductor devices with different specifications.
  • the current capacity and C iss (input capacity C ies for IGBT) of each of the 1.2 kV-SiC diode/SiC-MOSFET and 1.2 kV-SiC diode/Si-IGBT power module are shown. showing relationships. It can be seen that the value of Ciss changes in proportion to the current capacity of the MOSFET. Since the value of Ciss differs depending on the current capacity specification, MOSFETs with different current capacity specifications have different capacitance values C x [F] of the capacitors provided between the preferred drain terminal and gate terminal.
  • the lower limit value of the capacitance value of the capacitor provided corresponding to the power semiconductor element will be explained by taking the MOSFET as an example.
  • FIG. 15 shows the capacitance ratio C x * of the capacitors provided corresponding to the power semiconductor elements when two power semiconductor elements having different gate threshold voltages are driven by the gate drive device according to the embodiment of the present disclosure. It is a figure which shows the relationship with the imbalance degree of an applied voltage.
  • the capacitance value C x [pF] of the capacitor is written together with the capacitance ratio C x * of the capacitor provided corresponding to the 3.3 kV SiC MOSFET power module.
  • the capacitor capacitance ratio C x * the more the imbalance ⁇ Vds off of the applied voltage during the OFF operation can be suppressed, and the capacitor capacitance ratio C x * is 5 ⁇ 10 ⁇ 5 or more. , it can be seen that the effect is remarkable. Therefore, in the embodiment of the present disclosure, for example, as represented by Equation 5, the lower limit of the capacitance ratio C x * of the capacitor that exhibits a remarkable effect of suppressing the imbalance of the applied voltage (for example, an improvement of 10% or more) A value of 5 ⁇ 10 ⁇ 5 may be set.
  • the capacitance value C x [pF] of the capacitor for example, the capacitance value C x of the capacitor in the case of the 3.3 kV SiC MOSFET power module is 10 pF or more, and the 1.2 kV SiC MOSFET power module (the input capacitance C iss is 34 nF), by setting Cx to 1.7 pF or more, the imbalance of the applied voltage can be improved by 10% or more compared to the conventional form without magnetic coupling of the gate lines.
  • data sheets of MOSFETs define an upper limit value V gsmax in order to prevent failures due to an excessive gate-source voltage V gs [V].
  • V gsmax By setting this upper limit value V gsmax to V gs2 of Equation 6, Equation 7 can be derived.
  • Equation 8 is obtained by solving Equation 7 for the capacitance value C x [F] of the capacitor.
  • the capacitance value C x [F] of the capacitor has an upper limit value as shown in Equation (8).
  • the power semiconductor device driven by the gate drive device 1 is composed of a 3.3 kV/750 A-All SiC MOSFET power module
  • V gsmax 20 V
  • C gs 200 nF (1.65 kV)
  • the upper limit of the capacitor provided corresponding to the MOSFET is 2.45 nF.
  • the power semiconductor device driven by the gate drive device 1 is composed of a 1.2 kV/400 A-All SiC MOSFET power module
  • V gsmax 20 V
  • C Assuming that gs 32nF (600V), the upper limit value of the capacitor provided corresponding to the MOSFET is 1.10nF.
  • the capacitance value C x [F] of the capacitor provided corresponding to the MOSFET has a lower limit that satisfies Expression 5, and an upper limit that satisfies Expression 8. exists.
  • IGBTs, thyristors, GTOs, and transistors also have parasitic capacitances between their terminals, like MOSFETs. Therefore, even if the power semiconductor element is composed of an IGBT, a thyristor, a GTO, or a transistor, the capacitance value of the capacitor provided corresponding to the power semiconductor element has a lower limit value and an upper limit value similar to the MOSFET. Value exists.
  • Equation 5 defined for MOSFETs is generalized to Equation 9
  • Equation 8 defined for MOSFETs is generalized to Equation 10.
  • the value of the parasitic capacitance between the current outflow terminal and the gate terminal of the power semiconductor element is C 1 [F] (corresponding to C gs [F] of the MOSFET), and the current inflow terminal and
  • C 2 [F] (corresponding to C dg [F] of a MOSFET) be the value of the parasitic capacitance between the gate terminal and V 1 [V] be the voltage applied between the current inflow terminal and the current outflow terminal. (corresponding to V ds [V] of MOSFET)
  • the maximum allowable applied voltage between the gate terminal and the current outflow terminal is V max [V] (corresponding to V gsmax [V] of MOSFET).
  • the capacitance value C x [F] of the capacitor provided corresponding to the power semiconductor element has a lower limit that satisfies Expression 9, and a lower limit that satisfies Expression 10. there is an upper limit.
  • FIG. 16 is a circuit diagram showing a gate driving device for turning on and off three power semiconductor devices connected in series according to an embodiment of the present disclosure. As an example, an example in which three power semiconductor devices Q A , Q B and Q C connected in series are turned on and off will be described.
  • a diode D A is connected in antiparallel to the power semiconductor element Q A .
  • a diode D B is connected in anti-parallel to the power semiconductor element Q B
  • a diode D C is connected in anti-parallel to the power semiconductor element Q C .
  • the gate drive device 1 includes gate drive voltage output units 11-A, 11-B and 11-C, gate lines 12-A, 12-B and 12-C, a magnetic coupling unit 13, a capacitor 14-A, 14-B and 14-C.
  • the gate drive voltage output section 11-A is provided corresponding to the power semiconductor element Q A and outputs a positive gate drive voltage (for example, 10 V) corresponding to the ON signal of the gate signal and the OFF signal of the gate signal. Outputs a gate drive voltage of 0V.
  • the gate drive voltage output section 11-B is provided corresponding to the power semiconductor element Q B and is provided with a positive gate drive voltage (for example, 10 V) corresponding to the ON signal of the gate signal and the OFF signal of the gate signal. Outputs a gate drive voltage of 0V.
  • the gate drive voltage output section 11-C is provided corresponding to the power semiconductor element Q C and outputs a positive gate drive voltage (for example, 10 V) corresponding to the ON signal of the gate signal and the OFF signal of the gate signal. Outputs a gate drive voltage of 0V.
  • the gate line 12-A supplies the gate drive voltage output from the gate drive voltage output section 11-A to the gate terminal 21-A, which is the control terminal of the corresponding power semiconductor element Q A .
  • a positive gate drive voltage is applied to the gate terminal of the power semiconductor element QA to turn on the power semiconductor element QA , and a gate drive voltage of 0 V is applied to the gate terminal of the power semiconductor element QA .
  • the power semiconductor element Q A is turned off.
  • the gate line 12-B supplies the gate drive voltage output from the gate drive voltage output section 11-B to the gate terminal 21-B, which is the control terminal of the corresponding power semiconductor element QB .
  • a positive gate drive voltage is applied to the gate terminal of the power semiconductor element QB to turn on the power semiconductor element QB , and a gate drive voltage of 0 V is applied to the gate terminal of the power semiconductor element QB .
  • the power semiconductor element Q B is turned off.
  • the gate line 12-C supplies the gate drive voltage output from the gate drive voltage output section 11-C to the gate terminal 21-C, which is the control terminal of the corresponding power semiconductor element Q C .
  • a positive gate drive voltage is applied to the gate terminal of the power semiconductor element Q C to turn on the power semiconductor element Q C , and a gate drive voltage of 0 V is applied to the gate terminal of the power semiconductor element Q C .
  • the power semiconductor element Q C is turned off.
  • the magnetic coupling section 13 magnetically couples the gate lines 12-A and 12-B, and magnetically couples the gate lines 12-B and 12-C.
  • the capacitor 14-A is provided corresponding to the power semiconductor element QA , and is connected between the drain terminal 22- A , which is the current inflow terminal, and the gate terminal 21-A, which is the control terminal, of the power semiconductor element QA.
  • the capacitor 14-B is provided corresponding to the power semiconductor element QB , and is connected between the drain terminal 22-B, which is the current inflow terminal, and the gate terminal 21-B, which is the control terminal, of the power semiconductor element QB .
  • the capacitor 14-C is provided corresponding to the power semiconductor element Q C and is connected between the drain terminal 22- C as the current inflow terminal and the gate terminal 21-C as the control terminal for the power semiconductor element Q C . connected between
  • the gate drive device 1 includes the same number of gate drive voltage output units, gate lines, and capacitors as the number of power semiconductor devices connected in series, and the magnetic coupling unit , each of the gate lines is magnetically coupled to each other. According to an embodiment of the present disclosure, even if there are variations in the transmission time of the gate signal and the characteristics of the power semiconductor elements, the switching timings for the ON and OFF operations of the power semiconductor elements are are aligned to suppress imbalance in the voltages applied to the power semiconductor devices.
  • FIG. 17 is a circuit diagram showing a leg configured by an arm having two series-connected power semiconductor devices in one embodiment of the present disclosure.
  • 18A is a diagram illustrating voltages applied to the power semiconductor elements in each arm in the leg shown in FIG. 17, and FIG. FIG. 4 illustrates a source-to-source voltage;
  • FIG. 17 for example, two power semiconductor elements QA and QB connected in series, and capacitors 14- A and 14-B corresponding to the power semiconductor elements QA and QB , respectively.
  • a load current I LOAD is flowing from the terminal T 1 in the direction of the load 300 in the leg 60 configured by connecting two arms connected in series.
  • the gate-source voltage V gs-bt1 of the power semiconductor element Q C and the gate-source voltage V gs-bt2 of the power semiconductor element Q D are negative voltage V ( -) and current flows through the diodes D C and D D , when the power semiconductor elements Q A and Q B turn on, the current flowing through the diodes D C and D D decreases.
  • the current flowing through the power semiconductor devices QA and QB increases.
  • the voltage V bt applied to the lower arm 50-2 increases and the voltage V up applied to the upper arm 50-1 decreases. Due to the change in the applied voltage, current flows through the capacitors 14-C and 14-D, and electromotive voltage is generated in the parasitic inductance L r and the gate resistance R g of the magnetic coupling section 13, and the power semiconductor element Q C and the gate-source voltage V gs- bt2 of the power semiconductor device Q D increase.
  • a switch is provided between the gate terminal and the source terminal of the power semiconductor element, and the switch is turned on while the power semiconductor element provided in an arm different from the arm to which the switch belongs is on. This prevents the gate-source voltage from rising due to changes in the applied voltage, thereby avoiding a short circuit between the upper potential Vp and the lower potential 0V of the leg 60 .
  • FIG. 19A is a circuit diagram showing a gate driver according to a variation of one embodiment of the present disclosure
  • FIG. 19B is a circuit diagram showing a case where a switch provided in the gate drive device according to the modified example of the embodiment of the present disclosure is configured with a MOSFET.
  • the gate drive device 1 includes a switch SW connected between a source terminal 23-A, which is a current outflow terminal, and a gate terminal 21-A, which is a control terminal for the power semiconductor element QA . A , and a switch control unit 4 for controlling ON/OFF of the switch SW A.
  • the switch SW A is composed of an n-channel MOSFET, but it may be composed of other semiconductor switching elements.
  • the switch control section 4 is provided inside the gate drive voltage output section 11-A, but the switch control section 4 may be provided outside the gate drive voltage output section 11-A.
  • FIG. 20 is a circuit diagram showing a power conversion device having a leg configured by an arm having two series-connected power semiconductor devices in a modification of an embodiment of the present disclosure.
  • an upper arm having two series-connected power semiconductor elements QA and QB and capacitors 14-A and 14-B corresponding to the power semiconductor elements QA and QB , respectively.
  • 50-1 a lower arm 50-2 having two series-connected power semiconductor elements QC and QD and capacitors 14-C and 14-D corresponding to the power semiconductor elements QC and QD, respectively. are connected in series to form a leg 60 .
  • a switch SW A is connected between the source terminal 23-A and the gate terminal 21-A of the power semiconductor element Q A .
  • a switch SW B is connected between the source terminal 23-B and the gate terminal 21-B of the power semiconductor element Q B .
  • a switch SW C is connected between the source terminal 23-C and the gate terminal 21-C of the power semiconductor element Q C .
  • a switch SW D is connected between the source terminal 23-D and the gate terminal 21-D of the power semiconductor element Q D .
  • the switches SW A , SW B , SW c , and SW D are configured by n-channel MOSFETs as an example. An n-channel MOSFET turns on when a positive voltage (on signal) is applied to its gate terminal.
  • the switch controller 4 that controls the on/off of the switches SW A , SW B , SW c , and SW D is provided inside the power conversion controller 3 .
  • the switch control unit 4 controls to turn on the switch provided in the arm to which the power semiconductor element belongs during the off period of the power semiconductor element during one cycle of the on/off operation of the power semiconductor element.
  • FIGS. 21A and 21B A specific example will be described with reference to FIGS. 21A and 21B.
  • FIG. 21A is a diagram for explaining the operation of the switch control unit when the power semiconductor element in the upper arm in the power converter shown in FIG. 20 is turned on and the power semiconductor element in the lower arm is turned off.
  • FIG. 21B is a diagram for explaining the operation of the switch control unit when the power semiconductor element in the upper arm in the power converter shown in FIG. 20 is turned off and the power semiconductor element in the lower arm is turned on. be.
  • a dead time is provided for each gate signal in order to avoid a short circuit at the time of ON/OFF switching of the power semiconductor element.
  • the switch control unit 4 determines that the ON period of the switch provided in the arm to which the power semiconductor element belongs during the OFF period of the power semiconductor element in one cycle related to the ON/OFF operation of the power semiconductor element. Control the on/off operation of the switch, at least as provided.
  • the ON period of the switch is longer than the ON period of the power semiconductor element provided in the arm different from the arm to which the switch belongs, and is shorter than the OFF period of the power semiconductor element provided in the arm to which the switch belongs. controlled as
  • the switch control unit 4 controls the power semiconductor elements Q C and Q D during the OFF period of the power semiconductor elements Q C and Q D during one period of the gate signal Gate_2 relating to the on/off operation of the power semiconductor elements Q C and Q D .
  • the on/off operations of the switches SW C and SW D are controlled so that the switches SW C and SW D provided on the lower arm 50-2 to which the power semiconductor elements Q C and Q D belong during the off period are at least provided with an on period. Control.
  • the ON period of the switches SW C and SW D is longer than the ON period of the power semiconductor elements Q A and Q B provided in the upper arm 50-1 different from the lower arm 50-2 to which the switches SW C and SW D belong. is long, and is controlled to be shorter than the off period of the power semiconductor elements Q C and Q D provided on the lower arm 50-2 to which the switches SW C and SW D belong.
  • the switch control unit 4 controls the power semiconductor elements Q A and Q B during the OFF period of the power semiconductor elements Q A and Q B during one period of the gate signal Gate_1 relating to the on/off operation of the power semiconductor elements Q A and Q B.
  • the on/off operations of the switches SW A and SW B are controlled so that the switches SW A and SW B provided on the upper arm 50-1 to which the power semiconductor elements Q A and Q B belong during the off period are at least provided with an on period. Control.
  • the ON period of the switches SW A and SW B is longer than the ON period of the power semiconductor elements Q C and Q D provided in the lower arm 50-2 different from the upper arm 50-1 to which the switches SW A and SW B belong. is long, and is controlled to be shorter than the off period of the power semiconductor elements Q A and Q B provided on the upper arm 50-1 to which the switches SW A and SW B belong.
  • a switch is provided between the gate terminal and the source terminal of the power semiconductor element, and the power semiconductor element provided in an arm different from the arm to which the switch belongs is on while the switch is on. is turned on to prevent the gate-source voltage from rising due to a change in the applied voltage, thereby avoiding a short circuit between the upper potential Vp and the lower potential 0V of the leg 60 .
  • Each of the capacitors is provided corresponding to each of the power semiconductor elements.
  • a long connecting wire to the drain terminal of the device results in a large parasitic impedance.
  • FIG. FIG. 22A shows a power module 42 having one power semiconductor element as an example. For example, as shown in FIG.
  • FIG. 22A shows the case where the power semiconductor element is a MOSFET
  • FIG. 22B is a perspective view illustrating a power module having an IGBT as the power semiconductor element.
  • the power module 42 is provided with the gate terminal 21, the collector terminal 22, and the emitter terminal 23 of the IGBT.
  • the capacitor 14 is arranged so that the connection wiring between one terminal of the capacitor 14 and the gate terminal 21 of the IGBT and the connection wiring between the other terminal of the capacitor 14 and the collector terminal 22 of the IGBT are as short as possible. It is arranged close to the IGBT of the corresponding power module 42 .
  • FIG. 23 is a perspective view illustrating a cooler provided in the gate driving device according to one embodiment of the present disclosure.
  • the temperature of the power semiconductor element rises due to self-heating during on/off operation. Therefore, for example, due to design restrictions and arrangement positions of the power semiconductor elements, a temperature difference may occur between the power semiconductor elements in the power converter. As the temperature of the power semiconductor device increases, the gate threshold voltage decreases. If there is a temperature difference between the power semiconductor devices, the gate threshold voltage will vary, and the applied voltage imbalance between the ON operation and the OFF operation will increase. Therefore, by cooling each of the power semiconductor devices by the same cooler 5, the temperature difference between the power semiconductor devices can be suppressed to prevent variations in the gate threshold voltage. The switching timings of the on-operation and off-operation of each element are aligned, and the imbalance of the voltages applied to the power semiconductor elements is suppressed more reliably.
  • a printed circuit board 41-A on which a capacitor 14-A is mounted is arranged adjacent to a power module 42-A having a power semiconductor element, and a printed circuit board on which a capacitor 14-B is mounted.
  • 41-B is placed adjacent to a power module 42-B having power semiconductor devices.
  • the power modules 42-A and 42-B are placed on the same cooler 5 so that the same cooling effect is obtained by the cooler 5 for the power modules 42-A and 42-B.
  • Examples of the cooler 5 include heat sinks, heat pipes, air-cooled heat exchangers, water-cooled heat exchangers, and the like.

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Power Conversion In General (AREA)

Abstract

複数個直列に接続された電力用半導体素子のゲート駆動装置は、電力用半導体素子の各々に対応して設けられ、ゲート駆動電圧を出力するゲート駆動電圧出力部と、ゲート駆動電圧出力部から出力されたゲート駆動電圧を対応する電力用半導体素子の各々のゲート端子に供給するゲート線と、ゲート線の各々を互いに磁気結合する磁気結合部と、電力用半導体素子の各々に対応して設けられ、当該電力用半導体素子についての電流流入端子とゲート端子との間に接続されるコンデンサと、を備える。

Description

電力用半導体素子のゲート駆動装置及び電力変換装置
　本発明は、電力用半導体素子のゲート駆動装置及び電力変換装置に関する。
　複数個直列に接続された電力用半導体素子である半導体スイッチング素子の各々をオンオフするゲート駆動装置として種々のものが提案されている。
　例えば、複数個直列接続されアームを構成する電圧駆動型半導体素子と、前記各アーム内の複数個の当該電圧駆動型半導体素子各々のゲート端子にゲート信号を供給するゲート駆動回路と、からなる半導体スイッチ回路において、前記ゲート駆動回路と前記各アーム内の各々の電圧駆動型半導体素子のゲート端子とを接続するゲート線を互いに磁気結合させたことを特徴とする直列接続された電圧駆動型半導体素子の制御装置が知られている（例えば、特許文献１参照。）。
　例えば、電力変換器の各アーム当り複数個直列に接続される電圧駆動型半導体素子をオン・オフ駆動する駆動回路において、前記各電圧駆動型半導体素子のコレクタとゲート間に、等価回路がコンデンサと巻線との直列回路からなり、前記巻線が隣り合う駆動回路間で磁気結合されるバランス回路をそれぞれ接続し、素子電圧のばらつきを抑制することを特徴とする電圧駆動型半導体素子の電圧ばらつき抑制方式が知られている（例えば、特許文献２参照。）。
特許第４３９６０３６号公報 特許第４６３９６８７号公報
　特許文献１（特許第４３９６０３６号公報）に記載された発明では、電圧駆動型半導体素子の各々ゲート線を磁気結合させて、電圧駆動型半導体素子がオンまたはオフする際に各ゲート線に流れる電流値が異なれば、その差分に応じてゲート線のインピーダンスを瞬時に変化させることで、各ゲート電流を一致させてスイッチングタイミングのばらつきを抑制させている。しかしながら、特許文献１（特許第４３９６０３６号公報）に記載された発明は、電圧駆動型半導体素子の各々のゲート閾値電圧（電圧駆動型半導体素子がオン動作し始めるゲートの電圧）が同一である場合はゲート電圧信号の遅延等によるゲート電圧の時間差を補正しオン動作あるいはオフ動作のスイッチングタイミングを揃える効果はあるものの、ゲート閾値電圧が異なる場合はその効果は小さい。多くの場合、ゲート閾値電圧は電圧駆動型半導体素子によってバラツキがあるので、オン動作及びオフ動作のスイッチングタイミングを揃える効果は乏しく、オン動作時及びオフ動作時における印加電圧の不均衡度が大きくなる。
　また、特許文献２（特許第４６３９６８７号公報）に記載された発明は、電力用半導体素子の特性にバラツキがある場合にはオン動作あるいはオフ動作のスイッチングタイミングを揃える効果はあるものの、ゲート信号の伝達時間にバラツキがある場合にはオン動作及びオフ動作のスイッチングタイミングを揃える効果は乏しく、オン動作時及びオフ動作時における印加電圧の不均衡度が大きくなる。
　したがって、複数個直列に接続された電力用半導体素子のゲート駆動装置及びこれを備える電力変換装置においては、ゲート信号の伝達時間や電力用半導体素子の特性にバラツキがあっても、電力用半導体素子の各々のオン動作及びオフ動作についてのスイッチングタイミングを揃え、電力用半導体素子に印加される電圧の不均衡を抑制する技術が望まれている。
　本開示の一態様によれば、複数個直列に接続された電力用半導体素子のゲート駆動装置は、電力用半導体素子の各々に対応して設けられ、ゲート駆動電圧を出力するゲート駆動電圧出力部と、ゲート駆動電圧出力部から出力されたゲート駆動電圧を対応する電力用半導体素子の各々のゲート端子に供給するゲート線と、ゲート線の各々を互いに磁気結合する磁気結合部と、電力用半導体素子の各々に対応して設けられ、当該電力用半導体素子についての電流流入端子とゲート端子との間に接続されるコンデンサと、を備える。
　ここで、上記ゲート駆動装置において、電力用半導体素子についての電流流出端子とゲート端子との間の寄生容量の値をＣ1、電流流入端子とゲート端子との間の寄生容量の値をＣ2としたとき、コンデンサは、Ｃx／（Ｃ1＋Ｃ2）≧５×１０-5を満たす容量値Ｃxを有してもよい。
　また、上記ゲート駆動装置において、電力用半導体素子についての電流流出端子とゲート端子との間の寄生容量の値をＣ1、電流流入端子と電流流出端子との間に印加される電圧をＶ1、ゲート端子と電流流出端子との間の最大許容で印加電圧をＶmaxとしたとき、コンデンサは、Ｖmax／（Ｖ1－Ｖmax）×Ｃ1≧Ｃxを満たす容量値Ｃxを有してもよい。
　また、上記ゲート駆動装置において、コンデンサの各々は、対応する電力用半導体素子に近接して配置されてもよい。
　また、上記ゲート駆動装置において、電力用半導体素子の各々は、同一の冷却器によって冷却されてもよい。
　また、上記ゲート駆動装置において、電力用半導体素子の電流流入端子は、ドレイン端子、コレクタ端子、またはアノード端子であってもよい。
　また、上記ゲート駆動装置において、電力用半導体素子の電流流出端子は、ソース端子、エミッタ端子、またはカソード端子であってもよい。
　また、本開示の一態様によれば、電力変換装置は、上記ゲート駆動装置と、複数個直列に接続された電力用半導体素子と当該電力用半導体素子に対応するコンデンサとが設けられたアームを２個有し、電力用半導体素子のオンオフ動作に応じて電力変換動作を行う電力変換回路部と、電力変換回路部の電力変換動作を制御する電力変換制御部と、を備える。
　ここで、上記電力変換装置において、電力用半導体素子の各々に対応して設けられ、当該電力用半導体素子についての電流流出端子とゲート端子との間に接続されるスイッチをさらに備えてもよい。
　ここで、上記電力変換装置において、電力用半導体素子のオンオフ動作に関する１周期中における電力用半導体素子のオフ期間中に、当該オフ期間中にある電力用半導体素子が属するアームに設けられたスイッチのオン期間が少なくとも設けられるよう、スイッチのオンオフ動作を制御するスイッチ制御部をさらに備えてもよい。
　ここで、上記電力変換装置において、スイッチのオン期間は、当該スイッチが属するアームとは異なるアームに設けられた電力用半導体素子のオン期間よりも長く、当該スイッチが属するアームに設けられた電力用半導体素子のオフ期間よりも短くてもよい。
　本開示の一態様によれば、複数個直列に接続された電力用半導体素子のゲート駆動装置及びこれを備える電力変換装置において、ゲート信号の伝達時間や電力用半導体素子の特性にバラツキがあっても、電力用半導体素子の各々のオン動作及びオフ動作についてのスイッチングタイミングを揃え、電力用半導体素子に印加される電圧の不均衡を抑制することができる。
本開示の一実施形態によるゲート駆動装置を示す回路図である。 本開示の一実施形態によるゲート駆動装置における磁気結合部を例示する図である。 本開示の一実施形態によるゲート駆動装置におけるゲート電流の流れ始めの状態を例示する図である。 本開示の一実施形態によるゲート駆動装置において図３の状態の後に電力用半導体素子ＱAが電力用半導体素子ＱBよりも先にオン動作した場合のゲート電流の流れを例示する図である。 本開示の一実施形態によるゲート駆動装置において図４の状態の後に電力用半導体素子ＱAが電力用半導体素子ＱBよりも先にオフ動作した場合のゲート電流の流れを例示する図である。 本開示の一実施形態によるゲート駆動装置を備える電力変換装置を示す図である。 図６に示す電力変換装置内に設けられるアームを示す回路図である。 ２つの電力用半導体素子に対するゲート信号の伝達時間や２つの電力用半導体素子の特性にバラツキがある場合におけるオフ動作時の印加電圧の不均衡度の定義を説明する図である。 ２つの電力用半導体素子に対するゲート信号の伝達時間や２つの電力用半導体素子の特性にバラツキがある場合におけるオン動作時の印加電圧の不均衡度の定義を説明する図である。 電力用半導体素子に対するゲート信号の伝達時間にバラツキがある場合における、ゲート線の磁気結合が無い形態、ゲート線の磁気結合がある特許文献１（特許第４３９６０３６号公報）による形態、ゲート線の磁気結合及びコンデンサがある特許文献２（特許第４６３９６８７号公報）による形態、及び本開示の一実施形態のそれぞれについての不均衡度についてのシミュレーション結果を比較例示する図である。 電力用半導体素子の特性にバラツキがある場合における、ゲート線の磁気結合が無い形態、ゲート線の磁気結合がある特許文献１（特許第４３９６０３６号公報）による形態、ゲート線の磁気結合及びコンデンサがある特許文献２（特許第４６３９６８７号公報）による形態、及び本開示の一実施形態のそれぞれについての不均衡度についてのシミュレーション結果を比較例示する図である。 電力用半導体素子に対するゲート信号の伝達時間にバラツキがありなおかつ電力用半導体素子の特性にバラツキがある場合における、ゲート線の磁気結合が無い形態、ゲート線の磁気結合がある特許文献１（特許第４３９６０３６号公報）による形態、ゲート線の磁気結合及びコンデンサがある特許文献２（特許第４６３９６８７号公報）による形態、及び本開示の一実施形態のそれぞれについての不均衡度についてのシミュレーション結果を比較例示する図である。 ＭＯＳＦＥＴの寄生容量を説明する回路図である。 電力用半導体素子の電流容量と電力用半導体素子の寄生容量との関係を説明する図である。 異なる仕様の電力用半導体素子の電流容量と入力容量Ｃｉｓｓとの関係を例示する図である。 本開示の一実施形態によるゲート駆動装置により、ゲート閾値電圧が異なる２つの電力用半導体素子を駆動する場合において電力用半導体素子に対応して設けられるコンデンサの容量比Ｃx *と印加電圧の不均衡度との関係を示す図である。 本開示の一実施形態による３個直列に接続された電力用半導体素子をオンオフ駆動するゲート駆動装置を示す回路図である。 本開示の一実施形態において２個直列接続された電力用半導体素子を有するアームにより構成されるレグを示す回路図である。 図１７に示すレグ内の各アームにおける電力用半導体素子への印加電圧を例示する図である。 図１７に示すレグ内の各電力用半導体素子のゲート－ソース間電圧を例示する図である。 本開示の一実施形態の変形例によるゲート駆動装置を示す回路図である。 本開示の一実施形態の変形例によるゲート駆動装置内に設けられるスイッチをＭＯＳＦＥＴで構成した場合を示す回路図である。 本開示の一実施形態の変形例において２個直列接続された電力用半導体素子を有するアームにより構成されるレグを備える電力変換装置を示す回路図である。 図２０に示す電力変換器内の上アーム内の電力用半導体素子がオンして下アーム内の電力用半導体素子がオフする場合におけるスイッチ制御部の動作を説明する図である。 図２０に示す電力変換器内の上アーム内の電力用半導体素子がオフして下アーム内の電力用半導体素子がオンする場合におけるスイッチ制御部の動作を説明する図である。 本開示の一実施形態によるゲート駆動装置におけるコンデンサの配置例を示す透過斜視図である。 電力用半導体素子としてＩＧＢＴを有するパワーモジュールを例示する斜視図である。 本開示の一実施形態によるゲート駆動装置に設けられる冷却器を例示する斜視図である。
　以下図面を参照して、電力用半導体素子のゲート駆動装置及び電力変換装置について説明する。各図面において、同様の部材には同様の参照符号が付けられている。また、理解を容易にするために、これらの図面は縮尺を適宜変更している。図示される形態は実施をするための１つの例であり、これらの形態に限定されるものではない。
　本開示の各実施形態によるゲート駆動装置は、複数個直列に接続された電力用半導体素子をオンオフ駆動する。電力用半導体素子の例としては、ＭＯＳＦＥＴ、ＩＧＢＴ、サイリスタ、ＧＴＯ、トランジスタなどがある。ＭＯＳＦＥＴはその端子としてゲート端子、ドレイン端子及びソース端子を有する。ＩＧＢＴはその端子としてゲート端子、コレクタ端子及びエミッタ端子を有する。トランジスタはその端子としてベース端子、コレクタ端子及びエミッタ端子を有する。サイリスタ及びＧＴＯはその端子としてゲート端子、アノード端子及びカソード端子を有する。電力用半導体素子の「電流流入端子」は、ＭＯＳＦＥＴの「ドレイン端子」、ＩＧＢＴ及びトランジスタの「コレクタ端子」、サイリスタ及びＧＴＯの「アノード端子」がそれぞれ対応する。電力用半導体素子の「電流流出端子」は、ＭＯＳＦＥＴの「ソース端子」、ＩＧＢＴ及びトランジスタの「エミッタ端子」、サイリスタ及びＧＴＯの「カソード端子」がそれぞれ対応する。電力用半導体素子の「制御端子」は、ＭＯＳＦＥＴ、ＩＧＢＴ、サイリスタ及びＧＴＯの「ゲート端子」、トランジスタの「ベース端子」がそれぞれ対応する。
　以下、一例として、電力用半導体素子がＭＯＳＦＥＴで構成される場合について説明するが、ＩＧＢＴ、サイリスタ、ＧＴＯ、あるいはトランジスタであっても本開示の各実施形態は適用可能である。また電力用半導体素子をＩＧＢＴで構成する場合は、電流流入端子である「ドレイン」は「コレクタ」に、電流流出端子である「ソース」は「エミッタ」にそれぞれ読み替えられて本開示の各実施形態が適用される。また電力用半導体素子をトランジスタで構成する場合は、制御端子である「ゲート」は「ベース」に、電流流入端子である「ドレイン」は「コレクタ」に、電流流出端子である「ソース」は「エミッタ」にそれぞれ読み替えられて本開示の各実施形態が適用される。また。電力用半導体素子をサイリスタあるいはＧＴＯで構成する場合は、電流流入端子である「ドレイン」は「アノード」に、電流流出端子である「ソース」は「カソード」にそれぞれ読み替えられて本開示の各実施形態が適用される。
　図１は、本開示の一実施形態によるゲート駆動装置を示す回路図である。以降、異なる図面において同じ参照符号が付されたものは同じ機能を有する構成要素であることを意味するものとする。
　本開示の一実施形態によるゲート駆動装置１は、複数個直列に接続された電力用半導体素子をオンオフ駆動するものであるが、ここでは、一例として、２個直列に接続された電力用半導体素子ＱA及びＱBをオンオフ駆動する例について説明する。
　電力用半導体素子ＱAにはダイオードＤAが逆並列に接続される。同様に、電力用半導体素子ＱBにはダイオードＤBが逆並列に接続される。
　ゲート駆動装置１は、ゲート駆動電圧出力部１１－Ａ及び１１－Ｂと、ゲート線１２－Ａ及び１２－Ｂと、磁気結合部１３と、コンデンサ１４－Ａ及び１４－Ｂとを備える。
　ゲート駆動電圧出力部１１－Ａは、電力用半導体素子ＱAに対応して設けられ、ゲート信号のオン信号に対応する正のゲート駆動電圧（例えば１０Ｖ）、及びゲート信号のオフ信号に対応する０Ｖまたは負のゲート駆動電圧を出力する。ゲート駆動電圧出力部１１－Ｂは、電力用半導体素子ＱBに対応して設けられ、ゲート信号のオン信号に対応する正のゲート駆動電圧（例えば１０Ｖ）、及びゲート信号のオフ信号に対応する０Ｖまたは負のゲート駆動電圧を出力する。ゲート駆動電圧出力部１１－Ａおよび１１－Ｂは、入力されるオンまたはオフ信号を絶縁あるいは電圧レベルを変換して、電力用半導体素子ＱA、ＱBに対応したゲート駆動電圧を出力する。なお、説明を簡明なものとするために、これ以降、ゲート信号のオフ信号は０Ｖのゲート駆動電圧が対応するものとして説明するが、ゲート信号のオフ信号は負のゲート駆動電圧であってもよい。
　ゲート線１２－Ａは、ゲート駆動電圧出力部１１－Ａから出力されたゲート駆動電圧を、対応する電力用半導体素子ＱAの制御端子であるゲート端子２１－Ａに供給する。電力用半導体素子ＱAのゲート端子に正のゲート駆動電圧が印加されることで電力用半導体素子ＱAはオンし、電力用半導体素子ＱAのゲート端子に０Ｖのゲート駆動電圧が印加されることで電力用半導体素子ＱAはオフする。
　ゲート線１２－Ｂは、ゲート駆動電圧出力部１１－Ｂから出力されたゲート駆動電圧を、対応する電力用半導体素子ＱBの制御端子であるゲート端子２１－Ｂに供給する。電力用半導体素子ＱBのゲート端子に正のゲート駆動電圧が印加されることで電力用半導体素子ＱBはオンし、電力用半導体素子ＱBのゲート端子に０Ｖのゲート駆動電圧が印加されることで電力用半導体素子ＱBはオフする。
　磁気結合部１３は、ゲート線１２－Ａとゲート線１２－Ｂとを磁気結合する。図２は、本開示の一実施形態によるゲート駆動装置における磁気結合部を例示する図である。磁気結合部１３は、磁性体３０を有する。磁性体３０には、ゲート線１２－Ａ及び１２－Ｂが巻き付けられる。例えば、図２に示すようにゲート電流Ｉｇ1が流れると、磁性体３０に磁束Φ１が発生してゲート線１２－Ｂを横切る。同様に、ゲート電流Ｉｇ2が流れると磁性体３０に磁束Φ２が発生してゲート線１２－Ａを横切る。これによってゲート線１２－Ａとゲート線１２－Ｂが磁気結合される。磁性体３０へのゲート線１２－Ａの巻数Ｎ1と磁性体３０へのゲート線１２－Ｂの巻数Ｎ2を同じとして、ゲート電流Ｉｇ1とゲート電流Ｉｇ2とが等しいときに｜Φ１｜＝｜Φ２｜となるようにし、ゲート電流Ｉｇ1とゲート電流Ｉｇ2とが逆極性のときにΦ１とΦ２とが逆極性となるようにする。
　例えば電力用半導体素子ＱAと電力用半導体素子ＱBとのオフ動作のタイミングが揃わず電力用半導体素子ＱAが電力用半導体素子ＱBよりも先にオフ動作をした場合、ゲート電流Ｉｇ1がゲート電流Ｉｇ2よりも先に流れ出したときに磁束Φ１と磁束Φ２とは等しくはならないため、磁性体３０には｜Φ１－Φ２｜の磁束が発生し、磁気結合する。このときゲート線１２－ＡにはインダクタンスＬ1が発生しゲート線１２－ＢにはインダクタンスＬ2が発生し、これらインダクタンスＬ1及びＬ2は｜Φ１－Φ２｜に比例する。ゲート電流Ｉｇ1とゲート電流Ｉｇ2とのアンバランス分が大きいほど、インダクタンスＬ1と及びＬ2も大きくなる。また、インダクタンスＬ1及びＬ2が増加するほど、ゲート線１２－Ａ及び１２－Ｂのインピーダンスが増加するため、ゲート電流Ｉｇ1及びＩｇ2が流れにくくなる。これにより、ゲート電流Ｉｇ1とゲート電流Ｉｇ2とのアンバランス分に応じてゲート線１２－Ａ及び１２－Ｂのインピーダンスが変化し、ゲート電流Ｉｇ1とゲート電流Ｉｇ2とが一致するように動作させることができる。
　このように磁気結合部１３には、電力用半導体素子ＱAと電力用半導体素子ＱBとのオフ動作のタイミングが揃わなくてもゲート電流Ｉｇ1とゲート電流Ｉｇ2とが一致するように動作させる機能があるが、本開示の実施形態では、コンデンサ１４－Ａ及び１４－Ｂを電力用半導体素子ＱA及びＱBに対応して設けることにより、電力用半導体素子ＱA及びＱBに対するゲート信号の伝達時間や２つの電力用半導体素子ＱA及びＱBの特性にバラツキがあったとしても電力用半導体素子ＱAと電力用半導体素子ＱBとのオンオフ動作のタイミングのずれをより確実に補正する。
　コンデンサ１４－Ａは、電力用半導体素子ＱAに対応して設けられ、当該電力用半導体素子ＱAについての電流流入端子であるドレイン端子２２－Ａと制御端子であるゲート端子２１－Ａとの間に接続される。コンデンサ１４－Ｂは、電力用半導体素子ＱBに対応して設けられ、当該電力用半導体素子ＱBについての電流流入端子であるドレイン端子２２－Ｂと制御端子であるゲート端子２１－Ｂとの間に接続される。
　ここで、一例として、電力用半導体素子ＱAが電力用半導体素子ＱBよりも早くオンオフの動作をしたときの磁気結合部１３並びにコンデンサ１４－Ａ及び１４－Ｂを介した電流の流れについて、図３～図５を参照して説明する。
　図３は、本開示の一実施形態によるゲート駆動装置におけるゲート電流の流れ始めの状態を例示する図であり、図４は、本開示の一実施形態によるゲート駆動装置において図３の状態の後に電力用半導体素子ＱAが電力用半導体素子ＱBよりも先にオン動作した場合のゲート電流の流れを例示する図であり、図５は、本開示の一実施形態によるゲート駆動装置において図４の状態の後に電力用半導体素子ＱAが電力用半導体素子ＱBよりも先にオフ動作した場合のゲート電流の流れを例示する図である。
　図３に示すように、例えばゲート駆動電圧出力部１１－Ａがゲート駆動電圧出力部１１－Ｂよりも先にオンのゲート信号である正のゲート駆動電圧を出力すると、ゲート駆動電圧出力部１１－Ａから出力された電流ＩA1が磁気結合部１３に流れることで電流ＩB1が誘発される。電流ＩA1により電力用半導体素子ＱAのゲート端子２１－Ａに正のゲート駆動電圧が印加されて電力用半導体素子ＱAがオンし、図４に示すようにコンデンサ１４－Ａを介して電流ＩA2が流れて磁気結合部１３により電流ＩB2がさらに誘発され、この電流ＩB2により電力用半導体素子ＱBのゲート端子２１－Ｂに正のゲート駆動電圧が印加されることで電力用半導体素子ＱBのオン動作が電力用半導体素子ＱAの動作と揃うようにアシストされる。その後、ゲート駆動電圧出力部１１－Ａがゲート駆動電圧出力部１１－Ｂよりも先にオフのゲート信号である０Ｖのゲート駆動電圧を出力すると、ゲート端子２１－Ａからゲート駆動電圧出力部１１－Ａに向かって流れる電流が磁気結合部１３に流れることで電流が誘発される。電力用半導体素子ＱAのゲート端子２１－Ａの電圧は０Ｖになって電力用半導体素子ＱAはオフし、図５に示すように電力用半導体素子ＱAのドレイン端子からコンデンサ１４－Ａを経由して磁気結合部１３に電流ＩA3が流れ、この電流ＩAにより電流ＩB3がさらに誘発されて電力用半導体素子ＱBのゲート端子２１－Ｂの電圧は０Ｖになることで電力用半導体素子ＱBのオフ動作が電力用半導体素子ＱAの動作と揃うようにアシストされる。
　上述のゲート駆動装置１は、複数個直列に接続された電力用半導体素子が設けられたアームが複数個直列に接続されて構成される電力変換装置においても、電力用半導体素子をオンオフ駆動することができる。
　図６は、本開示の一実施形態によるゲート駆動装置を備える電力変換装置を示す図である。また、図７は、図６に示す電力変換装置内に設けられるアームを示す回路図である。ここでは、一例として、２個直列接続された電力用半導体素子ＱA及びＱBにてアーム５０を構成する例について説明する。
　本開示の一実施形態による電力変換装置１００は、上述のゲート駆動装置１と、複数個直列に接続された電力用半導体素子と当該電力用半導体素子に対応するコンデンサとが設けられたアーム５０を４個有し、電力用半導体素子のオンオフ動作に応じて電力変換動作を行う電力変換回路部２と、電力変換回路部２の電力変換動作を制御する電力変換制御部３と、を備える。
　図７に示すように、アーム５０は、例えば２個直列接続された電力用半導体素子ＱA及びＱBと、電力用半導体素子ＱA及びＱB の各々に対応するコンデンサ１４－Ａ及び１４－Ｂとで構成される。電力用半導体素子ＱAのドレイン端子２２－Ａとゲート端子２１－Ａとの間にコンデンサ１４－Ａが接続される。電力用半導体素子ＱBのドレイン端子２２－Ｂとゲート端子２１－Ｂとの間にコンデンサ１４－Ｂが接続される。電力用半導体素子ＱAのドレイン端子からは端子Ｐ1が引き出され、電力用半導体素子ＱBのソース端子からは端子Ｐ2が引き出されている。電力変換回路部２は、あるアーム５０の端子Ｐ2が他のアーム５０の端子Ｐ1に接続され、その接続点は負荷３００の一方の端子に接続されている。図６に示す例では、２個のアーム５０が直列に接続されて１個のレグ６０を構成し、２個のレグ６０で電力変換回路部２が構成される。
　直列に接続されたアーム５０で構成されるレグ６０には、直流電源２００が接続される。また、レグ６０内の直列に接続されたアーム５０の間にある端子Ｔ1ともう一方のレグ６０内の直列に接続されたアーム５０の間にある端子Ｔ2との間には、負荷３００が接続される。
　アーム５０に対応して、ゲート駆動装置１が設けられる。各アーム５０内の電力用半導体素子ＱAと電力用半導体素子ＱBは、対応するゲート駆動装置１によってオンオフ駆動される。すなわち、ゲート駆動電圧出力部１１－Ａ及びゲート駆動電圧出力部１１－Ｂは、ゲート駆動電圧をそれぞれ生成し、電力用半導体素子ＱA及びＱBのゲート端子への印加電圧を制御する。
　電力変換制御部３は、各ゲート駆動装置１内のゲート駆動電圧出力部１１－Ａ及び１１－Ｂから出力されるゲート駆動電圧の大きさを制御するものである。すなわち、電力変換制御部３は、例えば正側端子Ｔ1から負荷３００へ流れる電流の検出値ｉと制御目標値である電流指令ｉ*との偏差がなくなるように、各ゲート駆動装置１内のゲート駆動電圧出力部１１－Ａ及び１１－Ｂから正のゲート駆動電圧（例えば１０Ｖ）または０Ｖのゲート駆動電圧を出力するよう制御するためのゲート指令信号を生成する。生成されたゲート指令信号はゲート駆動電圧出力部１１－Ａ及び１１－Ｂへ送信される。これを受けてゲート駆動電圧出力部１１－Ａ及び１１－Ｂは、ゲート信号のオン信号に対応する正のゲート駆動電圧（例えば１０Ｖ）、及びゲート信号のオフ信号に対応する０Ｖのゲート駆動電圧を電力用半導体素子ＱA及びＱBのゲート端子へ出力する。ゲート端子に印加されるゲート駆動電圧の大きさに応じて電力用半導体素子ＱA及びＱBはオン動作及びオフ動作を行う。これにより、電力変換回路部２は、直流電源２００から供給される直流電力を所望の電力に変換して負荷３００へ供給する電力変換動作を行うことになる。
　電力変換装置１００内には演算処理装置（プロセッサ）が設けられる。この演算処理装置は、電力変換制御部３及び後述するスイッチ制御部４を有する。演算処理装置が有する電力変換制御部３及びスイッチ制御部４は、例えば、プロセッサ上で実行されるコンピュータプログラムにより実現される機能モジュールである。例えば、電力変換制御部３をコンピュータプログラム形式で構築する場合は、演算処理装置をこのコンピュータプログラムに従って動作させることで、当該機能を実現することができる。電力変換制御部３及びスイッチ制御部４の処理を実行するためのコンピュータプログラムは、半導体メモリ、磁気記録媒体または光記録媒体といった、コンピュータ読取可能な記録媒体に記録された形で提供されてもよい。またあるいは、電力変換制御部３及びスイッチ制御部４を、当該機能を実現するコンピュータプログラムを書き込んだ半導体集積回路として実現してもよい。
　続いて、各電力用半導体素子に対するゲート信号の伝達時間や各電力用半導体素子の特性にバラツキがある場合におけるオン動作時及びオフ動作時の印加電圧の不均衡度について説明する。
　図８Ａは、２つの電力用半導体素子に対するゲート信号の伝達時間や２つの電力用半導体素子の特性にバラツキがある場合におけるオフ動作時の印加電圧の不均衡度の定義を説明する図であり、図８Ｂは、２つの電力用半導体素子に対するゲート信号の伝達時間や２つの電力用半導体素子の特性にバラツキがある場合におけるオン動作時の印加電圧の不均衡度の定義を説明する図である。
　図８Ａに示すように、電力用半導体素子ＱA及びＱBのオフ時における現象として、電力用半導体素子ＱAのゲート電位を正のある電位から負のある電位にしたときに電力用半導体素子ＱAのドレイン－ソース間電圧が０［Ｖ］からＶｄｓA［Ｖ］になり、電力用半導体素子ＱBのゲート電位を正のある電位から負のある電位にしたときに電力用半導体素子ＱBのドレイン－ソース間電圧が０［Ｖ］からＶｄｓB［Ｖ］になったとする。このとき、オフ動作時の印加電圧の不均衡度をΔＶｄｓoff［％］を式１のように定義する。
Figure JPOXMLDOC01-appb-M000003
　また、図８Ｂに示すように、電力用半導体素子ＱA及びＱBのゲート電位の負のある電位のときの電力用半導体素子ＱA及びＱBがオフ状態のドレイン－ソース間電圧の平均値をＶｄｓave［Ｖ］とし、電力用半導体素子ＱA及びＱBのゲート電位を負のある電位から正のある電位にして電力用半導体素子ＱA及びＱBのオンした時に発生するいずれか一方の電力用半導体素子のドレイン－ソース間電圧の跳ね上がりである最大上昇電圧とＶｄｓave［Ｖ］との差をＶｐ［Ｖ］としたとき、オン動作時の印加電圧の不均衡度をΔＶｄｓon［％］を式２のように定義する。
Figure JPOXMLDOC01-appb-M000004
　ここで、ゲート線の磁気結合が無い場合、特許文献１（特許第４３９６０３６号公報）におけるゲート線の磁気結合がある場合、特許文献２（特許第４６３９６８７号公報）におけるゲート線の磁気結合及びコンデンサがある場合、及び本開示の一実施形態のそれぞれについての不均衡度を、図９～図１１に示すシミュレーションにて比較検討する。３．３ｋＶ耐圧のＳｉＣ－ＭＯＳＦＥＴ電力用半導体素子ＱA及びＱBを直列に接続した場合に３．６ｋＶの電圧を印加したとき７５０Ａの電流が流れたものとしてシミュレーションを行った。また、シミュレーションでは、磁気結合部を構成するトランスの１次インダクタンス及び２次インダクタンスの各値を７０μＨとし、当該トランスの結合係数ｋを０．９７とし、特許文献２（特許第４６３９６８７号公報）及び本開示の一実施形態において設けられるコンデンサの容量値Ｃxを２２０ｐＦとしている。
　図９は、電力用半導体素子に対するゲート信号の伝達時間にバラツキがある場合における、ゲート線の磁気結合が無い形態、ゲート線の磁気結合がある特許文献１（特許第４３９６０３６号公報）による形態、ゲート線の磁気結合及びコンデンサがある特許文献２（特許第４６３９６８７号公報）による形態、及び本開示の一実施形態のそれぞれについての不均衡度についてのシミュレーション結果を比較例示する図である。
　図９では、電力用半導体素子ＱAに対するゲート信号のオン信号が電力用半導体素子ＱBに対するゲート信号のオン信号よりも２５０ｎｓ早く出力され、電力用半導体素子ＱAに対するゲート信号のオフ信号が電力用半導体素子ＱBに対するゲート信号のオフ信号よりも２５０ｎｓ早く出力されたものとしてシミュレーションを行った。図９に示すように、電力用半導体素子に対するゲート信号の伝達時間にバラツキがある場合は、本開示の一実施形態が、電力用半導体素子ＱAと電力用半導体素子ＱBとでオン動作のタイミング及びオフ動作のタイミングを揃える効果が最も高いことが分かる。
　図１０は、電力用半導体素子の特性にバラツキがある場合における、ゲート線の磁気結合が無い形態、ゲート線の磁気結合がある特許文献１（特許第４３９６０３６号公報）による形態、ゲート線の磁気結合及びコンデンサがある特許文献２（特許第４６３９６８７号公報）による形態、及び本開示の一実施形態のそれぞれについての不均衡度についてのシミュレーション結果を比較例示する図である。
　図１０では、電力用半導体素子ＱAが第１のゲート閾値電圧ＶthAを有し、電力用半導体素子ＱBが第１のゲート閾値電圧よりも高い第２のゲート閾値電圧ＶthBを有する場合（すなわちＶthA＜ＶthBである場合）についてシミュレーションを行った。図１０に示すように、電力用半導体素子の特性にバラツキがある場合は、本開示の一実施形態が、電力用半導体素子ＱAと電力用半導体素子ＱBとでオン動作のタイミング及びオフ動作のタイミングを揃える効果が最も高いことが分かる。
　図１１は、電力用半導体素子に対するゲート信号の伝達時間にバラツキがありなおかつ電力用半導体素子の特性にバラツキがある場合における、ゲート線の磁気結合が無い形態、ゲート線の磁気結合がある特許文献１（特許第４３９６０３６号公報）による形態、ゲート線の磁気結合及びコンデンサがある特許文献２（特許第４６３９６８７号公報）による形態、及び本開示の一実施形態のそれぞれについての不均衡度についてのシミュレーション結果を比較例示する図である。
　図１１では、電力用半導体素子ＱAが第１のゲート閾値電圧ＶthAを有し、電力用半導体素子ＱBが第１のゲート閾値電圧よりも高い第２のゲート閾値電圧ＶthBを有する場合（すなわちＶthA＜ＶthBである場合）において、電力用半導体素子ＱBに対するゲート信号のオン信号が電力用半導体素子ＱAに対するゲート信号のオン信号よりも２５０ｎｓ早く出力され、電力用半導体素子ＱBに対するゲート信号のオフ信号が電力用半導体素子ＱAに対するゲート信号のオフ信号よりも２５０ｎｓ早く出力されたものとしてシミュレーションを行った。図１１に示すように、電力用半導体素子に対するゲート信号の伝達時間にバラツキがありなおかつ電力用半導体素子の特性にバラツキがある場合は、本開示の一実施形態が、電力用半導体素子ＱAと電力用半導体素子ＱBとでオン動作のタイミング及びオフ動作のタイミングを揃える効果が最も高いことが分かる。
　このように、本開示の一実施形態によれば、複数個直列に接続された電力用半導体素子のゲート駆動装置及びこれを備える電力変換装置において、ゲート信号の伝達時間や電力用半導体素子の特性にバラツキがあっても、電力用半導体素子の各々のオン動作及びオフ動作についてのスイッチングタイミングを揃え、電力用半導体素子に印加される電圧の不均衡を抑制することができる。
　続いて、本開示の一実施形態において電力用半導体素子に対応して設けられるコンデンサについて、より詳細に説明する。
　図１２は、ＭＯＳＦＥＴの寄生容量を説明する回路図である。一般に、電力用半導体素子の各端子間には寄生容量が存在する。図１２に示すように、例えばＭＯＳＦＥＴにおいては、ソース端子とゲート端子との間に寄生容量Ｃgsが存在し、ドレイン端子とゲート端子との間に寄生容量Ｃdgが存在し、ドレイン端子とソース端子との間に寄生容量Ｃdsが存在する。
　図１３は、電力用半導体素子の電流容量と電力用半導体素子の寄生容量との関係を説明する図である。一般に、電力用半導体素子は、電流容量や耐電圧に応じて寄生容量が変化する。すなわち、電力用半導体素子の電流容量が増大すると、電力用半導体素子の半導体チップ面積は増大するので、寄生容量の値は大きくなる。例えば、電力用半導体素子の電流容量が「１」であるときの寄生容量の値を「１」としたとき、電力用半導体素子の電流容量がその４倍となると半導体チップ面積は４倍になるので寄生容量の値も４倍になる。
　電力用半導体素子であるＭＯＳＦＥＴのドレイン端子とゲート端子との間に設けられるコンデンサの容量値をＣx［Ｆ］とする。ＭＯＳＦＥＴのドレイン端子とソース端子との間に印加されるドレイン－ソース間電圧Ｖds［Ｖ］は分圧され、ゲート端子とのソース端子との間に式３に示すようなゲート－ソース間電圧Ｖgs1［Ｖ］が現れる。
Figure JPOXMLDOC01-appb-M000005
　ＭＯＳＦＥＴのドレイン－ソース間電圧Ｖds［Ｖ］が大きい場合（例えば１８００Ｖ）、ドレイン端子とゲート端子との間の寄生容量の値Ｃdg［Ｆ］はＣx［Ｆ］と比較して小さい値となり、ドレイン端子とゲート端子との間に設けられるコンデンサの容量値Ｃx［Ｆ］は、ゲート－ソース間電圧Ｖgs1［Ｖ］に影響を与える程度の大きさが必要であるため、式３の分子における値Ｃdg［Ｆ］を無視する。ゲート端子とソース端子との間の寄生容量の値Ｃgs［Ｆ］は、ドレイン端子とゲート端子との間の寄生容量の値Ｃdg［Ｆ］及びドレイン端子とゲート端子との間に設けられるコンデンサの容量値Ｃx［Ｆ］と比較して大きな値となるため、式３の分母における値Ｃdg［Ｆ］及びＣx［Ｆ］は無視できる。一方で、ゲート端子とソース端子との間の寄生容量の値Ｃgs［Ｆ］とドレイン端子とゲート端子との間の寄生容量の値Ｃdg［Ｆ］との和は、一般にＭＯＳＦＥＴのデータシートに規定される入力容量Ｃiss［Ｆ］に相当することから、式３の分母は、ドレイン端子とゲート端子との間の寄生容量の値Ｃdg［Ｆ］とゲート端子とソース端子との間の寄生容量の値Ｃgs［Ｆ］との和とする。ゲート－ソース間電圧Ｖgs［Ｖ］は、ドレインーソース間電圧Ｖds［Ｖ］の変化に従い影響を受ける。その影響の度合いは、式３に示すＭＯＳＦＥＴの寄生容量の値とドレイン端子とゲート端子との間に設けられたコンデンサの容量値Ｃx［Ｖ］との比で決まる。したがって、本開示の実施形態では、式３に準じて、ＭＯＳＦＥＴのドレイン端子とゲート端子との間に設けられるコンデンサの容量値Ｃx［Ｆ］は式４で表される値Ｃx *（以下、「容量比Ｃx *」と称する。）に一般化する。
Figure JPOXMLDOC01-appb-M000006
　ＭＯＳＦＥＴのドレイン端子とゲート端子との間に設けられるコンデンサの容量値Ｃx［Ｆ］を式４に示すように一般化された容量比Ｃx *で表すことで、直列接続されたＭＯＳＦＥＴのオンオフ動作において、ＭＯＳＦＥＴの仕様が様々であっても、印加電圧の不均衡度ΔＶｄｓoffまたはΔＶｄｓonとドレイン端子とゲート端子との間に設けられるコンデンサの容量値Ｃx［Ｆ］との関係を一意的に示すことができる。
　図１４は、異なる仕様の電力用半導体素子の電流容量と入力容量Ｃｉｓｓとの関係を例示する図である。図１４では、参考として、１．２ｋＶ－ＳｉＣダイオード／ＳｉＣ－ＭＯＳＦＥＴ及び１．２ｋＶ－ＳｉＣダイオード／Ｓｉ－ＩＧＢＴパワーモジュールの各々の電流容量とＣiss（ＩＧＢＴの場合は入力容量Ｃies）との関係を示している。ＭＯＳＦＥＴの電流容量に比例してＣissの値が変化することがわかる。電流容量の仕様によってＣissの値が異なることから、電流容量仕様の異なるＭＯＳＦＥＴは、好適なドレイン端子とゲート端子との間に設けられるコンデンサの容量値Ｃx［Ｆ］が異なる。しかし、一般化された容量比Ｃx *で表すことで、電流容量値が違うＭＯＳＦＥＴの印加電圧の不均衡度ΔＶｄｓoffまたはΔＶｄｓonとドレイン端子とゲート端子との間に設けられるコンデンサの容量値Ｃx［Ｆ］との関係を統一して表すことができる。
　ここで、本開示の一実施形態において電力用半導体素子に対応して設けられるコンデンサの容量値の好適な範囲について説明する。
　まず、電力用半導体素子に対応して設けられるコンデンサの容量値の下限値について、ＭＯＳＦＥＴを例にとり説明する。
　図１５は、本開示の一実施形態によるゲート駆動装置により、ゲート閾値電圧が異なる２つの電力用半導体素子を駆動する場合において電力用半導体素子に対応して設けられるコンデンサの容量比Ｃx *と印加電圧の不均衡度との関係を示す図である。なお、図１５では、３．３ｋＶＳｉＣのＭＯＳＦＥＴパワーモジュールに対応して設けられるコンデンサの容量比Ｃx *に当該コンデンサの容量の値Ｃx［ｐＦ］を併記している。
　図１５より、コンデンサの容量比Ｃx *を大きくすればするほどオフ動作時の印加電圧の不均衡度ΔＶｄｓoffを抑制することができ、コンデンサの容量比Ｃx *が５×１０-5以上からその効果は顕著になることがわかる。よって、本開示の実施形態では、例えば式５で表されるように、印加電圧の不均衡度の抑制の顕著な効果（例えば１０％以上改善）を発揮するコンデンサの容量比Ｃx *の下限値を５×１０-5に定めてもよい。
Figure JPOXMLDOC01-appb-M000007
　これをコンデンサの容量値Ｃx［ｐＦ］に換算すると、例えば、３．３ｋＶＳｉＣのＭＯＳＦＥＴパワーモジュールの場合のコンデンサの容量値Ｃxは１０ｐＦ以上、１．２ｋＶＳｉＣのＭＯＳＦＥＴパワーモジュール（入力容量Ｃissが３４ｎＦ）の場合のＣｘは１．７ｐＦ以上に設定することで、ゲート線の磁気結合が無い従来の形態に比べて１０％以上、印加電圧の不均衡度を改善することができる。
　続いて、電力用半導体素子に対応して設けられるコンデンサの容量値の上限値について、ＭＯＳＦＥＴを例にとり説明する。
　ＭＯＳＦＥＴのドレイン-ソース間電圧Ｖds［Ｖ］が印加されている状態において、ゲート端子が不定（開放状態）になってしまった場合、ゲート端子には式６に示すような電圧Ｖgs2［Ｖ］が印加される。
Figure JPOXMLDOC01-appb-M000008
　一般に、ＭＯＳＦＥＴのデータシートには、ゲート－ソース間電圧Ｖgs［Ｖ］が過電圧になることで故障を発生させないために上限値Ｖgsmaxが定められている。この上限値Ｖgsmaxを式６のＶgs2に設定すると式７が導き出せる。
Figure JPOXMLDOC01-appb-M000009
　ドレイン－ソース間電圧Ｖds［Ｖ］が高い領域においてＣdg［Ｆ］は小さく、無視できるとし、式７をコンデンサの容量値Ｃx［Ｆ］について解くと式８が得られる。
Figure JPOXMLDOC01-appb-M000010
　このようにコンデンサの容量値Ｃx［Ｆ］については式８で示されるような上限値が存在する。
　例えば、ゲート駆動装置１で駆動する電力用半導体素子を３．３ｋＶ/７５０Ａ－ＡｌｌＳｉＣのＭＯＳＦＥＴパワーモジュールで構成する場合、Ｖgsmax＝２０Ｖ、Ｖds＝１６５０Ｖ（＝３．３ｋＶ/２）、Ｃgs＝２００ｎＦ（１．６５ｋＶ）とすると、当該ＭＯＳＦＥＴに対応して設けられるコンデンサの上限値は２．４５ｎＦとなる。
　また例えば、ゲート駆動装置１で駆動する電力用半導体素子を１．２ｋＶ/４００Ａ－ＡｌｌＳｉＣのＭＯＳＦＥＴパワーモジュールで構成する場合、Ｖgsmax＝２０Ｖ、Ｖds＝６００Ｖ（＝１．２ｋＶ/２）、Ｃgs＝３２ｎＦ（６００Ｖ）とすると、当該ＭＯＳＦＥＴに対応して設けられるコンデンサの上限値は １．１０ｎＦとなる。
　このように、本開示の一実施形態においてＭＯＳＦＥＴに対応して設けられるコンデンサの容量値Ｃx［Ｆ］については、式５を満たすような下限値が存在し、式８を満たすような上限値が存在する。ＩＧＢＴ、サイリスタ、ＧＴＯ、トランジスタについてもＭＯＳＦＥＴと同様に、各端子間に寄生容量が存在する。よって、電力用半導体素子がＩＧＢＴ、サイリスタ、ＧＴＯ、あるいはトランジスタで構成される場合であっても、当該電力用半導体素子に対応して設けられるコンデンサの容量値についてはＭＯＳＦＥＴと同様に下限値及び上限値が存在する。
　ＭＯＳＦＥＴについて規定した式５を一般化すると式９となり、ＭＯＳＦＥＴについて規定した式８を一般化すると式１０となる。式９及び式１０において、電力用半導体素子についての電流流出端子とゲート端子との間の寄生容量の値をＣ1［Ｆ］（ＭＯＳＦＥＴのＣgs［Ｆ］が対応）とし、電流流入端子とゲート端子との間の寄生容量の値をＣ2［Ｆ］（ＭＯＳＦＥＴのＣdg［Ｆ］が対応）とし、電流流入端子と電流流出端子との間に印加される電圧をＶ1［Ｖ］（ＭＯＳＦＥＴのＶds［Ｖ］が対応）とし、ゲート端子と電流流出端子との間の最大許容印加電圧をＶmax［Ｖ］（ＭＯＳＦＥＴのＶgsmax［Ｖ］が対応）としている。
Figure JPOXMLDOC01-appb-M000011
Figure JPOXMLDOC01-appb-M000012
　このように、本開示の一実施形態において電力用半導体素子に対応して設けられるコンデンサの容量値Ｃx［Ｆ］については、式９を満たすような下限値が存在し、式１０を満たすような上限値が存在する。
　以上の通り、２個直列に接続された電力用半導体素子をオンオフ駆動する例について説明したが、本開示の一実施形態によるゲート駆動装置１は、３個以上直列に接続された電力用半導体素子であってもオンオフ駆動することができる。
　図１６は、本開示の一実施形態による３個直列に接続された電力用半導体素子をオンオフ駆動するゲート駆動装置を示す回路図である。一例として、３個直列に接続された電力用半導体素子ＱA、ＱB及びＱCをオンオフ駆動する例について説明する。
　電力用半導体素子ＱAにはダイオードＤAが逆並列に接続される。同様に、電力用半導体素子ＱBにはダイオードＤBが逆並列に接続され、電力用半導体素子ＱCにはダイオードＤCが逆並列に接続される。
　ゲート駆動装置１は、ゲート駆動電圧出力部１１－Ａ、１１－Ｂ及び１１－Ｃと、ゲート線１２－Ａ、１２－Ｂ及び１２－Ｃと、磁気結合部１３と、コンデンサ１４－Ａ、１４－Ｂ及び１４－Ｃとを備える。
　ゲート駆動電圧出力部１１－Ａは、電力用半導体素子ＱAに対応して設けられ、ゲート信号のオン信号に対応する正のゲート駆動電圧（例えば１０Ｖ）、及びゲート信号のオフ信号に対応する０Ｖのゲート駆動電圧を出力する。ゲート駆動電圧出力部１１－Ｂは、電力用半導体素子ＱBに対応して設けられ、ゲート信号のオン信号に対応する正のゲート駆動電圧（例えば１０Ｖ）、及びゲート信号のオフ信号に対応する０Ｖのゲート駆動電圧を出力する。ゲート駆動電圧出力部１１－Ｃは、電力用半導体素子ＱCに対応して設けられ、ゲート信号のオン信号に対応する正のゲート駆動電圧（例えば１０Ｖ）、及びゲート信号のオフ信号に対応する０Ｖのゲート駆動電圧を出力する。
　ゲート線１２－Ａは、ゲート駆動電圧出力部１１－Ａから出力されたゲート駆動電圧を、対応する電力用半導体素子ＱAの制御端子であるゲート端子２１－Ａに供給する。電力用半導体素子ＱAのゲート端子に正のゲート駆動電圧が印加されることで電力用半導体素子ＱAはオンし、電力用半導体素子ＱAのゲート端子に０Ｖのゲート駆動電圧が印加されることで電力用半導体素子ＱAはオフする。
　ゲート線１２－Ｂは、ゲート駆動電圧出力部１１－Ｂから出力されたゲート駆動電圧を、対応する電力用半導体素子ＱBの制御端子であるゲート端子２１－Ｂに供給する。電力用半導体素子ＱBのゲート端子に正のゲート駆動電圧が印加されることで電力用半導体素子ＱBはオンし、電力用半導体素子ＱBのゲート端子に０Ｖのゲート駆動電圧が印加されることで電力用半導体素子ＱBはオフする。
　ゲート線１２－Ｃは、ゲート駆動電圧出力部１１－Ｃから出力されたゲート駆動電圧を、対応する電力用半導体素子ＱCの制御端子であるゲート端子２１－Ｃに供給する。電力用半導体素子ＱCのゲート端子に正のゲート駆動電圧が印加されることで電力用半導体素子ＱCはオンし、電力用半導体素子ＱCのゲート端子に０Ｖのゲート駆動電圧が印加されることで電力用半導体素子ＱCはオフする。
　磁気結合部１３は、ゲート線１２－Ａとゲート線１２－Ｂとを磁気結合し、ゲート線１２－Ｂとゲート線１２－Ｃとを磁気結合する。
　コンデンサ１４－Ａは、電力用半導体素子ＱAに対応して設けられ、当該電力用半導体素子ＱAについての電流流入端子であるドレイン端子２２－Ａと制御端子であるゲート端子２１－Ａとの間に接続される。コンデンサ１４－Ｂは、電力用半導体素子ＱBに対応して設けられ、当該電力用半導体素子ＱBについての電流流入端子であるドレイン端子２２－Ｂと制御端子であるゲート端子２１－Ｂとの間に接続される。コンデンサ１４－Ｃは、電力用半導体素子ＱCに対応して設けられ、当該電力用半導体素子ＱCについての電流流入端子であるドレイン端子２２－Ｃと制御端子であるゲート端子２１－Ｃとの間に接続される。
　このように、本開示の一実施形態によるゲート駆動装置１は、複数個直列に接続された電力用半導体素子の個数と同じ個数のゲート駆動電圧出力部、ゲート線及びコンデンサを設け、磁気結合部にてゲート線の各々について互いに磁気結合させる構成を有する。本開示の一実施形態によれば、電力用半導体素子についてゲート信号の伝達時間や電力用半導体素子の特性にバラツキがあっても、電力用半導体素子の各々のオン動作及びオフ動作についてのスイッチングタイミングを揃え、電力用半導体素子に印加される電圧の不均衡を抑制することができる。
　続いて、本開示の一実施形態の変形例について説明する。一例として、２個直列に接続された電力用半導体素子ＱA及びＱBをオンオフ駆動する例について説明するが、３個以上直列に接続された電力用半導体素子をオンオフ駆動する場合であっても本変形例は適用可能である。
　本変形例を説明するに先立ち、本開示の実施形態のように電力用半導体素子に対応してコンデンサを設けることにより発生し得る電源短絡の可能性について説明する。
　図１７は、本開示の一実施形態において２個直列接続された電力用半導体素子を有するアームにより構成されるレグを示す回路図である。また、図１８Ａは、図１７に示すレグ内の各アームにおける電力用半導体素子への印加電圧を例示する図であり、図１８Ｂは、図１７に示すレグ内の各電力用半導体素子のゲート－ソース間電圧を例示する図である。
　図１７に示すように、例えば２個直列接続された電力用半導体素子ＱA及びＱBと、電力用半導体素子ＱA及びＱBの各々に対応するコンデンサ１４－Ａ及び１４－Ｂとで構成されるアームを２個直列することで構成されるレグ６０において、端子Ｔ1から負荷３００の方向に負荷電流ＩLOADが流れ出ていたとする。図１８Ａ及び図１８Ｂに示すように、電力用半導体素子ＱCのゲート－ソース間電圧Ｖgs-bt1及び電力用半導体素子ＱDのゲート－ソース間電圧Ｖgs-bt2が例えば負の電圧Ｖ（－）に固定され、ダイオードＤC及びＤDを介して電流が流れている状態において、電力用半導体素子ＱA及びＱBがオン動作すると、ダイオードＤC及びＤDを介して流れる電流は減少し電力用半導体素子ＱA及びＱBを流れる電流が増加する。ダイオードＤC及びＤDを介して流れる電流がゼロになると、下アーム５０－２の印加電圧Ｖbtが上昇し、上アーム５０－１の印加電圧Ｖupが下降する。この印加電圧の変化により、コンデンサ１４－Ｃ及び１４－Ｄを介して電流が流れ込むと、磁気結合部１３の寄生インダクタンスＬrやゲート抵抗Ｒgに起電圧が発生し、電力用半導体素子ＱCのゲート－ソース間電圧Ｖgs-bt1及び電力用半導体素子ＱDのゲート－ソース間電圧Ｖgs-bt2が上昇する。この電圧上昇が大きいと、電力用半導体素子ＱCのゲート－ソース間電圧Ｖgs-bt1及び電力用半導体素子ＱDのゲート－ソース間電圧Ｖgs-bt2が電力用半導体素子ＱC及び電力用半導体素子ＱDのゲート閾値電圧を超えて誤ってオン動作してしまう可能性がある。この誤動作により電力用半導体素子ＱA、ＱB、ＱC及びＱDの全てがオンした状態となると、レグ６０の上側電位Ｖｐと下側電位０Ｖとが短絡する。
　そこで、本変形例では、電力用半導体素子のゲート端子とソース端子との間にスイッチを設け、当該スイッチが属するアームとは異なるアームに設けられた電力用半導体素子がオンの期間そのスイッチをオンし、これにより、印加電圧の変化によるゲート－ソース間電圧の持ち上がりを防止してレグ６０の上側電位Ｖｐと下側電位０Ｖとの短絡を回避する。
　図１９Ａは、本開示の一実施形態の変形例によるゲート駆動装置を示す回路図である。図１９Ｂは、本開示の一実施形態の変形例によるゲート駆動装置内に設けられるスイッチをＭＯＳＦＥＴで構成した場合を示す回路図である。本変形例によれば、ゲート駆動装置１は、電力用半導体素子ＱAについての電流流出端子であるソース端子２３－Ａと制御端子であるゲート端子２１－Ａとの間に接続されるスイッチＳＷAと、スイッチＳＷAのオンオフを制御するスイッチ制御部４とさらに備える。図１９Ｂに示す例では、スイッチＳＷAをｎチャネル型ＭＯＳＦＥＴで構成したが、他の半導体スイッチング素子で構成してもよい。図１９Ａ及び図１９Ｂに示す例では、スイッチ制御部４をゲート駆動電圧出力部１１－Ａ内に設けたが、ゲート駆動電圧出力部１１－Ａの外部にスイッチ制御部４を設けてもよい。
　図１９Ａ及び図１９Ｂに示す例では電力用半導体素子ＱAに対応するスイッチＳＷAのみ示したが、スイッチは複数の電力用半導体素子の各々に対応して設けられる。図２０は、本開示の一実施形態の変形例において２個直列接続された電力用半導体素子を有するアームにより構成されるレグを備える電力変換装置を示す回路図である。
　図２０に示すように、例えば２個直列接続された電力用半導体素子ＱA及びＱB並びに電力用半導体素子ＱA及びＱBの各々に対応するコンデンサ１４－Ａ及び１４－Ｂを有する上アーム５０－１と、２個直列接続された電力用半導体素子ＱC及びＱD並びに電力用半導体素子ＱC及びＱDの各々に対応するコンデンサ１４－Ｃ及び１４－Ｄを有する下アーム５０－２とが２個直列されてレグ６０が構成される。電力用半導体素子ＱAについてのソース端子２３－Ａとゲート端子２１－Ａとの間にスイッチＳＷAが接続される。電力用半導体素子ＱBについてのソース端子２３－Ｂとゲート端子２１－Ｂとの間にスイッチＳＷBが接続される。電力用半導体素子ＱCについてのソース端子２３－Ｃとゲート端子２１－Ｃとの間にスイッチＳＷCが接続される。電力用半導体素子ＱDについてのソース端子２３－Ｄとゲート端子２１－Ｄとの間にスイッチＳＷDが接続される。なお、図２０に示す例では、一例としてスイッチＳＷA、ＳＷB、ＳＷc、及びＳＷDをｎチャネル型ＭＯＳＦＥＴで構成する。ｎチャネル型ＭＯＳＦＥＴは、正の電圧（オン信号）がゲート端子に印加されるとオン動作する。
　図２０の示す例では、スイッチＳＷA、ＳＷB、ＳＷc、及びＳＷDのオンオフを制御するスイッチ制御部４は、電力変換制御部３内に設けられる。スイッチ制御部４は、電力用半導体素子のオンオフ動作に関する１周期中における電力用半導体素子のオフ期間中、当該オフ期間中の電力用半導体素子が属するアームに設けられたスイッチをオンするよう制御する。具体例について図２１Ａ及び図２１Ｂを参照して説明する。
　図２１Ａは、図２０に示す電力変換器内の上アーム内の電力用半導体素子がオンして下アーム内の電力用半導体素子がオフする場合におけるスイッチ制御部の動作を説明する図である。また、図２１Ｂは、図２０に示す電力変換器内の上アーム内の電力用半導体素子がオフして下アーム内の電力用半導体素子がオンする場合におけるスイッチ制御部の動作を説明する図である。なお、電力用半導体素子のオンオフ切替え時の回路短絡を避けるため各ゲート信号にはデッドタイムが設けられる。
　スイッチ制御部４は、電力用半導体素子のオンオフ動作に関する１周期中における電力用半導体素子のオフ期間中に、当該オフ期間中にある電力用半導体素子が属するアームに設けられたスイッチのオン期間が少なくとも設けられるよう、スイッチのオンオフ動作を制御する。スイッチのオン期間は、当該スイッチが属するアームとは異なるアームに設けられた電力用半導体素子のオン期間よりも長く、当該スイッチが属するアームに設けられた電力用半導体素子のオフ期間よりも短くなるように制御される。
　例えば、図２１Ａに示すように、上アーム５０－１内の電力用半導体素子ＱA及びＱBに対するゲート信号Ｇａｔｅ＿１がオン期間中、下アーム５０－２内の電力用半導体素子ＱC及びＱDに対するゲート信号Ｇａｔｅ＿２がオフ期間であるとする。図２１Ａに示す例では、スイッチ制御部４は、電力用半導体素子ＱC及びＱDのオンオフ動作に関するゲート信号Ｇａｔｅ＿２の１周期中における電力用半導体素子ＱC及びＱDのオフ期間中に、当該オフ期間中にある電力用半導体素子ＱC及びＱDが属する下アーム５０－２に設けられたスイッチＳＷC及びＳＷDのオン期間が少なくとも設けられるよう、スイッチＳＷC及びＳＷDのオンオフ動作を制御する。スイッチＳＷC及びＳＷDのオン期間は、当該スイッチＳＷC及びＳＷDが属する下アーム５０－２とは異なる上アーム５０－１に設けられた電力用半導体素子ＱA及びＱBのオン期間よりも長く、当該スイッチＳＷC及びＳＷDが属する下アーム５０－２に設けられた電力用半導体素子ＱC及びＱDのオフ期間よりも短くなるように制御される。
　また例えば、図２１Ｂに示すように、下アーム５０－２内の電力用半導体素子ＱC及びＱDに対するゲート信号Ｇａｔｅ＿２がオン期間中、上アーム５０－１内の電力用半導体素子ＱA及びＱBに対するゲート信号Ｇａｔｅ＿１がオフ期間であるとする。図２１Ｂに示す例では、スイッチ制御部４は、電力用半導体素子ＱA及びＱBのオンオフ動作に関するゲート信号Ｇａｔｅ＿１の１周期中における電力用半導体素子ＱA及びＱBのオフ期間中に、当該オフ期間中にある電力用半導体素子ＱA及びＱBが属する上アーム５０－１に設けられたスイッチＳＷA及びＳＷBのオン期間が少なくとも設けられるよう、スイッチＳＷA及びＳＷBのオンオフ動作を制御する。スイッチＳＷA及びＳＷBのオン期間は、当該スイッチＳＷA及びＳＷBが属する上アーム５０－１とは異なる下アーム５０－２に設けられた電力用半導体素子ＱC及びＱDのオン期間よりも長く、当該スイッチＳＷA及びＳＷBが属する上アーム５０－１に設けられた電力用半導体素子ＱA及びＱBのオフ期間よりも短くなるように制御される。
　このように、本変形例では、電力用半導体素子のゲート端子とソース端子との間にスイッチを設け、当該スイッチが属するアームとは異なるアームに設けられた電力用半導体素子がオンの期間そのスイッチをオンし、これにより、印加電圧の変化によるゲート－ソース間電圧の持ち上がりを防止してレグ６０の上側電位Ｖｐと下側電位０Ｖとの短絡を回避する。
　続いて、本開示の一実施形態及び変形例におけるＭＯＳＦＥＴのドレイン端子とゲート端子との間に設けられるコンデンサの配置場所の例について説明する。
　コンデンサの各々は、電力用半導体素子の各々に対応して設けられるが、コンデンサの一方の端子と電力用半導体素子のゲート端子との間の接続配線や、コンデンサのもう一方の端子と電力用半導体素子のドレイン端子との間の接続配線が長いと、大きな寄生インピーダンスが発生してしまう。図３～図５を参照して説明したようにコンデンサに流れ込む電流により電力用半導体素子のオンオフ動作のタイミングを補正していることから、寄生インピーダンスが大きいとタイミング補正の効果が少なくなってしまう。そこで、コンデンサの各々は、対応する前記電力用半導体素子に近接して配置されるようにする。図２２Ａは、本開示の一実施形態によるゲート駆動装置におけるコンデンサの配置例を示す透過斜視図である。図２２Ａでは、一例として１つの電力用半導体素子を有するパワーモジュール４２を示している。例えば図２２Ａに示すように、コンデンサ１４が実装されたプリント基板４１が、電力用半導体素子を有するパワーモジュール４２に隣接して配置される。その際、コンデンサ１４を、対応するパワーモジュール４２内の電力用半導体素子に近接して配置する（例えば直上、直下、または真横に配置する）ことで、コンデンサ１４の一方の端子と電力用半導体素子のゲート端子との間の接続配線、及びコンデンサ１４のもう一方の端子と電力用半導体素子のソース端子との間の接続配線ができるだけ短くなるようにする。これにより、寄生インピーダンスを小さくすることができる。図２２Ａでは、電力用半導体素子がＭＯＳＦＥＴである場合を示したが、図２２Ｂは、電力用半導体素子としてＩＧＢＴを有するパワーモジュールを例示する斜視図である。例えば電力用半導体素子がＩＧＢＴである場合、パワーモジュール４２には、ＩＧＢＴのゲート端子２１とコレクタ端子２２とエミッタ端子２３とが設けられている。コンデンサ１４の一方の端子とＩＧＢＴのゲート端子２１との間の接続配線、及びコンデンサ１４のもう一方の端子とＩＧＢＴのコレクタ端子２２との間の接続配線ができるだけ短くなるように、コンデンサ１４を、対応するパワーモジュール４２のＩＧＢＴに近接して配置する。
　続いて、本開示の一実施形態及び変形例において電力用半導体素子に印加される電圧の抑制効果をより一層高めることができる冷却器の設置について説明する。
　図２３は、本開示の一実施形態によるゲート駆動装置に設けられる冷却器を例示する斜視図である。
　電力用半導体素子は、オンオフ動作時における自己発熱により温度が上昇する。よって、例えば設計上の制約や電力用半導体素子の配置位置によって、電力変換装置において電力用半導体素子ごとに温度差が生じる場合がある。電力用半導体素子の温度が上昇するとゲート閾値電圧が低下する。電力用半導体素子間に温度差があると、ゲート閾値電圧にバラツキが生じ、オン動作時及びオフ動作時における印加電圧の不均衡度が大きくなる。そこで、電力用半導体素子の各々が、同一の冷却器５によって冷却されるようにすることで、電力用半導体素子間の温度差を抑えてゲート閾値電圧にバラツキが生じないようにし、電力用半導体素子の各々のオン動作及びオフ動作についてのスイッチングタイミングを揃え、電力用半導体素子に印加される電圧の不均衡をより確実に抑制する。
　図２３に示す例では、コンデンサ１４－Ａが実装されたプリント基板４１－Ａが、電力用半導体素子を有するパワーモジュール４２－Ａに隣接して配置され、コンデンサ１４－Ｂが実装されたプリント基板４１－Ｂが、電力用半導体素子を有するパワーモジュール４２－Ｂに隣接して配置される。パワーモジュール４２－Ａ及び４２－Ｂは、同一の冷却器５の上に配置されており、パワーモジュール４２－Ａ及び４２－Ｂに対して冷却器５によって同様の冷却効果が得られるようにする。冷却器５の例としては、例えばヒートシンク、ヒートパイプ、風冷式熱交換器、水冷式熱交換器などがある。
　以上説明したように、本開示の一実施形態及び変形例によれば、ゲート線におけるゲート信号の伝達時間や電力用半導体素子の特性にバラツキがあったとしても、電力用半導体素子の各々のオン動作及びオフ動作についてのスイッチングタイミングを揃えることができ、電力用半導体素子に印加される電圧の不均衡を抑制することができる。
　１　　ゲート駆動装置
　２　　電力変換回路部
　３　　電力変換制御部
　４　　スイッチ制御部
　５　　冷却器
　１１－Ａ、１１－Ｂ、１１－Ｃ、１１－Ｄ　　ゲート駆動電圧出力部
　１２－Ａ、１２－Ｂ。１２－Ｃ　　ゲート線
　１３　　磁気結合部
　１４、１４－Ａ、１４－Ｂ、１４－Ｃ、１４－Ｄ　　コンデンサ
　２１、２１－Ａ、２１－Ｂ、２１－Ｃ、２１－Ｄ　　ゲート端子
　２２　　コレクタ端子
　２２－Ａ、２２－Ｂ、２２－Ｃ、２２－Ｄ　　ドレイン端子
　２３　　エミッタ端子
　２３－Ａ、２３－Ｂ、２３－Ｃ、２３－Ｄ　　ソース端子
　３０　　磁性体
　４１、４１－Ａ、４１－Ｂ　　プリント基板
　４２　　パワーモジュール
　５０　　アーム
　５０－１　　上アーム
　５０－２　　下アーム
　６０　　レグ
　１００　　電力変換装置
　２００　　直流電源
　３００　　負荷
　ＤA、ＤB、ＤC、ＤD　　ダイオード
　Ｌr　　寄生インダクタンス
　Ｐ1、Ｐ2　　端子
　ＱA、ＱB、ＱC、ＱD　　電力用半導体素子
　Ｒg　　ゲート抵抗
　ＳＷA、ＳＷB、ＳＷC、ＳＷD　　スイッチ
　Ｔ1、Ｔ2　　端子

Claims (11)

  1. 　複数個直列に接続された電力用半導体素子のゲート駆動装置であって、
    　前記電力用半導体素子の各々に対応して設けられ、ゲート駆動電圧を出力するゲート駆動電圧出力部と、
    　前記ゲート駆動電圧出力部から出力された前記ゲート駆動電圧を対応する前記電力用半導体素子の各々のゲート端子に供給するゲート線と、
    　前記ゲート線の各々を互いに磁気結合する磁気結合部と、
    　前記電力用半導体素子の各々に対応して設けられ、当該電力用半導体素子についての電流流入端子と前記ゲート端子との間に接続されるコンデンサと、
    を備える、ゲート駆動装置。
  2. 　前記電力用半導体素子についての電流流出端子と前記ゲート端子との間の寄生容量の値をＣ1、前記電流流入端子と前記ゲート端子との間の寄生容量の値をＣ2としたとき、
    　前記コンデンサは、
    Figure JPOXMLDOC01-appb-M000001
     を満たす容量値Ｃxを有する、請求項１に記載のゲート駆動装置。
  3. 　前記電力用半導体素子についての電流流出端子と前記ゲート端子との間の寄生容量の値をＣ1、前記電流流入端子と前記電流流出端子との間に印加される電圧をＶ1、前記ゲート端子と前記電流流出端子との間の最大許容印加電圧をＶmaxとしたとき、
    　前記コンデンサは、
    Figure JPOXMLDOC01-appb-M000002
     を満たす容量値Ｃxを有する、請求項１または２に記載のゲート駆動装置。
  4. 　前記コンデンサの各々は、対応する前記電力用半導体素子に近接して配置される、請求項１～３のいずれか一項に記載のゲート駆動装置。
  5. 　前記電力用半導体素子の各々は、同一の冷却器によって冷却される、請求項１～４のいずれか一項に記載のゲート駆動装置。
  6. 　前記電力用半導体素子の電流流入端子は、ドレイン端子、コレクタ端子、またはアノード端子である、請求項１～５のいずれか一項に記載のゲート駆動装置。
  7. 　前記電力用半導体素子の電流流出端子は、ソース端子、エミッタ端子、またはカソード端子である、請求項１～６のいずれか一項に記載のゲート駆動装置。
  8. 　請求項１～７のいずれか一項に記載のゲート駆動装置と、
    　複数個直列に接続された前記電力用半導体素子と当該電力用半導体素子に対応する前記コンデンサとが設けられたアームを２個有し、前記電力用半導体素子のオンオフ動作に応じて電力変換動作を行う電力変換回路部と、
    　前記電力変換回路部の電力変換動作を制御する電力変換制御部と、
    を備える、電力変換装置。
  9. 　前記電力用半導体素子の各々に対応して設けられ、当該電力用半導体素子についての電流流出端子と前記ゲート端子との間に接続されるスイッチをさらに備える、請求項８に記載の電力変換装置。
  10. 　前記電力用半導体素子のオンオフ動作に関する１周期中における前記電力用半導体素子のオフ期間中に、当該オフ期間中にある前記電力用半導体素子が属する前記アームに設けられた前記スイッチのオン期間が少なくとも設けられるよう、前記スイッチのオンオフ動作を制御するスイッチ制御部をさらに備える、請求項９に記載の電力変換装置。
  11. 　前記スイッチのオン期間は、当該スイッチが属する前記アームとは異なる前記アームに設けられた前記電力用半導体素子のオン期間よりも長く、当該スイッチが属する前記アームに設けられた前記電力用半導体素子のオフ期間よりも短い、請求項１０に記載の電力変換装置。
PCT/JP2021/042331 2021-11-17 2021-11-17 電力用半導体素子のゲート駆動装置及び電力変換装置 WO2023089711A1 (ja)

Priority Applications (2)

Application Number Priority Date Filing Date Title
PCT/JP2021/042331 WO2023089711A1 (ja) 2021-11-17 2021-11-17 電力用半導体素子のゲート駆動装置及び電力変換装置
JP2023561997A JP7549748B2 (ja) 2021-11-17 2021-11-17 電力用半導体素子のゲート駆動装置及び電力変換装置

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
PCT/JP2021/042331 WO2023089711A1 (ja) 2021-11-17 2021-11-17 電力用半導体素子のゲート駆動装置及び電力変換装置

Publications (1)

Publication Number Publication Date
WO2023089711A1 true WO2023089711A1 (ja) 2023-05-25

Family

ID=86396446

Family Applications (1)

Application Number Title Priority Date Filing Date
PCT/JP2021/042331 WO2023089711A1 (ja) 2021-11-17 2021-11-17 電力用半導体素子のゲート駆動装置及び電力変換装置

Country Status (2)

Country Link
JP (1) JP7549748B2 (ja)
WO (1) WO2023089711A1 (ja)

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS61237513A (ja) * 1985-04-12 1986-10-22 Mitsubishi Electric Corp 電界効果型トランジスタの駆動回路
JP2002204578A (ja) * 2001-01-09 2002-07-19 Fuji Electric Co Ltd 直列接続された電圧駆動型半導体素子の制御装置
JP2006042512A (ja) * 2004-07-28 2006-02-09 Fuji Electric Holdings Co Ltd 電圧駆動型半導体素子の電圧ばらつき抑制方式
JP2010193563A (ja) * 2009-02-16 2010-09-02 Tokyo Electric Power Co Inc:The 半導体スイッチ回路
WO2020183702A1 (ja) * 2019-03-14 2020-09-17 オムロン株式会社 半導体デバイスのための電圧バランス回路

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS61237513A (ja) * 1985-04-12 1986-10-22 Mitsubishi Electric Corp 電界効果型トランジスタの駆動回路
JP2002204578A (ja) * 2001-01-09 2002-07-19 Fuji Electric Co Ltd 直列接続された電圧駆動型半導体素子の制御装置
JP2006042512A (ja) * 2004-07-28 2006-02-09 Fuji Electric Holdings Co Ltd 電圧駆動型半導体素子の電圧ばらつき抑制方式
JP2010193563A (ja) * 2009-02-16 2010-09-02 Tokyo Electric Power Co Inc:The 半導体スイッチ回路
WO2020183702A1 (ja) * 2019-03-14 2020-09-17 オムロン株式会社 半導体デバイスのための電圧バランス回路

Also Published As

Publication number Publication date
JPWO2023089711A1 (ja) 2023-05-25
JP7549748B2 (ja) 2024-09-11

Similar Documents

Publication Publication Date Title
JP6819256B2 (ja) 駆動回路及び該回路を含んでなる半導体モジュール
US7729144B2 (en) DC/DC power conversion device
US8766711B2 (en) Switching circuit with controlled driver circuit
US9559683B2 (en) System and method for a switch having a normally-on transistor and a normally-off transistor
US6559492B1 (en) On-die switching power converter with stepped switch drivers and method
JP6617571B2 (ja) 半導体スイッチング素子のゲート駆動回路
US7619907B2 (en) DC/DC power conversion device
KR20110123169A (ko) 스위칭 게이트 드라이브
US11165421B1 (en) Driving circuit for switching element and switching circuit
KR20090077084A (ko) 3 레벨 전력 변환 장치
JPWO2019038957A1 (ja) 制御回路および電力変換装置
JP6090007B2 (ja) 駆動回路
US11394288B2 (en) Negative voltage generation circuit and power conversion device using same
US11336188B2 (en) Power conversion circuit
US20180138800A1 (en) Dc-dc converter for controlling an aircraft fan inverter, and associated control method and fan
US12101018B2 (en) Driving circuit for switching element and switching circuit
JPH0225107A (ja) 半導体スイッチ素子の過電圧抑制回路
WO2023089711A1 (ja) 電力用半導体素子のゲート駆動装置及び電力変換装置
US7362594B2 (en) Adaptive resonant switching power system
TWI394359B (zh) 用以減少功率元件切換時功率損失之電路架構
JP7384714B2 (ja) 半導体装置の配線回路、半導体装置の配線回路の制御方法、半導体装置、電力変換装置、並びに鉄道車両用電気システム
JPH08149796A (ja) 電圧駆動型スイッチ素子のドライブ回路
JP2018074676A (ja) ゲート駆動回路
Ma et al. An integrated 80-V class-D power output stage with 94% efficiency in a 0.14 µm SOI BCD process
Leedham et al. Design of a high speed power MOSFET driver and its use in a half-bridge converter

Legal Events

Date Code Title Description
121 Ep: the epo has been informed by wipo that ep was designated in this application

Ref document number: 21964726

Country of ref document: EP

Kind code of ref document: A1

WWE Wipo information: entry into national phase

Ref document number: 2023561997

Country of ref document: JP