JPS61237513A - 電界効果型トランジスタの駆動回路 - Google Patents
電界効果型トランジスタの駆動回路Info
- Publication number
- JPS61237513A JPS61237513A JP7775585A JP7775585A JPS61237513A JP S61237513 A JPS61237513 A JP S61237513A JP 7775585 A JP7775585 A JP 7775585A JP 7775585 A JP7775585 A JP 7775585A JP S61237513 A JPS61237513 A JP S61237513A
- Authority
- JP
- Japan
- Prior art keywords
- voltage
- effect transistor
- field effect
- time
- turned
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Electronic Switches (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はスイッチング動作を行なう電界効果型トランジ
スタの駆動回路において、ＯＮ、ＯＦＦ動作の遅延時間
を少なくし、かつソフトなＯＮ。
スタの駆動回路において、ＯＮ、ＯＦＦ動作の遅延時間
を少なくし、かつソフトなＯＮ。
ＯＦＦ動作を可能にする電界効果型トランジスタの駆動
回路に関するものである。
回路に関するものである。
Ｃ従来の技術〕
パワーＭＯＳ型の電界効果型トランジスタの駆動回路に
あっては電界効果型トランジスタのＯＮ命令やＯＦＦ命
令が出力されてから実際に電界効果型トランジスタがＯ
Ｎ、ＯＦＦ状態になるまでには種々の原因による遅延時
間が存在する。
あっては電界効果型トランジスタのＯＮ命令やＯＦＦ命
令が出力されてから実際に電界効果型トランジスタがＯ
Ｎ、ＯＦＦ状態になるまでには種々の原因による遅延時
間が存在する。
またＯＮ、ＯＦＦのスイッチング動作を行なう場合負荷
の影響によって急激な衝撃電流が流れることがある。
の影響によって急激な衝撃電流が流れることがある。
このような従来の電界効果型トランジスタの駆動回路と
その動作例を第５図ないし第９図に基づいて説明する。
その動作例を第５図ないし第９図に基づいて説明する。
第５図は従来の電界効果型トランジスタの駆動回路図で
、■はパワーＭＯＳ型の電界効果型トランジスタ、Ｒ１
は電界効果型トランジスタのＯＮ。
、■はパワーＭＯＳ型の電界効果型トランジスタ、Ｒ１
は電界効果型トランジスタのＯＮ。
ＯＦＦ動作をソフトにするためのゲート抵抗、３は負荷
、４は主電源、ＳＷｌ、ＳＷ２はスイッチ、７は電界効
果型トランジスタ１をＯＮ状態とするための０．Ｎ電源
、８は電界効果型トランジスタ１をＯＦＦ状態とするの
ＯＦＦ電源である。
、４は主電源、ＳＷｌ、ＳＷ２はスイッチ、７は電界効
果型トランジスタ１をＯＮ状態とするための０．Ｎ電源
、８は電界効果型トランジスタ１をＯＦＦ状態とするの
ＯＦＦ電源である。
ここにおいて、電界効果型トランジスタ１のゲート（以
下単にＧという）にはゲー）Ｒ＋が接続されていて、電
界効果型トランジスタのドレイン（以下単にＤという）
とソース（以下単にＳという）間には主電源４と負荷３
が直列に接続されている。
下単にＧという）にはゲー）Ｒ＋が接続されていて、電
界効果型トランジスタのドレイン（以下単にＤという）
とソース（以下単にＳという）間には主電源４と負荷３
が直列に接続されている。
一方直列に接続されたＯＮ電源７とＯＦＦ電源８のＯＮ
電源のプラス側はスイッチＳＷ、を介してゲート抵抗Ｒ
５の電源側端子２ａに接続され、そのＯＦＦ電源のマイ
ナス側はスイッチＳＷ１を介してゲート抵抗Ｒ１の電源
側端子２ａに接続されている。
電源のプラス側はスイッチＳＷ、を介してゲート抵抗Ｒ
５の電源側端子２ａに接続され、そのＯＦＦ電源のマイ
ナス側はスイッチＳＷ１を介してゲート抵抗Ｒ１の電源
側端子２ａに接続されている。
またこの直列に接続されたＯＮ電源７のマイナス側とＯ
ＦＦ電源８のプラス側の接続点７ａは電界効果型トラン
ジスタ１のソースＳに接続されている。
ＦＦ電源８のプラス側の接続点７ａは電界効果型トラン
ジスタ１のソースＳに接続されている。
なおこの場合電界効果型トランジスタ１のＧ−８間の入
力容量は第６図及び第７図の等価回路に示すようにＯＮ
状態の時でＣａ３＋ 、 ＯＦ Ｆ状態時でｃｃｓｚ
と表わされ、一般にｃａｓ＋ ＜ｃｃｓｚとなっていて
、また電界効果型トランジスタ１のＤ −３間にはミラ
ー効果によるミラー容量ＣＧＩｌｌが存在する。
力容量は第６図及び第７図の等価回路に示すようにＯＮ
状態の時でＣａ３＋ 、 ＯＦ Ｆ状態時でｃｃｓｚ
と表わされ、一般にｃａｓ＋ ＜ｃｃｓｚとなっていて
、また電界効果型トランジスタ１のＤ −３間にはミラ
ー効果によるミラー容量ＣＧＩｌｌが存在する。
このような回路構成においてまず電界効果型トランジス
タ１をＯＮ状態とする時の動作を第８図に基づいて説明
する。
タ１をＯＮ状態とする時の動作を第８図に基づいて説明
する。
第８図において、時間１＝１．でスイッチＳＷＩをＯＮ
にし、スイッチＳＷ２をＯＦＦにすると電圧が■１であ
るＯＮ電源７の電圧■１がゲート抵抗Ｒ８を介して電界
効果型トランジスタ１のＧ−８間に加わり、これによっ
てＧ−３間の電圧ＶＧＳは電圧■１に向かって時定数Ｒ
Ｉ ＸＣＧ！＋の指数関数曲線で上昇する。
にし、スイッチＳＷ２をＯＦＦにすると電圧が■１であ
るＯＮ電源７の電圧■１がゲート抵抗Ｒ８を介して電界
効果型トランジスタ１のＧ−８間に加わり、これによっ
てＧ−３間の電圧ＶＧＳは電圧■１に向かって時定数Ｒ
Ｉ ＸＣＧ！＋の指数関数曲線で上昇する。
この過程において時間１＝１２でＧ−３間の電圧Ｖｌ、
Ｓがスレーショルド電圧■ア□に達するとドレイン電流
１．が流れ始め、これに伴なってＤ−３間の電圧ｖ０は
下降を始める。
Ｓがスレーショルド電圧■ア□に達するとドレイン電流
１．が流れ始め、これに伴なってＤ−３間の電圧ｖ０は
下降を始める。
この時電界効果型トランジスタ１のＧ−Ｄ間にはミラー
効果によるミラー容量ＣＧＩ、があるので、このミラー
容Ｉｔ Ｃａ ｏによってＤ−３間の電圧■ｌ１ｌｓが
かなり下がるまでの一定時間すなわち時間１＝１２から
時間１＝１．に至るまでの時間停留状態（フラットな状
態）になる。
効果によるミラー容量ＣＧＩ、があるので、このミラー
容Ｉｔ Ｃａ ｏによってＤ−３間の電圧■ｌ１ｌｓが
かなり下がるまでの一定時間すなわち時間１＝１２から
時間１＝１．に至るまでの時間停留状態（フラットな状
態）になる。
また時間１＝１．に達すると今度は電界効果型トランジ
スタ１の各内部容量が増加し始めるのでＣ−Ｓ間の電圧
ＶＧＳは時間１＝１．から１＝１４に至るまでの間停留
状態を持続する。
スタ１の各内部容量が増加し始めるのでＣ−Ｓ間の電圧
ＶＧＳは時間１＝１．から１＝１４に至るまでの間停留
状態を持続する。
そして時間１＝１４になると電界効果型トランジスタ１
の内部容量の増加が止まるのでＧ−３間の電圧ＶＣＳは
停留状態を脱し、再び電圧■１に向かって時定数Ｒ＋
ｘｃＧｓ２の指数関数曲線で上昇する。
の内部容量の増加が止まるのでＧ−３間の電圧ＶＣＳは
停留状態を脱し、再び電圧■１に向かって時定数Ｒ＋
ｘｃＧｓ２の指数関数曲線で上昇する。
しかしてこの電界効果型トランジスタ１をＯＮ状態にす
るときの動作においては例えばインバータ装置のように
、直流電圧間に２個の電界効果型トランジスタを接続さ
せ、交互にオン、オフを繰り返しかつモータ等の誘導性
負荷を駆動する場合は、電界効果型トランジスタとは逆
向に接続された還流ダイオードに電流が流れている状態
で急激に逆バイアスをかけるモードが存在するので第８
図の破線のように大きなリカバリ電流１．が流れる。
るときの動作においては例えばインバータ装置のように
、直流電圧間に２個の電界効果型トランジスタを接続さ
せ、交互にオン、オフを繰り返しかつモータ等の誘導性
負荷を駆動する場合は、電界効果型トランジスタとは逆
向に接続された還流ダイオードに電流が流れている状態
で急激に逆バイアスをかけるモードが存在するので第８
図の破線のように大きなリカバリ電流１．が流れる。
次に電界効果型トランジスタｌをＯＦＦ状態とする時の
動作を第９図に基づいて説明する。
動作を第９図に基づいて説明する。
第９図において、時間１＝１．でスイッチＳＷ。
をＯＦＦにし、スイッチＳＷ２をＯＮにすると電圧が−
Ｖ２であるＯＦＦ電源８の電圧−■２がゲート抵抗Ｒ１
を介して電界効果型トランジスタ１のＧ−３間に加わり
、これによってＧ−３間の電圧ＶＧＳは電圧−ｖ２に向
かって時定数ＲＩ×ＣＧｓｚの指数関数曲線で減少する
。
Ｖ２であるＯＦＦ電源８の電圧−■２がゲート抵抗Ｒ１
を介して電界効果型トランジスタ１のＧ−３間に加わり
、これによってＧ−３間の電圧ＶＧＳは電圧−ｖ２に向
かって時定数ＲＩ×ＣＧｓｚの指数関数曲線で減少する
。
この過程において時間１＝１６になると電界効果型トラ
ンジスタ１の内部容量は減少し始めるためＶＣＳは停留
状態に入り、時間１＝１．に至るまでこの停留状態を持
続する。
ンジスタ１の内部容量は減少し始めるためＶＣＳは停留
状態に入り、時間１＝１．に至るまでこの停留状態を持
続する。
また時間１＝１．になると今度は電界効果型トランジス
タｌの内部容量の減少が止まり、ドレイン電流Ｉ１１が
減少し始め、Ｄ−３間の電圧ＶＯＳが増加し始めるため
ミラー効果によるミラー容量ＣＧＤの影響でＧ−３間の
電圧Ｖ （、５は停留状態を持続する。
タｌの内部容量の減少が止まり、ドレイン電流Ｉ１１が
減少し始め、Ｄ−３間の電圧ＶＯＳが増加し始めるため
ミラー効果によるミラー容量ＣＧＤの影響でＧ−３間の
電圧Ｖ （、５は停留状態を持続する。
そして時間１＝１．になるとミラー効果が終了しＧ−３
間の電圧ＶＣＳはふたたび一■２に向かって時定数Ｒ１
×ＣＧＳＩの指数関数曲線で減少する。
間の電圧ＶＣＳはふたたび一■２に向かって時定数Ｒ１
×ＣＧＳＩの指数関数曲線で減少する。
しかしてこの電界効果型トランジスタ１をＯＦＦ状態と
するときの動作においては電界効果型トランジスタ１の
Ｇ−３間の電圧ＶＧＳをゆっくりと０にしないと第９図
に示すように負荷３の誘導成分の影響で電界効果型トラ
ンジスタ１のＤ−８間の電圧■。、に大きなサージ電圧
■、が発生する。
するときの動作においては電界効果型トランジスタ１の
Ｇ−３間の電圧ＶＧＳをゆっくりと０にしないと第９図
に示すように負荷３の誘導成分の影響で電界効果型トラ
ンジスタ１のＤ−８間の電圧■。、に大きなサージ電圧
■、が発生する。
従来の電界効果型トランジスタの駆動回路は以上のよう
に構成されているので以下の問題があった。
に構成されているので以下の問題があった。
まずオン時について第８図で説明すると、ゲート抵抗Ｒ
２を小さくすると１＝１．からＲ４までの時間は短かく
なりオンは早くなるが、インバータ等の用途ではドレイ
ン電流■。に大きなりカバリ電流（破線）が生じて、ス
イッチング損失の増大及び還流ダイオードの破壊等を招
き、またゲート抵抗Ｒ８を大きくするとオンばソフトに
なりリカバリ電流は減少するが１＝１３からＲ４までの
期間が長くなってスイッチング損失の増大を招く問題が
あった。
２を小さくすると１＝１．からＲ４までの時間は短かく
なりオンは早くなるが、インバータ等の用途ではドレイ
ン電流■。に大きなりカバリ電流（破線）が生じて、ス
イッチング損失の増大及び還流ダイオードの破壊等を招
き、またゲート抵抗Ｒ８を大きくするとオンばソフトに
なりリカバリ電流は減少するが１＝１３からＲ４までの
期間が長くなってスイッチング損失の増大を招く問題が
あった。
次にオフ時について第９図で説明すると、ゲート抵抗Ｒ
１ｌを小さくしたり逆バイアス電圧の絶対値■２を大き
くすると時間１＝１．から１ａまでの時間は短かくなり
オフは早くなるがＤ−５間の電圧■。に大きなサージ電
圧が発生し、スイッチング損失の増大や電界効果型トラ
ンジスタの破壊を招く問題があった。
１ｌを小さくしたり逆バイアス電圧の絶対値■２を大き
くすると時間１＝１．から１ａまでの時間は短かくなり
オフは早くなるがＤ−５間の電圧■。に大きなサージ電
圧が発生し、スイッチング損失の増大や電界効果型トラ
ンジスタの破壊を招く問題があった。
本発明は、上記のような問題点を解消するためになされ
たもので、オン時についてはソフトにかつ早くオンする
ことができ、オフ時についてもソフトにかつオフするま
での遅延時間を短かくすることができる電界効果型トラ
ンジスタの駆動回路を得ることを目的としている。
たもので、オン時についてはソフトにかつ早くオンする
ことができ、オフ時についてもソフトにかつオフするま
での遅延時間を短かくすることができる電界効果型トラ
ンジスタの駆動回路を得ることを目的としている。
このため本発明は、電界効果型トランジスタの駆動回路
において、電界効果型トランジスタのゲートとドレイン
の間に電界効果型トランジスタのＯＮ、ＯＦＦ動作時に
おける緩衝用のコンデンサを接続させたことを特徴とし
ている。
において、電界効果型トランジスタのゲートとドレイン
の間に電界効果型トランジスタのＯＮ、ＯＦＦ動作時に
おける緩衝用のコンデンサを接続させたことを特徴とし
ている。
上記構成において、電界効果型トランジスタのゲートと
ドレインの間に接続された過度電流緩衝用のコンデンサ
は外付のミラー容量として働き、電界効果型トランジス
タをＯＮ状態とする時にはドレイン電流■。の上昇率と
Ｄ−３間の電圧■。。
ドレインの間に接続された過度電流緩衝用のコンデンサ
は外付のミラー容量として働き、電界効果型トランジス
タをＯＮ状態とする時にはドレイン電流■。の上昇率と
Ｄ−３間の電圧■。。
の下降率を小さくするとともにリカバリ電流を減少させ
る作用を有する。
る作用を有する。
また電界効果型トランジスタをＯＦＦ状態とする時には
ドレイン電流■、の上昇率とＤ−３間の電圧■。、の下
降率を小さくするとともにサージ電圧を減少させる作用
を有する。
ドレイン電流■、の上昇率とＤ−３間の電圧■。、の下
降率を小さくするとともにサージ電圧を減少させる作用
を有する。
以下第１図ないし第４図に基づいて本発明の詳細な説明
する。
する。
第１図は本発明の一実施例を示す回路図で、■はパワー
ＭＯ３型の電界効果型トランジスタ、Ｒ１は電界効果型
トランジスタのＯＮ、ＯＦＦ動作をソフトにするための
ゲート抵抗、３は負荷、４は主電源、ＳＷ＋ 、ＳＷｚ
はスイッチ、７は電界効果型トランジスタ１をＯＮ状態
とするのＯＮ電源、８は電界効果型トランジスタ１をＯ
ＦＦ状態とするためのＯＦＦ電源、Ｃｏは緩衝用コンデ
ンサである。
ＭＯ３型の電界効果型トランジスタ、Ｒ１は電界効果型
トランジスタのＯＮ、ＯＦＦ動作をソフトにするための
ゲート抵抗、３は負荷、４は主電源、ＳＷ＋ 、ＳＷｚ
はスイッチ、７は電界効果型トランジスタ１をＯＮ状態
とするのＯＮ電源、８は電界効果型トランジスタ１をＯ
ＦＦ状態とするためのＯＦＦ電源、Ｃｏは緩衝用コンデ
ンサである。
ここにおいて、電界効果型トランジスタｌのＧにはゲー
ト抵抗Ｒ１が接続されていて、電界効果型トランジスタ
のＧ−３間には主電源４と負荷３が直列に接続されてい
る。
ト抵抗Ｒ１が接続されていて、電界効果型トランジスタ
のＧ−３間には主電源４と負荷３が直列に接続されてい
る。
一方直列に接続されたＯＮ電源７とＯＦＦ電源８のＯＮ
電源のプラス側はスイッチＳＷ、を介してゲート抵抗Ｒ
１の電源側端子２ａに接続され、そのＯＦＦ電源のマイ
ナス側はスイッチＳＷ、を介してゲー ト抵抗Ｒ８の電
源側端子２ａに接続されている。
電源のプラス側はスイッチＳＷ、を介してゲート抵抗Ｒ
１の電源側端子２ａに接続され、そのＯＦＦ電源のマイ
ナス側はスイッチＳＷ、を介してゲー ト抵抗Ｒ８の電
源側端子２ａに接続されている。
またこの直列に接続されたＯＮ電ｔｘ７のマイナス側と
ＯＦＦ電源８のプラス側の接続点７ａは電界効果型トラ
ンジスタ１のソースＳに接続されている。
ＯＦＦ電源８のプラス側の接続点７ａは電界効果型トラ
ンジスタ１のソースＳに接続されている。
またこの電界効果型トランジスタＩのＧ−３間は緩衝用
コンデンサＣ０が接続されている。
コンデンサＣ０が接続されている。
このように構成において電界効果型トランジスタ１をＯ
Ｎ状態にするためスイッチＳ Ｗ ＋をＯＮにしスイッ
チＳＷ２をＯＦＦにしたときのＧ−３間の電圧Ｖ Ｇ
Ｓ 、 ドレイン電流ＩＱ、Ｄ−３間の電圧ＶＤＳの
動作波形図を第２図に基づいて説明する。
Ｎ状態にするためスイッチＳ Ｗ ＋をＯＮにしスイッ
チＳＷ２をＯＦＦにしたときのＧ−３間の電圧Ｖ Ｇ
Ｓ 、 ドレイン電流ＩＱ、Ｄ−３間の電圧ＶＤＳの
動作波形図を第２図に基づいて説明する。
第２図において時間１＝１．、においてスイッチＳＷ、
をＯＮ、スイッチＳＷ２をＯＦＦにするとＣ−Ｓ間の電
圧■。、は電圧Ｖ１に向かって時定数Ｒ＋ＸＣｃｓ＋の
指定関数曲線で上昇する。
をＯＮ、スイッチＳＷ２をＯＦＦにするとＣ−Ｓ間の電
圧■。、は電圧Ｖ１に向かって時定数Ｒ＋ＸＣｃｓ＋の
指定関数曲線で上昇する。
この過程においてＧ−３間の電圧ＶＣＳがスレーショル
ド電圧ＶＴＨに達するとすなわち時間ｔ−ｔ２．になる
と、ミラー効果によるミラー容量Ｃ６，１と緩衝用コン
デンサＣ８の影響によりＧ−８間の電圧Ｖ ６５は停留
状態になる。
ド電圧ＶＴＨに達するとすなわち時間ｔ−ｔ２．になる
と、ミラー効果によるミラー容量Ｃ６，１と緩衝用コン
デンサＣ８の影響によりＧ−８間の電圧Ｖ ６５は停留
状態になる。
ここにおいて緩衝用コンデンサＣ０が存在する分だけＧ
−３間の電圧ＶＧＳの停留状態は長くなり、時間１＝１
２．から時間１＝１３．に至るまでの時間が長（なる。
−３間の電圧ＶＧＳの停留状態は長くなり、時間１＝１
２．から時間１＝１３．に至るまでの時間が長（なる。
これに伴なってドレイン電流■、の上昇率とＤ−Ｓ間の
電圧Ｖ。Ｓの下降率は小さくなり、リカバリ電流ＩＲも
減少するようになる。
電圧Ｖ。Ｓの下降率は小さくなり、リカバリ電流ＩＲも
減少するようになる。
また時間ｔ＝ｔ３．に達すると電界効果型トランジスタ
１の各内部容量が増加し始めるのでＧ−５間の電圧ＶＣ
Ｓは停留状態を持続する。
１の各内部容量が増加し始めるのでＧ−５間の電圧ＶＣ
Ｓは停留状態を持続する。
そして時間１＝１．、に達すると電界効果型トランジス
タ１の内部容量の増加が止まるのでＧ−３間の電圧Ｖ（
，３は停留状態を脱して再び電圧Ｖ１に向かって時定数
ＲＩ ＸＣＧＳＩの指数関数曲線で上昇する。
タ１の内部容量の増加が止まるのでＧ−３間の電圧Ｖ（
，３は停留状態を脱して再び電圧Ｖ１に向かって時定数
ＲＩ ＸＣＧＳＩの指数関数曲線で上昇する。
次に電界効果型トランジスタ１をＯＦＦ状態とするため
スイッチＳ Ｗ ＋をＯＦＦにし、スイ・ンチＳＷ２を
ＯＦＦにしたときのＧ−Ｓ間の電圧■。８、ドレイン電
流Ｉ、、Ｄ−３間の電圧Ｖ。、の動作波形図を第３図に
基づいて説明する。
スイッチＳ Ｗ ＋をＯＦＦにし、スイ・ンチＳＷ２を
ＯＦＦにしたときのＧ−Ｓ間の電圧■。８、ドレイン電
流Ｉ、、Ｄ−３間の電圧Ｖ。、の動作波形図を第３図に
基づいて説明する。
第３図において時間１＝１．、でＳ Ｗ ＋をＯＦＦ、
ＳＷ２をＯＮにするとＧ−３間の電圧■。、は電圧−Ｖ
２に向かって時定数Ｒ１ｘＣＧ、２の指数関数曲線で減
少する。
ＳＷ２をＯＮにするとＧ−３間の電圧■。、は電圧−Ｖ
２に向かって時定数Ｒ１ｘＣＧ、２の指数関数曲線で減
少する。
時間１＝１６．に達すると電界効果型トランジスタ１の
内部容量は減少し始めるためＶＧＳは停留状態に入り、
時間１＝１７．に至るまでこの停留状態を持続する。
内部容量は減少し始めるためＶＧＳは停留状態に入り、
時間１＝１７．に至るまでこの停留状態を持続する。
また時間１＝１．、になると今度は電界効果型トランジ
スタ１の内部容量が減少し始めるが、ミラー効果による
ミラー容量ＣＧＤと緩衝用コンデンサｃｏの影響でＧ−
３間の電圧ＶＣＳは時間ｔ＝む、。
スタ１の内部容量が減少し始めるが、ミラー効果による
ミラー容量ＣＧＤと緩衝用コンデンサｃｏの影響でＧ−
３間の電圧ＶＣＳは時間ｔ＝む、。
に至るまで停留状態を持続する。
ここにおいて緩衝用コンデンサＣ８の容量分だけＧ−３
間の電圧Ｖ（，５の停留状態は長くなり、すなわち時間
１＝１７．から時間１＝１８．に至るまでの時間が長く
なる。
間の電圧Ｖ（，５の停留状態は長くなり、すなわち時間
１＝１７．から時間１＝１８．に至るまでの時間が長く
なる。
これに伴なってドレイン電流■。の下降率とＤ−８間の
電圧ＶＤＳの上昇率も少なくなり、また負荷３の誘導成
分によるサージ電圧Ｖ、も少なくなっている。
電圧ＶＤＳの上昇率も少なくなり、また負荷３の誘導成
分によるサージ電圧Ｖ、も少なくなっている。
そして時間１＝１８．に至るとミラー効果ＣＧＩ、や緩
衝用コンデンサＣ８の影響はなくなり、再びＧ−８間の
電圧■。、は−■２に向かって時定数Ｒ１ｘｃｃｓｚの
指数関数曲線で減少する。
衝用コンデンサＣ８の影響はなくなり、再びＧ−８間の
電圧■。、は−■２に向かって時定数Ｒ１ｘｃｃｓｚの
指数関数曲線で減少する。
このように本発明は緩衝用コンデンサがミラー効果によ
るミラー容量をみかけ上増す働きを有し、このためミラ
ー容量によるＧ−３間の電圧ＶＧＳの停留状態の時間の
み長くなる。
るミラー容量をみかけ上増す働きを有し、このためミラ
ー容量によるＧ−３間の電圧ＶＧＳの停留状態の時間の
み長くなる。
この点例えばゲート抵抗Ｒ１を大きくしてもミラー容量
によるＧ−３間の電圧ＶＣＳの停留時間は長（なるが、
電界効果型トランジスタｌの各内部容量の増加または減
少に伴うＧ−３間の電圧ＶＧＳの停留時間も長くなるの
で好ましくない。
によるＧ−３間の電圧ＶＣＳの停留時間は長（なるが、
電界効果型トランジスタｌの各内部容量の増加または減
少に伴うＧ−３間の電圧ＶＧＳの停留時間も長くなるの
で好ましくない。
次に本発明の第２の実施例を第４図に基づいて説明する
。第４図において第２の実施例は電界効果型トランジス
タ１のＧ−３間に緩衝用コンデンサＣ８と抵抗Ｒ８を直
列に接続した直列回路を接続した回路となっている。
。第４図において第２の実施例は電界効果型トランジス
タ１のＧ−３間に緩衝用コンデンサＣ８と抵抗Ｒ８を直
列に接続した直列回路を接続した回路となっている。
この第２の実施例においても緩衝用コンデンサＣ０はミ
ラー容量をみかけ上増す効果を有する。
ラー容量をみかけ上増す効果を有する。
以上述べたように本発明の電界効果型トランジスタの駆
動回路によれば、電界効果型トランジスタのゲートとド
レインの間に電界効果型トランジスタのＯＮ、ＯＦＦ動
作時における緩衝用コンデンサを接続させたので、電界
効果型トランジスタのスイッチング動作をソフトにする
とともに、スイッチング動作の遅延時間を短かくする効
果がある。
動回路によれば、電界効果型トランジスタのゲートとド
レインの間に電界効果型トランジスタのＯＮ、ＯＦＦ動
作時における緩衝用コンデンサを接続させたので、電界
効果型トランジスタのスイッチング動作をソフトにする
とともに、スイッチング動作の遅延時間を短かくする効
果がある。
またこれに伴って負荷の誘導成分によって発生するリカ
バリ電流やサージ電圧を小さく押える効果を有する。
バリ電流やサージ電圧を小さく押える効果を有する。
第１図は本発明の一実施例を示す回路図、第２図及び第
３図は本発明の動作時の動作波形図、第４図は本発明の
他の実施例を示す回路図、第５図ないし第９図は従来の
駆動回路とその動作を説明するための図である。 １・・・パワーＭＯ３型の電界効果型トランジスタ、３
・・・負荷、４・・・主電源、７・・・ＯＮ電源、８・
・・ＯＦＦ電源、ｃｏ ・・・緩衝用コンデンサ。 代理人 大 岩 増 雄（ほか２名）第３図 手続補正書（０匍 特許庁長官殿 ＷＩｌ、
事件の表示 特願昭６０−７７７５５号２、発明の
名称 電界効果型トランジスタの駆動回路 ３、補正をする者 ５、補正の対象 発明の詳細な説明及び図面。 ６、補正の内容 （１）明細書第２頁第１６行目「するの」とあるのを「
するための」と補正する。 （２）同書第３頁第６行目ｒＳＷ、Ｊとあるのをｒ Ｓ
Ｗ ２ Ｊと補正する。 （３）同書第３頁第１５行目「ＯＮ」とあるのをｒＯＦ
ＦＪと補正する。 （４）同書第３頁第１５行目ｒＯＦＦＪとあるのを「Ｏ
Ｎ」と補正する。 （５）同書第６頁第１５行目ないし第１６行目「ミラー
効果によるー・−・−Ｇ−３間」とあるのを「ミラー容
量ＣＣＯによる効果の影響でＧ−５間」と補正する。 （６）同書第９頁第１０行目「上昇」とあるのを「下降
」と補正する。 （７）同書第９頁第１１行目「下降」とあるのを「上昇
」と補正する。 （８）同書第３頁第６ をｒＤ−３間」と補正する。 （９）同書第１Ｏ頁第１２行目ｒｓｗｌＪとあるのをｒ
ｓＷ２Ｊと補正する。 α０）同書第１０真筆１９行目ｒＧ−５間」とあるのを
ｒＧ−Ｄ間」と補正する。 １１１１同書第１１頁第１行目「このように」とあるの
を「このような」と補正する。 １１２１同書第１１頁第３行目「にしスイッチ」とある
のを「にし、スイッチ」と補正する。 ］１３１同１３１同書第１１行目ないし第１３行目［こ
の過程において−・−の影響により」とあるのを「この
過程において時間ｔ＝ｔ２．になりＧ−８間の電圧ＶＧ
Ｓがスレショルド電圧ＶＴＨに達すると、ミラー容ＭＣ
ａｏと緩衝用コンデンサＣｏによるミラー効果の影響に
より」と補正する。 圓同署第１３頁第３行目ないし第６行目［今度は電界効
果型・−・−・影響で」とあるのを「今度はミラー容量
ＣＯＤと緩衝用コンデンサＣＯによるミラー効果の影響
で」と補正する。 ＋１Ｓ１同書第１３頁第１４行目「少なく」とあるのを
［小さく」と補正する。 （１６２同書第１３頁第１６行目ないし第１７行目「ミ
ラー効果ｃＧｏ’ｈ緩衝用コンデンサＣＯの影響はなく
なり」とあるのを削除する。 （／７／同書第１３頁第１９行目ｒｃＧ５２Ｊとあるの
をｒｃＧｓｌＪと補正する。 （ｔｖ同書第１５頁第１行目「接続させたので」とある
のを「接続したので」と補正する。 （ｌル同書第１５頁第３行目「動作の」とあるのを「動
作時の」と補正する。 １１９同書第１５頁第５行目ないし第６行目「これに伴
って・・−・・−サージ電圧」とあるのを「これに伴っ
て還流ダイオードのリカバリ電流や、負荷の誘導成分に
よって発生するサージ電圧」と補正する。 （２９図面第２図、第５図、第８図、第９図を別紙のと
おり補正する。 以上
３図は本発明の動作時の動作波形図、第４図は本発明の
他の実施例を示す回路図、第５図ないし第９図は従来の
駆動回路とその動作を説明するための図である。 １・・・パワーＭＯ３型の電界効果型トランジスタ、３
・・・負荷、４・・・主電源、７・・・ＯＮ電源、８・
・・ＯＦＦ電源、ｃｏ ・・・緩衝用コンデンサ。 代理人 大 岩 増 雄（ほか２名）第３図 手続補正書（０匍 特許庁長官殿 ＷＩｌ、
事件の表示 特願昭６０−７７７５５号２、発明の
名称 電界効果型トランジスタの駆動回路 ３、補正をする者 ５、補正の対象 発明の詳細な説明及び図面。 ６、補正の内容 （１）明細書第２頁第１６行目「するの」とあるのを「
するための」と補正する。 （２）同書第３頁第６行目ｒＳＷ、Ｊとあるのをｒ Ｓ
Ｗ ２ Ｊと補正する。 （３）同書第３頁第１５行目「ＯＮ」とあるのをｒＯＦ
ＦＪと補正する。 （４）同書第３頁第１５行目ｒＯＦＦＪとあるのを「Ｏ
Ｎ」と補正する。 （５）同書第６頁第１５行目ないし第１６行目「ミラー
効果によるー・−・−Ｇ−３間」とあるのを「ミラー容
量ＣＣＯによる効果の影響でＧ−５間」と補正する。 （６）同書第９頁第１０行目「上昇」とあるのを「下降
」と補正する。 （７）同書第９頁第１１行目「下降」とあるのを「上昇
」と補正する。 （８）同書第３頁第６ をｒＤ−３間」と補正する。 （９）同書第１Ｏ頁第１２行目ｒｓｗｌＪとあるのをｒ
ｓＷ２Ｊと補正する。 α０）同書第１０真筆１９行目ｒＧ−５間」とあるのを
ｒＧ−Ｄ間」と補正する。 １１１１同書第１１頁第１行目「このように」とあるの
を「このような」と補正する。 １１２１同書第１１頁第３行目「にしスイッチ」とある
のを「にし、スイッチ」と補正する。 ］１３１同１３１同書第１１行目ないし第１３行目［こ
の過程において−・−の影響により」とあるのを「この
過程において時間ｔ＝ｔ２．になりＧ−８間の電圧ＶＧ
Ｓがスレショルド電圧ＶＴＨに達すると、ミラー容ＭＣ
ａｏと緩衝用コンデンサＣｏによるミラー効果の影響に
より」と補正する。 圓同署第１３頁第３行目ないし第６行目［今度は電界効
果型・−・−・影響で」とあるのを「今度はミラー容量
ＣＯＤと緩衝用コンデンサＣＯによるミラー効果の影響
で」と補正する。 ＋１Ｓ１同書第１３頁第１４行目「少なく」とあるのを
［小さく」と補正する。 （１６２同書第１３頁第１６行目ないし第１７行目「ミ
ラー効果ｃＧｏ’ｈ緩衝用コンデンサＣＯの影響はなく
なり」とあるのを削除する。 （／７／同書第１３頁第１９行目ｒｃＧ５２Ｊとあるの
をｒｃＧｓｌＪと補正する。 （ｔｖ同書第１５頁第１行目「接続させたので」とある
のを「接続したので」と補正する。 （ｌル同書第１５頁第３行目「動作の」とあるのを「動
作時の」と補正する。 １１９同書第１５頁第５行目ないし第６行目「これに伴
って・・−・・−サージ電圧」とあるのを「これに伴っ
て還流ダイオードのリカバリ電流や、負荷の誘導成分に
よって発生するサージ電圧」と補正する。 （２９図面第２図、第５図、第８図、第９図を別紙のと
おり補正する。 以上
Claims (1)
- 電界効果型トランジスタの駆動回路において、電界効果
型トランジスタのゲートとドレインの間に電界効果型ト
ランジスタのＯＮ、ＯＦＦ動作時における緩衝用コンデ
ンサを接続させたことを特徴とする電界効果型トランジ
スタの駆動回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7775585A JPS61237513A (ja) | 1985-04-12 | 1985-04-12 | 電界効果型トランジスタの駆動回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7775585A JPS61237513A (ja) | 1985-04-12 | 1985-04-12 | 電界効果型トランジスタの駆動回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61237513A true JPS61237513A (ja) | 1986-10-22 |
Family
ID=13642746
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7775585A Pending JPS61237513A (ja) | 1985-04-12 | 1985-04-12 | 電界効果型トランジスタの駆動回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61237513A (ja) |
Cited By (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5070256A (en) * | 1987-06-29 | 1991-12-03 | Digital Equipment Corporation | Bus transmitter having controlled trapezoidal slew rate |
| EP0926826A1 (en) * | 1997-12-18 | 1999-06-30 | ABB Research Ltd. | Method and device in power transistor |
| JP2000324807A (ja) * | 1999-05-10 | 2000-11-24 | Seiko Instruments Inc | スイッチングレギュレータ |
| JP2001094406A (ja) * | 1999-09-20 | 2001-04-06 | Fuji Electric Co Ltd | ドライブ回路 |
| JP2003235240A (ja) * | 2001-12-06 | 2003-08-22 | Denso Corp | 還流ダイオードおよび負荷駆動回路 |
| EP1814216A1 (en) * | 2004-11-15 | 2007-08-01 | Kabushiki Kaisha Toshiba | Power converter |
| JP2010233067A (ja) * | 2009-03-27 | 2010-10-14 | Denso Corp | 波形生成回路 |
| JP2014138315A (ja) * | 2013-01-17 | 2014-07-28 | Fujitsu Ltd | 波形整形回路、システム装置および波形整形方法 |
| WO2017216974A1 (ja) * | 2016-06-17 | 2017-12-21 | 日産自動車株式会社 | 駆動装置 |
| JP2018038214A (ja) * | 2016-09-01 | 2018-03-08 | 富士電機株式会社 | 半導体装置及び電力変換装置 |
| WO2023089711A1 (ja) * | 2021-11-17 | 2023-05-25 | 国立大学法人東京工業大学 | 電力用半導体素子のゲート駆動装置及び電力変換装置 |
-
1985
- 1985-04-12 JP JP7775585A patent/JPS61237513A/ja active Pending
Cited By (18)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5070256A (en) * | 1987-06-29 | 1991-12-03 | Digital Equipment Corporation | Bus transmitter having controlled trapezoidal slew rate |
| EP0926826A1 (en) * | 1997-12-18 | 1999-06-30 | ABB Research Ltd. | Method and device in power transistor |
| JP2000324807A (ja) * | 1999-05-10 | 2000-11-24 | Seiko Instruments Inc | スイッチングレギュレータ |
| JP2001094406A (ja) * | 1999-09-20 | 2001-04-06 | Fuji Electric Co Ltd | ドライブ回路 |
| JP2003235240A (ja) * | 2001-12-06 | 2003-08-22 | Denso Corp | 還流ダイオードおよび負荷駆動回路 |
| US6829152B2 (en) | 2001-12-06 | 2004-12-07 | Denso Corporation | Load drive circuit using flywheel diode |
| EP1814216A4 (en) * | 2004-11-15 | 2011-04-20 | Toshiba Kk | POWER CONVERTER |
| EP1814216A1 (en) * | 2004-11-15 | 2007-08-01 | Kabushiki Kaisha Toshiba | Power converter |
| JP2010233067A (ja) * | 2009-03-27 | 2010-10-14 | Denso Corp | 波形生成回路 |
| JP2014138315A (ja) * | 2013-01-17 | 2014-07-28 | Fujitsu Ltd | 波形整形回路、システム装置および波形整形方法 |
| WO2017216974A1 (ja) * | 2016-06-17 | 2017-12-21 | 日産自動車株式会社 | 駆動装置 |
| KR20190007024A (ko) * | 2016-06-17 | 2019-01-21 | 닛산 지도우샤 가부시키가이샤 | 구동 장치 |
| CN109314509A (zh) * | 2016-06-17 | 2019-02-05 | 日产自动车株式会社 | 驱动装置 |
| JPWO2017216974A1 (ja) * | 2016-06-17 | 2019-05-23 | 日産自動車株式会社 | 駆動装置 |
| US10476495B2 (en) | 2016-06-17 | 2019-11-12 | Nissan Motor Co., Ltd. | Drive device |
| CN109314509B (zh) * | 2016-06-17 | 2020-03-10 | 日产自动车株式会社 | 驱动装置 |
| JP2018038214A (ja) * | 2016-09-01 | 2018-03-08 | 富士電機株式会社 | 半導体装置及び電力変換装置 |
| WO2023089711A1 (ja) * | 2021-11-17 | 2023-05-25 | 国立大学法人東京工業大学 | 電力用半導体素子のゲート駆動装置及び電力変換装置 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US7061217B2 (en) | Integrated power switching circuit | |
| US4695744A (en) | Level shift circuit including source follower output | |
| US4501978A (en) | Level shift interface circuit | |
| KR950008422B1 (ko) | 집적회로 및 이 회로에 사용하기 적합한 제어수단 | |
| US4888504A (en) | Bidirectional MOSFET switching circuit with single gate bias | |
| KR930008859A (ko) | 직류 전류를 제거한 데이타 출력 버퍼 | |
| JPS61237513A (ja) | 電界効果型トランジスタの駆動回路 | |
| US5204562A (en) | Turn off delay reduction circuit and method | |
| KR890013890A (ko) | 스위칭 파우워 mos 트랜지스터용 게이트 제어회로 | |
| US5138186A (en) | Solid state switch with last state memory | |
| US6046617A (en) | CMOS level detection circuit with hysteresis having disable/enable function and method | |
| EP0130079B1 (en) | Mos high current output buffer | |
| AU593454B2 (en) | Apparatus and method for capacitor coupled complementary buffering | |
| JP2018074676A (ja) | ゲート駆動回路 | |
| KR940023028A (ko) | 금속 산화물 반도체(mos) 트랜지스터를 이용한 전압/전류 변환 회로 | |
| TW419888B (en) | Input circuit | |
| EP0432472B1 (en) | Signal output circuit having bipolar transistor in output stage and arranged in CMOS semiconductor integrated circuit | |
| KR890005978A (ko) | 순차동작 차동 전류 증폭기 | |
| JPS61238119A (ja) | 電界効果型トランジスタのスイツチング動作遅延防止回路 | |
| KR100530933B1 (ko) | 레벨 변환 회로 | |
| CN113659812A (zh) | 米勒钳位控制电路 | |
| US20050073336A1 (en) | Circuit arrangement for switching a current of and off without the occurrence of overcurrent | |
| JPS61166223A (ja) | 複合形スイツチ回路 | |
| KR960015319B1 (ko) | 반도체 메모리 장치의 전압 변환회로 | |
| KR970003253A (ko) | 반도체 메모리 장치의 고전압 스위치 회로 |