JPS61238119A - 電界効果型トランジスタのスイツチング動作遅延防止回路 - Google Patents
電界効果型トランジスタのスイツチング動作遅延防止回路Info
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- JPS61238119A JPS61238119A JP60079512A JP7951285A JPS61238119A JP S61238119 A JPS61238119 A JP S61238119A JP 60079512 A JP60079512 A JP 60079512A JP 7951285 A JP7951285 A JP 7951285A JP S61238119 A JPS61238119 A JP S61238119A
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- effect transistor
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- gate
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、電界効果型トランジスタのスイッチング動作
時のＯＮ、ＯＦＦの遅延時間を少なくする電暴効果型ト
ランジスタのスイッチング動作遅廷防止回路に関する。
時のＯＮ、ＯＦＦの遅延時間を少なくする電暴効果型ト
ランジスタのスイッチング動作遅廷防止回路に関する。
Ｃ従来の技術〕
パワーＭＯ５型の電界効果型トランジスタの駆動回路に
あっては、電界効果型トランジスタのＯＦＦ命令が出力
されてから、実際に電界効果型トランジスタがＯＦＦ状
態となるまで種々の原因による遅延時間がある。
あっては、電界効果型トランジスタのＯＦＦ命令が出力
されてから、実際に電界効果型トランジスタがＯＦＦ状
態となるまで種々の原因による遅延時間がある。
このような遅延時間の説明を第５図ないし第９図に基づ
いて説明する。
いて説明する。
第５図は従来の電界効果型トランジスタの駆動回路図で
、１は電界効果型トランジスタ、Ｒ，は電界効果型トラ
ンジスタのＯＮ、ＯＦＦ動作をソフトにするためのゲー
ト抵抗、３は負荷、４は主電源、ＳＷ＋ 、ＳＷ２はス
イッチ、７は電界効果型トランジスタ１をＯＮ状態とす
るためのＯＮ電源、８は電界効果型トランジスタ１をＯ
ＦＦ状態とするためのＯＦＦ電源である。
、１は電界効果型トランジスタ、Ｒ，は電界効果型トラ
ンジスタのＯＮ、ＯＦＦ動作をソフトにするためのゲー
ト抵抗、３は負荷、４は主電源、ＳＷ＋ 、ＳＷ２はス
イッチ、７は電界効果型トランジスタ１をＯＮ状態とす
るためのＯＮ電源、８は電界効果型トランジスタ１をＯ
ＦＦ状態とするためのＯＦＦ電源である。
ここにおいて、電界効果型トランジスタｌのゲート（以
下単にＧという）にはゲート抵抗Ｒ，が接続されていて
、電界効果型トランジスタのドレイン（以下単にＤとい
う）とソース（以下単にＳという）間には主電源４と負
荷３が直列に接続されている。
下単にＧという）にはゲート抵抗Ｒ，が接続されていて
、電界効果型トランジスタのドレイン（以下単にＤとい
う）とソース（以下単にＳという）間には主電源４と負
荷３が直列に接続されている。
一方直列に接続されたＯＮ電源７とＯＦＦ電源８のＯＮ
電源のプラス側はスイッチＳＷＩをかいしてゲート抵抗
Ｒ１の電源側端子２ａに接続され、そのＯＦＦ電源のマ
イナス側はスイッチＳＷ重を介してゲート抵抗Ｒ，の電
源側端子２ａに接続されている。
電源のプラス側はスイッチＳＷＩをかいしてゲート抵抗
Ｒ１の電源側端子２ａに接続され、そのＯＦＦ電源のマ
イナス側はスイッチＳＷ重を介してゲート抵抗Ｒ，の電
源側端子２ａに接続されている。
またこの直列に接続されたＯＮ電源７のマイナス側とＯ
ＦＦ電源８のプラス側の接続点７ａは電界効果型トラン
ジスタ１のソースＳに接続されている。
ＦＦ電源８のプラス側の接続点７ａは電界効果型トラン
ジスタ１のソースＳに接続されている。
なおこの場合電界効果型トランジスタ１のＧ−８間の入
力容量は第６図及び第７図の等価回路に示すようにＯＮ
状態の時でＣａｓ＋ 、 ＯＦ Ｆ状態時でＣ１２と表
わされ、一般にＣ，ｓ、＜Ｃ１２となっていて、また電
界効果型トランジスタ１のＤ−８間にはミラー効果によ
るミラー容量Ｃ１が存在する。
力容量は第６図及び第７図の等価回路に示すようにＯＮ
状態の時でＣａｓ＋ 、 ＯＦ Ｆ状態時でＣ１２と表
わされ、一般にＣ，ｓ、＜Ｃ１２となっていて、また電
界効果型トランジスタ１のＤ−８間にはミラー効果によ
るミラー容量Ｃ１が存在する。
このような回路構成においてまず電界効果型トランジス
タ１をＯＮ状態とするためスイッチｓｗｌをＯＮにし、
スイッチＳＷ２をＯＦＦにすると電圧がＶ、であるＯＮ
電源７の電ＪＥＦ、Ｖ、がゲート抵抗Ｒ１°を介して電
界効果型トランジスタ１のＧ−８間に加わり、これによ
ってＧ−３間の電圧ｖｅｓは電圧Ｖ、に向か・って時定
数Ｒ＋ ＸＣｃｓ＋の指数関数曲線で上昇する。
タ１をＯＮ状態とするためスイッチｓｗｌをＯＮにし、
スイッチＳＷ２をＯＦＦにすると電圧がＶ、であるＯＮ
電源７の電ＪＥＦ、Ｖ、がゲート抵抗Ｒ１°を介して電
界効果型トランジスタ１のＧ−８間に加わり、これによ
ってＧ−３間の電圧ｖｅｓは電圧Ｖ、に向か・って時定
数Ｒ＋ ＸＣｃｓ＋の指数関数曲線で上昇する。
また電界効果型トランジスタ１をＯＦＦ状態とするため
スイッチＳＷ、 ＠ＯＦＦにし、スイッチＳＷ、をＯＮ
にすると電圧が−ｖ２であるＯＦＦ電源８の電圧−ｖ２
がゲート抵抗Ｒ，を介して電界効果型トランジスタ１の
Ｇ−３間に加わり、これによってＧ−３間の電圧ＶＧ３
は電圧＝Ｖ２に向かって時定数ＲＩ ＸＣＧＩＩの指数
関数曲線で減少する。
スイッチＳＷ、 ＠ＯＦＦにし、スイッチＳＷ、をＯＮ
にすると電圧が−ｖ２であるＯＦＦ電源８の電圧−ｖ２
がゲート抵抗Ｒ，を介して電界効果型トランジスタ１の
Ｇ−３間に加わり、これによってＧ−３間の電圧ＶＧ３
は電圧＝Ｖ２に向かって時定数ＲＩ ＸＣＧＩＩの指数
関数曲線で減少する。
この電界効果型トランジスタ１をＯＮ状態及びＯＦＦ状
態とするときのＧ−３間の電圧Ｖ。とドレイン電流■。
態とするときのＧ−３間の電圧Ｖ。とドレイン電流■。
の動作波形を第８図及び第９図に基づいて説明する。
第８図は電界効果型トランジスタ１をＯＮ状態としたと
きの動作波形図で、実線の電圧ＶＧ３ｏ・電流■。。の
曲線はＯＦＦ電源８による逆バイアス電圧の絶対値ｖ０
が大きく電圧−ｖ２゜で表わされ場合のＧ＝Ｓ間の電圧
ＶａＳとドレイン電流１．を示し、波線の電圧Ｖ ａ
Ｓ ＋ と電流■。、の曲線はＯＦＦ電源８による逆バ
イアス電圧の絶対値Ｖ２が小さく電圧−Ｖ２１で表わさ
れる場合のＧ−３間の電圧■。、とドレイン電流■。を
示している。
きの動作波形図で、実線の電圧ＶＧ３ｏ・電流■。。の
曲線はＯＦＦ電源８による逆バイアス電圧の絶対値ｖ０
が大きく電圧−ｖ２゜で表わされ場合のＧ＝Ｓ間の電圧
ＶａＳとドレイン電流１．を示し、波線の電圧Ｖ ａ
Ｓ ＋ と電流■。、の曲線はＯＦＦ電源８による逆バ
イアス電圧の絶対値Ｖ２が小さく電圧−Ｖ２１で表わさ
れる場合のＧ−３間の電圧■。、とドレイン電流■。を
示している。
第８図に示すようにＧ−８間の電圧ＶＧｓがＯＮ電源の
電圧■１に向かって上昇する場合の上昇の曲線の時定数
Ｒ１ｘＣＧＳＩ は、逆バイアス電圧の絶対値Ｖ２が大
きい電圧■２゜であっても小さい電圧Ｖ２１であっても
同じなので、逆バイアス電圧の絶対値Ｖ２が大きい場合
の実線で表わされるＧ−８間の電圧ｖＧ！。がスレショ
ルド電圧ＶＴＨに達する時間１＝１．は逆バイアス電圧
の絶対値Ｖ２が少さい場合の波線で表わされるＧ−３間
の電圧ＶＧ、、がスレショルド電圧ＶＴＨに達する時間
１＝１．よりも遅くなっている。
電圧■１に向かって上昇する場合の上昇の曲線の時定数
Ｒ１ｘＣＧＳＩ は、逆バイアス電圧の絶対値Ｖ２が大
きい電圧■２゜であっても小さい電圧Ｖ２１であっても
同じなので、逆バイアス電圧の絶対値Ｖ２が大きい場合
の実線で表わされるＧ−８間の電圧ｖＧ！。がスレショ
ルド電圧ＶＴＨに達する時間１＝１．は逆バイアス電圧
の絶対値Ｖ２が少さい場合の波線で表わされるＧ−３間
の電圧ＶＧ、、がスレショルド電圧ＶＴＨに達する時間
１＝１．よりも遅くなっている。
これに伴って逆バイアス電圧の絶対値ｖ２が大きい場合
には実線のドレイン電流Ｉ、。が流れはじめる時間１＝
１３もまた逆バイアス電圧の絶対値ｖ２が小さい場合に
波線のドレイン電流Ｉｆｌ＋が流れ始める時間１＝１２
よりも遅いものとなっている。
には実線のドレイン電流Ｉ、。が流れはじめる時間１＝
１３もまた逆バイアス電圧の絶対値ｖ２が小さい場合に
波線のドレイン電流Ｉｆｌ＋が流れ始める時間１＝１２
よりも遅いものとなっている。
次に第９図は電界効果型トランジスタ１をＯＦＦ状態と
したときの動作波形図で、実線の電圧ＶＧ３゜、電流Ｉ
ＤＯの曲線はＯＦＦ電源８による逆バイアス電圧の絶対
値■。が大きく電圧Ｖ２゜で表わされ場合のＧ−３間の
電圧ＶＣＳとドレイン電流ＩＤを示し、波線の電圧ＶＧ
Ｓ、と電流ＩＤＩの曲線はＯＦＦ電源８による逆バイア
ス電圧の絶対値■２が小さく電圧Ｖ２Ｉで表わされる場
合のＧ−８間の電圧ＶＧＳとドレイン電流■、を示して
いる。
したときの動作波形図で、実線の電圧ＶＧ３゜、電流Ｉ
ＤＯの曲線はＯＦＦ電源８による逆バイアス電圧の絶対
値■。が大きく電圧Ｖ２゜で表わされ場合のＧ−３間の
電圧ＶＣＳとドレイン電流ＩＤを示し、波線の電圧ＶＧ
Ｓ、と電流ＩＤＩの曲線はＯＦＦ電源８による逆バイア
ス電圧の絶対値■２が小さく電圧Ｖ２Ｉで表わされる場
合のＧ−８間の電圧ＶＧＳとドレイン電流■、を示して
いる。
第９図に示すようにＧ−３間の電圧ＶＧ！がＯＦＦ電源
の電圧−■２に向かって下降する場合の下降の曲線の時
定数Ｒ１ｘｃａｓｚは、逆バイアス電圧の絶対値ｖ２が
大きい電圧ＶＺＯであっても小さい電圧Ｖ ２１であっ
ても同じなので、逆バイアス電圧の絶対値ｖ２が大きい
場合の実線で表わされるＧ−Ｓ間の電圧Ｖ Ｇ ３ Ｇ
がスレショルド電圧ＶＴＨに達する時間１＝１．は逆バ
イアス電圧の絶対値Ｖ２が小さい場合の波線で表わされ
るＧ−Ｓ間の電圧Ｖ ａ Ｓ ＋がスレショルド電圧Ｖ
ＴＨに達する時間１＝１６よりも早くなっている。
の電圧−■２に向かって下降する場合の下降の曲線の時
定数Ｒ１ｘｃａｓｚは、逆バイアス電圧の絶対値ｖ２が
大きい電圧ＶＺＯであっても小さい電圧Ｖ ２１であっ
ても同じなので、逆バイアス電圧の絶対値ｖ２が大きい
場合の実線で表わされるＧ−Ｓ間の電圧Ｖ Ｇ ３ Ｇ
がスレショルド電圧ＶＴＨに達する時間１＝１．は逆バ
イアス電圧の絶対値Ｖ２が小さい場合の波線で表わされ
るＧ−Ｓ間の電圧Ｖ ａ Ｓ ＋がスレショルド電圧Ｖ
ＴＨに達する時間１＝１６よりも早くなっている。
これに伴って逆バイアス電圧の絶対値Ｖｔが大きい場合
に実線のドレイン電流Ｉ、。が切れ始める時間１＝１．
もまた逆バイアス電圧の絶対値ｖ２が小さい場合に波線
のドレイン電流ＩＯ＋が切れ始める時間１＝１６よりも
早いものとなっている。
に実線のドレイン電流Ｉ、。が切れ始める時間１＝１．
もまた逆バイアス電圧の絶対値ｖ２が小さい場合に波線
のドレイン電流ＩＯ＋が切れ始める時間１＝１６よりも
早いものとなっている。
このように従来のパワーＭＯＳ型の電界効果型トランジ
スタの駆動回路にあっては逆バイアス電圧の絶対値Ｖ２
を大きくすると電界効果型トランジスタのＯＮ時の遅延
時間が長くなり、また逆バイアス電圧の絶対値Ｖｔを小
さくすると電界効果型トランジスタのＯＦＦ時の遅延時
間が長くなるという問題点があった。
スタの駆動回路にあっては逆バイアス電圧の絶対値Ｖ２
を大きくすると電界効果型トランジスタのＯＮ時の遅延
時間が長くなり、また逆バイアス電圧の絶対値Ｖｔを小
さくすると電界効果型トランジスタのＯＦＦ時の遅延時
間が長くなるという問題点があった。
本発明は上記のような問題点を解消するためになされた
もので、オン時もオフ時も遅延時間を短かくできるよう
にするものである。
もので、オン時もオフ時も遅延時間を短かくできるよう
にするものである。
このため本発明は電界効果型トランジスタのゲートとソ
ース間にゲートとソース間の電圧を一定に制限する複数
個のダイオードを直列に接続させたことを特徴としてい
る。
ース間にゲートとソース間の電圧を一定に制限する複数
個のダイオードを直列に接続させたことを特徴としてい
る。
この構成において電界効果型トランジスタのＧ−３間に
かかる逆バイアス電圧が一定レベル以上に達するとダイ
オードのブレークダウン現象により、ダイオードの逆方
向に電流が流れ、Ｇ−３間にかかる電圧■。、は一定に
保たれる。
かかる逆バイアス電圧が一定レベル以上に達するとダイ
オードのブレークダウン現象により、ダイオードの逆方
向に電流が流れ、Ｇ−３間にかかる電圧■。、は一定に
保たれる。
以下第１図ないし第４図に基づいて本発明の実゛施例を
説明する。
説明する。
第１図は本発明の一実施例を示す回路図で、１はパワー
ＭＯＳ型の電界効果型トランジスタ、Ｒ，は電界効果型
トランジスタのＯＮ、ＯＦＦ動作をソフトにするための
ゲート抵抗、３は負荷、４は主電源、ＳＷＩ 、ＳＷ２
はスイッチ、７は電界効果型トランジスタ１をＯＮ状態
とするためのＯＮ電源、８は電界効果型トランジスタ１
をＯＦＦ状態とするためのＯＦＦ電源、９はダイオード
、１０はツェナダイオードである。
ＭＯＳ型の電界効果型トランジスタ、Ｒ，は電界効果型
トランジスタのＯＮ、ＯＦＦ動作をソフトにするための
ゲート抵抗、３は負荷、４は主電源、ＳＷＩ 、ＳＷ２
はスイッチ、７は電界効果型トランジスタ１をＯＮ状態
とするためのＯＮ電源、８は電界効果型トランジスタ１
をＯＦＦ状態とするためのＯＦＦ電源、９はダイオード
、１０はツェナダイオードである。
ここにおいて、電界効果型トランジスタ１のＧにはゲー
ト抵抗Ｒ１が接続されていて、電界効果型トランジスタ
のＧ−５間には主電源４と負荷３が直接に接続されてい
る。
ト抵抗Ｒ１が接続されていて、電界効果型トランジスタ
のＧ−５間には主電源４と負荷３が直接に接続されてい
る。
一方直列に接続されたＯＮ電源７とＯＦＦ電源８のＯＮ
電源のプラス側はスイッチＳ Ｗ ＋を介してゲート抵
抗Ｒ１の電源側端子２ａに接続され、そのＯＦＦ電源の
マイナス側はスイッチＳＷ１を介してゲート抵抗ＲＩの
電源側端子２ａに接続されている。
電源のプラス側はスイッチＳ Ｗ ＋を介してゲート抵
抗Ｒ１の電源側端子２ａに接続され、そのＯＦＦ電源の
マイナス側はスイッチＳＷ１を介してゲート抵抗ＲＩの
電源側端子２ａに接続されている。
またこの直列に接続されたＯＮ電源７のマイナス側とＯ
ＦＦ電源８のプラス側の接続点７ａは電界効果型トラン
ジスタ１のソースＳに接続されている。
ＦＦ電源８のプラス側の接続点７ａは電界効果型トラン
ジスタ１のソースＳに接続されている。
また電界効果型トランジスタのゲートＧとソースＳ間に
はダイオード９とツェナダイオード１０を直列に接続し
た直列回路が接続されている。このダイオード９の順方
向は電界効果型トランジスタ１のソースＳからゲートＧ
に向かう方向であり、ツェナダイオード１０の順方向は
電界効果型トランジスタ１のゲートＧからソースＳに向
かう方向となっている。
はダイオード９とツェナダイオード１０を直列に接続し
た直列回路が接続されている。このダイオード９の順方
向は電界効果型トランジスタ１のソースＳからゲートＧ
に向かう方向であり、ツェナダイオード１０の順方向は
電界効果型トランジスタ１のゲートＧからソースＳに向
かう方向となっている。
このような回路構成において電界効果型トランジスタ１
をＯＮ状態にしたときとＯＦＦ状態にしたときのＧ−Ｓ
間の電圧ＶＧＳとドレイン電流ＩＤの動作波形図を第２
図及び第３図に基づいて説明する。
をＯＮ状態にしたときとＯＦＦ状態にしたときのＧ−Ｓ
間の電圧ＶＧＳとドレイン電流ＩＤの動作波形図を第２
図及び第３図に基づいて説明する。
まず第２図において電界効果型トランジスタ１をＯＮ状
態にしたとき、すなわち時間１＝１．でスイッチＳＷ１
をＯＮにし、スイッチＳＷ２をＯＦＦにしたとき電界効
果型トランジスタのゲートは正の電位にまたソースは負
の電位になり、そのＧ−３間の電圧ＶＧＳはＯＮ電源７
の電圧ｖ１に向かって上昇する。この過程においてダイ
オード９の逆方向が電界効果型トランジスタ１のゲート
ＧからソースＳに向かう方向であるから正の電圧である
Ｇ−Ｓ間の電圧ｖＧ、によってはダイオード９及びツェ
ナダイオード１０に電流がながれず、従来の回路と同様
Ｇ−３間の電圧ｖ６．は制限されない。
態にしたとき、すなわち時間１＝１．でスイッチＳＷ１
をＯＮにし、スイッチＳＷ２をＯＦＦにしたとき電界効
果型トランジスタのゲートは正の電位にまたソースは負
の電位になり、そのＧ−３間の電圧ＶＧＳはＯＮ電源７
の電圧ｖ１に向かって上昇する。この過程においてダイ
オード９の逆方向が電界効果型トランジスタ１のゲート
ＧからソースＳに向かう方向であるから正の電圧である
Ｇ−Ｓ間の電圧ｖＧ、によってはダイオード９及びツェ
ナダイオード１０に電流がながれず、従来の回路と同様
Ｇ−３間の電圧ｖ６．は制限されない。
また第３図において電界効果型トランジスタ１をＯＦＦ
状態にしたとき、すなわち時間１＝１４でスイッチＳＷ
ＩをＯＦＦにし、スイッチＳＷ２をＯＮにしたとき電界
効果型トランジスタのゲートは負の電位に、またソース
は正の電位になり、そのＧ−３間の電圧ｖ６．はＯＦＦ
電源８の電圧−Ｖ、に向かって下降する。
状態にしたとき、すなわち時間１＝１４でスイッチＳＷ
ＩをＯＦＦにし、スイッチＳＷ２をＯＮにしたとき電界
効果型トランジスタのゲートは負の電位に、またソース
は正の電位になり、そのＧ−３間の電圧ｖ６．はＯＦＦ
電源８の電圧−Ｖ、に向かって下降する。
、この過程においてダイオード９の逆方向が電界効果型
トランジスタ１のゲートＧからソースＳに向かう方向で
あるから負の電圧であるＧ−５間の電圧ｖｅｓが一定レ
ベル以下になるとブレークダウン現象によりダイオード
９及びツェナダイオード１０に電流が流れるようになり
このためＧ−３間の電圧Ｖ。３は一定の電圧すなわち−
（Ｖｚ ＋Ｖｏ ）に制限される。
トランジスタ１のゲートＧからソースＳに向かう方向で
あるから負の電圧であるＧ−５間の電圧ｖｅｓが一定レ
ベル以下になるとブレークダウン現象によりダイオード
９及びツェナダイオード１０に電流が流れるようになり
このためＧ−３間の電圧Ｖ。３は一定の電圧すなわち−
（Ｖｚ ＋Ｖｏ ）に制限される。
しかして電界効果型トランジスタ１をＯＮ状態とするた
め時間１＝１．でスイッチＳＷ１をＯＮにし、スイッチ
ＳＷ２をＯＦＦにしたときはＧ−８間の電圧ＶＧ３は電
界効果型トランジスタ１のＯＦＦ状態においてＧ−３間
の電圧ｖｅｓが電圧−（ｖｚ ＋ｖｏ ＞と制限された
値すなわち比較的０に近い状態となっているからこの電
圧Ｖｏ１１がスレショルド電圧ｖＴ、に達する時間１
＝ １２．は従来と同じく比較的早いものとなっている
。
め時間１＝１．でスイッチＳＷ１をＯＮにし、スイッチ
ＳＷ２をＯＦＦにしたときはＧ−８間の電圧ＶＧ３は電
界効果型トランジスタ１のＯＦＦ状態においてＧ−３間
の電圧ｖｅｓが電圧−（ｖｚ ＋ｖｏ ＞と制限された
値すなわち比較的０に近い状態となっているからこの電
圧Ｖｏ１１がスレショルド電圧ｖＴ、に達する時間１
＝ １２．は従来と同じく比較的早いものとなっている
。
これに伴なってドレイン電流■。が流れ始める時間１＝
１２．ちまた比較的早いものとなっている。
１２．ちまた比較的早いものとなっている。
また電界効果型トランジスタ１をＯＦＦ状態とするため
時間１＝１４でスイッチＳＷＩをＯＦＦにし、スイッチ
ＳＷ２をＯＦＦにしたときはＧ−８間の電圧ｖｅｓは比
較的高く設定されたＯＦＦ電源８の電圧−ｖ２に同かっ
て下降するため、このＧ−３間の電圧Ｖ。、がスレショ
ルド電圧ｖＴＨに達する時間ｊｘｊ、、も比較的早いも
のとなっている。
時間１＝１４でスイッチＳＷＩをＯＦＦにし、スイッチ
ＳＷ２をＯＦＦにしたときはＧ−８間の電圧ｖｅｓは比
較的高く設定されたＯＦＦ電源８の電圧−ｖ２に同かっ
て下降するため、このＧ−３間の電圧Ｖ。、がスレショ
ルド電圧ｖＴＨに達する時間ｊｘｊ、、も比較的早いも
のとなっている。
これに伴ってドレイン電流Ｉ０が切れ始める時間１ ＝
１ ｓ、もまた比較的早いものとなっている。
１ ｓ、もまた比較的早いものとなっている。
なお本実施例ではブレークダウン現象を起こしている範
囲において、電流の広い範囲にわたって電圧を一定に保
つように特に設計されたツェナダイオードを用いている
のでＧ−３間の電圧ｖ、３を一定に制限する効果が優れ
ている。
囲において、電流の広い範囲にわたって電圧を一定に保
つように特に設計されたツェナダイオードを用いている
のでＧ−３間の電圧ｖ、３を一定に制限する効果が優れ
ている。
次に本発明の第２の実施例を第４図に基づいて説明する
。
。
この第２の実施例では電界効果型トランジスタのゲート
ＧとソースＳの間に直列に複数個のダイオードＤ、、Ｄ
２−ＤＩ、を接続した構成としている。
ＧとソースＳの間に直列に複数個のダイオードＤ、、Ｄ
２−ＤＩ、を接続した構成としている。
この第２の実施例においてはＧ−３間の電圧はそれぞれ
のダイオードの両端にかかる電圧ｖＩ。
のダイオードの両端にかかる電圧ｖＩ。
ｖ、、 −ｖｆｉの和すなわち電圧ｙ、＋ｙ２−ｔ−−
−−＋ｖ７の値に制限されることになる。
−−＋ｖ７の値に制限されることになる。
以上説明したように本発明にかかるスイッチング動作遅
廷防止回路によれば、電界効果型トランジスタのゲート
とソース間にゲートとソースの電圧を一定に制限する複
数個のダイオードを直列に接続させたので、電界効果型
トランジスタのゲート−ソース間にかかる逆バイアス電
圧を一定に制限することができ、このため比較的高い逆
バイアス電圧を用いても電界効果型トランジスタのＯＮ
状態における遅延時間を短かくすることができる。
廷防止回路によれば、電界効果型トランジスタのゲート
とソース間にゲートとソースの電圧を一定に制限する複
数個のダイオードを直列に接続させたので、電界効果型
トランジスタのゲート−ソース間にかかる逆バイアス電
圧を一定に制限することができ、このため比較的高い逆
バイアス電圧を用いても電界効果型トランジスタのＯＮ
状態における遅延時間を短かくすることができる。
また、ダイオードを用いて構成したので低コスト化が図
れる。
れる。
第１図は本発明の一実施例を示す回路図、第２図及び第
３図は一実施例における電圧、電流の動作波形図、第４
図は本発明の他の実施例を示す回路図、第５図ないし第
９図は従来の回路図とその動作を説明するための図であ
る。 １・・・電界効果型トランジスタ、９・・・ダイオード
、１０・・・ツェナダイオード。 代理人 大 岩 増 雄（ほか２名）９１図
３ 第２図 ｇｓ図 第６図 ９７図 ｉＩ８図 手続補正書（自効 昭和 Ｃ都１１月１９８ １、事件の表示 特願昭６０−７９５１２号２、発
明の名称 電界効果型トランジスタのスイッチング動作遅廷防止回
路３、補正をする者 事件との関係 特許出願人 ５、補正の対象 発明の詳細な説明の欄。 ６゜補正の内容 ＜１）明細書第３頁第４行目ないし第５行目「かいして
」とあるのを「介して」と補正する。 （２）同書第３頁第６行目ｒ Ｓ Ｗ ｓ Ｊとあるの
をｒＳＷ２Ｊと補正する。 （３）同書第３頁第１５行目「ＯＮ」とあるのをｒＯＦ
ＦＪと補正する。 （４）同書第３頁第１５行目ｒＯＦＦＪとあるのを「Ｏ
Ｎ」と補正する。 （５）同書第４頁第１Ｏ行目ｒ−ｖ２である」とあるの
を「ｖ２である」と補正する。 （６）同書第４頁第１４行目ｒＲｔＸｃｅｓＪとあるの
をｒＲＩＸｃＧｓ２Ｊと補正する。 （７）同書第５頁第５行目、第６頁第３行目、第１１行
目、第７頁第３行目「波線」とあるのを「一点鎖線」と
補正する。 （８）同書第８頁第１０行目ないし第１１行目「ダイオ
ードのブレークー−−−−−−・Ｇ−５間」とあるのを
「ダイオードにより、Ｇ−３間」と補正する。 （９）同書第９頁第７行目ｒｃ−ｓ間」とあるのをｒＤ
−３間」と補正する。 αω同書第９頁第１２行目ｒｓＷＩＪとあるのをｒ Ｓ
Ｗ ２ Ｊと補正する。 ａｖ同書第１１頁第２行目「ながれず」とあるのを「流
れず」と補正する。 １ｔ２１間書第１３頁第１１行目ｒｃ−ｓ間」とあるの
をｒｓ−ｃ間」と補正する。 以上
３図は一実施例における電圧、電流の動作波形図、第４
図は本発明の他の実施例を示す回路図、第５図ないし第
９図は従来の回路図とその動作を説明するための図であ
る。 １・・・電界効果型トランジスタ、９・・・ダイオード
、１０・・・ツェナダイオード。 代理人 大 岩 増 雄（ほか２名）９１図
３ 第２図 ｇｓ図 第６図 ９７図 ｉＩ８図 手続補正書（自効 昭和 Ｃ都１１月１９８ １、事件の表示 特願昭６０−７９５１２号２、発
明の名称 電界効果型トランジスタのスイッチング動作遅廷防止回
路３、補正をする者 事件との関係 特許出願人 ５、補正の対象 発明の詳細な説明の欄。 ６゜補正の内容 ＜１）明細書第３頁第４行目ないし第５行目「かいして
」とあるのを「介して」と補正する。 （２）同書第３頁第６行目ｒ Ｓ Ｗ ｓ Ｊとあるの
をｒＳＷ２Ｊと補正する。 （３）同書第３頁第１５行目「ＯＮ」とあるのをｒＯＦ
ＦＪと補正する。 （４）同書第３頁第１５行目ｒＯＦＦＪとあるのを「Ｏ
Ｎ」と補正する。 （５）同書第４頁第１Ｏ行目ｒ−ｖ２である」とあるの
を「ｖ２である」と補正する。 （６）同書第４頁第１４行目ｒＲｔＸｃｅｓＪとあるの
をｒＲＩＸｃＧｓ２Ｊと補正する。 （７）同書第５頁第５行目、第６頁第３行目、第１１行
目、第７頁第３行目「波線」とあるのを「一点鎖線」と
補正する。 （８）同書第８頁第１０行目ないし第１１行目「ダイオ
ードのブレークー−−−−−−・Ｇ−５間」とあるのを
「ダイオードにより、Ｇ−３間」と補正する。 （９）同書第９頁第７行目ｒｃ−ｓ間」とあるのをｒＤ
−３間」と補正する。 αω同書第９頁第１２行目ｒｓＷＩＪとあるのをｒ Ｓ
Ｗ ２ Ｊと補正する。 ａｖ同書第１１頁第２行目「ながれず」とあるのを「流
れず」と補正する。 １ｔ２１間書第１３頁第１１行目ｒｃ−ｓ間」とあるの
をｒｓ−ｃ間」と補正する。 以上
Claims (2)
- （１）電界効果型トランジスタのゲートとソース間にゲ
ートとソース間の電圧を一定に制限する複数個のダイオ
ードを直列に接続させたことを、特徴とする電界効果型
トランジスタのスイッチング動作遅廷防止回路。 - （２）前記複数個のダイオードのうち１個はツェーナダ
イオードで構成されていることを特徴とする特許請求の
範囲第１項記載の電界効果型トランジスタのスイッチン
グ動作遅廷防止回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60079512A JPS61238119A (ja) | 1985-04-15 | 1985-04-15 | 電界効果型トランジスタのスイツチング動作遅延防止回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60079512A JPS61238119A (ja) | 1985-04-15 | 1985-04-15 | 電界効果型トランジスタのスイツチング動作遅延防止回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61238119A true JPS61238119A (ja) | 1986-10-23 |
Family
ID=13692013
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60079512A Pending JPS61238119A (ja) | 1985-04-15 | 1985-04-15 | 電界効果型トランジスタのスイツチング動作遅延防止回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61238119A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05199093A (ja) * | 1991-08-08 | 1993-08-06 | Internatl Business Mach Corp <Ibm> | Ｐ−チヤネル電界効果トランジスタ駆動回路 |
| JP2004072424A (ja) * | 2002-08-06 | 2004-03-04 | Denso Corp | Ｍｏｓゲートトランジスタのゲート駆動回路 |
| JP2004129101A (ja) * | 2002-10-07 | 2004-04-22 | Fuji Electric Device Technology Co Ltd | 半導体集積回路装置 |
| JP2009207077A (ja) * | 2008-02-29 | 2009-09-10 | Denso Corp | 半導体集積回路装置 |
-
1985
- 1985-04-15 JP JP60079512A patent/JPS61238119A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05199093A (ja) * | 1991-08-08 | 1993-08-06 | Internatl Business Mach Corp <Ibm> | Ｐ−チヤネル電界効果トランジスタ駆動回路 |
| JP2004072424A (ja) * | 2002-08-06 | 2004-03-04 | Denso Corp | Ｍｏｓゲートトランジスタのゲート駆動回路 |
| JP2004129101A (ja) * | 2002-10-07 | 2004-04-22 | Fuji Electric Device Technology Co Ltd | 半導体集積回路装置 |
| JP2009207077A (ja) * | 2008-02-29 | 2009-09-10 | Denso Corp | 半導体集積回路装置 |
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