JP2003235240A - 還流ダイオードおよび負荷駆動回路 - Google Patents

還流ダイオードおよび負荷駆動回路

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Abstract

(57)【要約】 【課題】新規な構成にて容易に還流ダイオードのリカバ
リ特性をソフト化してリカバリサージを抑制することが
できるようにする。 【解決手段】還流ダイオードとなるボディダイオードＤ
ｆ１〜Ｄｆ６を内蔵したパワーＭＯＳトランジスタＴ１
〜Ｔ６を用いて３相ブリッジ回路を構成し、各パワーＭ
ＯＳトランジスタＴ１〜Ｔ６でのゲート端子とドレイン
端子の間にコンデンサＣ１〜Ｃ６を接続するとともにゲ
ート端子とソース端子との間に抵抗Ｒ１〜Ｒ６を介して
接続し、還流ダイオードＤｆ１〜Ｄｆ６の逆回復動作時
にコンデンサＣ１〜Ｃ６と抵抗Ｒ１〜Ｒ６によりゲート
・ソース間の電圧を、一定時間、閾値電圧以上にする。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、還流ダイオードお
よび負荷駆動回路に関するものである。
【０００２】
【従来の技術】インバータのスイッチング素子としてパ
ワーＭＯＳＦＥＴを使用し誘導性負荷を駆動する場合、
パワーＭＯＳＦＥＴは負荷を駆動するスイッチング素子
の機能のほかに、この素子に内蔵されたボディダイオー
ドを利用して還流ダイオードとしての機能を有すること
が多い。
【０００３】しかし、この素子に内蔵されたボディダイ
オードのリカバリ特性（逆回復特性）は一般に性能が悪
く、高いリカバリサージ電圧を発生し、またリンギング
と呼ばれる発振現象が起こる。このために、素子破壊お
よびノイズ発生を引き起こし製品の性能を満足しない。
このことについて詳しく説明する。図２６に示すように
交流モータを駆動するための３相ブリッジ回路（インバ
ータ）において、Ｕ、Ｖ、Ｗ相おのおのに２個ずつ計６
個のパワートランジスタＴ１０１，Ｔ１０２，Ｔ１０
３，Ｔ１０４，Ｔ１０５，Ｔ１０６が用意され、各トラ
ンジスタにはボディダイオード（還流ダイオード）Ｄ１
０１，Ｄ１０２，Ｄ１０３，Ｄ１０４，Ｄ１０５，Ｄ１
０６が内蔵されている。図２７にはトランジスタＴ１０
１における周辺回路を示す。図２７において、制御回路
１０１によりゲート駆動回路１００を介してトランジス
タＴ１０１を駆動して負荷を通電状態にするとともに通
電終了時にはゲート電位Ｖｇをモニターして所定のゲー
ト電圧以下になると、トランジスＴ１１３をオンしてゲ
ート端子とソース端子を短絡させる。
【０００４】ここで、図２８のように負荷（コイル）に
対し２つのトランジスタＴ１０１，Ｔ１０２をオン／オ
フすることにより通電する場合について考える。上側の
トランジスタＴ１０１へのゲート信号ＳＧ１、下側のト
ランジスタＴ１０２へのゲート信号ＳＧ２、トランジス
タＴ１０１，Ｔ１０２のゲート電圧Ｖｇ１，Ｖｇ２、上
側のトランジスタＴ１０１のドレイン・ソース間電圧Ｖ
ｄｓ１、下側のトランジスタＴ１０２のドレイン電圧Ｖ
ｄ２、上側のトランジスタＴ１０１での還流ダイオード
Ｄ１０１に流れる電流Ｉｆ、下側のトランジスタＴ１０
２に流れる電流Ｉｄ２は図２９のようになる。
【０００５】図２９において、ｔ１００，ｔ１０４がト
ランジスタＴ１０１のオフ指令タイミングであり、ｔ１
０３がトランジスタＴ１０１のオン指令タイミングであ
る。ｔ１０１，ｔ１０５がトランジスタＴ１０２のオン
指令タイミングであり、ｔ１０２がトランジスタＴ１０
２のオフ指令タイミングである。ｔ１００のタイミング
でトランジスタＴ１０１にオフ指令が出された後のｔ１
０１のタイミングでトランジスタＴ１０２にオン指令が
出される。Ｖｇ１はｔ１００以降、減少し、Ｖｇ２はｔ
１０１以降、上昇する。Ｉｆはｔ１０１以降、下降し、
また、Ｉｄ２はｔ１０１以降、上昇する。Ｖｄ２はｔ１
０１以降、減少する。そして、ダイオードに流れる電流
Ｉｆがｔ２００のタイミングで０アンペアとなり、以降
ダイオードの逆回復（リカバリ）過程に移り、ｔ２０１
のタイミングで反転する。これ以降において、還流ダイ
オードは回路上ではコンデンサとして機能することにな
り、回路の寄生インダクタンス（図２８参照）との間で
ＬＣ発振を起こし、激しいサージ電圧を発生しながらダ
イオード電流Ｉｆは０アンペアに収束する。また、Ｖｄ
ｓ１も発振する。
【０００６】これを避けるために、ゲート抵抗（図２７
の符号Ｒ１０１で表す）の調整またはゲート制御方法の
改善等でスイッチング速度を落としサージ電圧を抑える
手段（駆動トランジスタの性能調整）や、スナバ回路等
を追加することでサージ電圧の抑制と発振防止を図る方
法がとられるケースがあるが、性能の低下およびコスト
アップ、体格増大は避けられない。
【０００７】一方、ボディダイオード自身のリカバリ特
性を改善する検討もなされてはいるが、いずれもその複
雑さから実用化には至っていない。また、インバータを
用いて交流モータをＰＷＭ制御するではなく、直流モー
タをＰＷＭ制御する場合においてもスイッチング動作時
にサージ電圧やノイズが発生する。これを、図３０，３
１，３２を用いて説明する。
【０００８】図３０において、直流電源１５０のプラス
端子とグランド間において、スイッチ１５１と誘導性負
荷（直流モータ）１５２とパワーＭＯＳトランジスタ１
５３とが直列に接続されている。パワーＭＯＳトランジ
スタ１５３には還流ダイオード１５４が内蔵されてい
る。また、パワーＭＯＳトランジスタ１５３のゲート端
子には抵抗１５５を介してゲート駆動回路１５６が接続
されている。誘導性負荷１５２に対し還流ダイオード１
５７が並列に接続されている。
【０００９】還流ダイオード１５７の具体的構成として
は、図３１に示すように、ｎ型シリコン基板１６０とし
て、ｎ+シリコン基板１６１の上にｎ-エピタキシャル層
１６２を形成したものを用いている。基板１６０の上面
での表層部において、ｐ型不純物拡散領域１６３が形成
されている。さらに、基板１６０の上面においてアノー
ド電極１６４が形成され、アノード電極１６４はｐ型不
純物拡散領域１６３に接している。また、基板１６０の
下面においてカソード電極１６５が形成され、カソード
電極１６５は基板１６０と接している。
【００１０】図３０の回路構成とした場合においては、
図３２のタイムチャートに示すごとく、パワーＭＯＳト
ランジスタ１５３をＰＷＭ信号にて高速スイッチングさ
せて誘導性負荷１５２を駆動する場合、スイッチング動
作時にサージ電圧やノイズが発生する。特に、パワーＭ
ＯＳトランジスタ１５３がオフからオン動作し、還流ダ
イオード１５７が逆回復動作を行う際には、リカバリサ
ージと呼ばれる高いサージ電圧とリンギングと呼ばれる
発振現象が発生し、素子破壊およびノイズ発生を引き起
こしている。なお、図３２は、図３０でのトランジスタ
１５３へのゲート信号ＳＧ１０、トランジスタ１５３の
ゲート電圧Ｖｇ１０、トランジスタ１５３に流れる電流
Ｉｄ、還流ダイオード１５７に流れる電流Ｉｆ、トラン
ジスタ１５３のドレイン電圧Ｖｄ、還流ダイオード１５
７のアノード・カソード間電圧Ｖ１を示している。
【００１１】この対策として、例えば特許文献１にて開
示されているように、ＬやＣを回路に挿入してフィルタ
回路およびサージ吸収回路を構成する方法、およびパワ
ーＭＯＳトランジスタ１５３のスイッチング速度を遅く
してサージやノイズの発生を抑える方法がとられてき
た。特に、還流ダイオード１５７の逆回復動作に伴うリ
カバリサージや発振現象に対しては、パワーＭＯＳトラ
ンジスタ１５３のスイッチング速度を遅くして対策する
のがほとんどあった。しかし、この対策はパワーＭＯＳ
トランジスタ１５３のスイッチング損失が大きくなって
発熱の増大を招き、放熱構造の大型化およびパワーＭＯ
Ｓトランジスタ１５３のサイズの大型化が必要となって
いた。
【００１２】一方、ダイオード自身のリカバリ特性を改
善する方法も検討がなされている。上記サージ現象およ
び発振現象を抑制するには、還流ダイオード１５７のリ
カバリ特性のソフト化が必要となる。５００〜１２００
ボルトの高電圧定格を有する還流ダイオード１５７にお
いては、素子内部のライフタイム制御を行うことでソフ
トリカバリダイオードを実現している。具体的には、図
３１に示すようにＡｕ拡散層を形成したりＨｅや電子線
を照射することにより素子内部のライフタイム制御を行
う。しかし、６０〜２００ボルトの定格電圧を有する還
流ダイオード１５７においては、その構造上リカバリ特
性のソフト化は実現していない。このため、６０〜１０
０ボルトの定格電圧を必要とする自動車用の誘導負荷駆
動回路においては、前記の対策（フィルタ回路・サージ
吸収回路の形成やパワーＭＯＳトランジスタ１５３のス
イッチング速度を遅らせること）がとられており、性能
の低下およびコストアップ、体格増大は避けられなかっ
た。
【００１３】
【特許文献１】特開平９−４２０９６号公報
【００１４】
【発明が解決しようとする課題】本発明はこのような背
景の下になされたものであり、その目的は、新規な構成
にて容易に還流ダイオードのリカバリ特性をソフト化し
てリカバリサージを抑制することができるようにするこ
とにある。
【００１５】
【課題を解決するための手段】請求項１に記載の発明に
よれば、還流ダイオードの逆回復動作時にコンデンサと
抵抗によりゲート・ソース間の電圧が一定時間、閾値電
圧以上に上昇して、これにより、還流ダイオードのリカ
バリ特性がソフト化し、リカバリサージを抑制すること
ができる。
【００１６】請求項２に記載の発明によれば、還流ダイ
オードを形成したチップ内にＭＯＳトランジスタを容易
に作り込むことができる。請求項３に記載のように、コ
ンデンサは、ＭＯＳトランジスタの閾値電圧をＶｔｈ、
コンデンサの容量値をＣｍ、ドレイン端子が電源電圧の
時におけるゲート・ソース間容量値をＣｇｓ、ドレイン
端子が電源電圧の時におけるゲート・ドレイン間容量値
をＣｇｄ、電源電圧をＶｄｄとしたとき、 Ｖｔｈ＜｛（Ｃｍ＋Ｃｇｄ）／（Ｃｍ＋Ｃｇｄ＋Ｃｇ
ｓ）｝・Ｖｄｄ の関係を満足させる。特に、請求項４に記載のように、 Ｖｔｈ＜０．８・｛（Ｃｍ＋Ｃｇｄ）／（Ｃｍ＋Ｃｇｄ
＋Ｃｇｓ）｝・Ｖｄｄ の関係を満足させると、最適化を図る上で好ましい。
【００１７】請求項５に記載のように、抵抗は、同抵抗
の抵抗値をＲｍ、コンデンサの容量値をＣｍ、ドレイン
端子が電源電圧の時におけるゲート・ソース間容量値を
Ｃｇｓ、ドレイン端子が電源電圧の時におけるゲート・
ドレイン間容量値をＣｇｄとしたとき、 １×１０-7＜Ｒｍ・（Ｃｍ＋Ｃｇｄ＋Ｃｇｓ）＜５×１
０-6 の関係を満足させると、最適化を図る上で好ましい。
【００１８】請求項６，７に記載の発明によれば、各組
での両パワーＭＯＳトランジスタのうちの負電極側のパ
ワーＭＯＳトランジスタが負荷駆動のためのトランジス
タ動作を行い（誘導性負荷に電流が流れ込み）、正極側
のパワーＭＯＳトランジスタでの還流ダイオードが機能
している局面において、還流ダイオードの逆回復動作時
にコンデンサと抵抗によりゲート・ソース間の電圧が一
定時間、閾値電圧以上に上昇して、これにより、還流ダ
イオードのリカバリ特性がソフト化し、リカバリサージ
を抑制することができる。
【００１９】請求項８に記載の発明によれば、各組での
両ＩＧＢＴのうちの負電極側のＩＧＢＴが負荷駆動のた
めのトランジスタ動作を行い（誘導性負荷に電流が流れ
込み）、正極側のＩＧＢＴでの還流ダイオードが機能し
ている局面において、還流ダイオードの逆回復動作時に
コンデンサと抵抗によりゲート・エミッタ間の電圧が一
定時間、閾値電圧以上に上昇して、これにより、還流ダ
イオードのリカバリ特性がソフト化し、リカバリサージ
を抑制することができる。
【００２０】請求項９に記載のように、コンデンサは、
コンデンサは、パワーＭＯＳトランジスタまたはＩＧＢ
Ｔの閾値電圧をＶｔｈ、コンデンサの容量値をＣｍ、ド
レイン端子またはコレクタ端子が電源電圧の時における
ゲート・ソース間容量値またはゲート・エミッタ間容量
値をＣｇｓ、ドレイン端子またはコレクタ端子が電源電
圧の時におけるゲート・ドレイン間容量値またはゲート
・コレクタ間容量値をＣｇｄ、電源電圧をＶｄｄとした
とき、 Ｖｔｈ＜｛（Ｃｍ＋Ｃｇｄ）／（Ｃｍ＋Ｃｇｄ＋Ｃｇ
ｓ）｝・Ｖｄｄ の関係を満足させる、特に、請求項１０に記載のよう
に、 Ｖｔｈ＜０．８・｛（Ｃｍ＋Ｃｇｄ）／（Ｃｍ＋Ｃｇｄ
＋Ｃｇｓ）｝・Ｖｄｄ の関係を満足させると、最適化を図る上で好ましい。
【００２１】また、請求項１１に記載のように、抵抗
は、同抵抗の抵抗値をＲｍ、コンデンサの容量値をＣ
ｍ、ドレイン端子またはコレクタ端子が電源電圧の時に
おけるゲート・ソース間容量値またはゲート・エミッタ
間容量値をＣｇｓ、ドレイン端子またはコレクタ端子が
電源電圧の時におけるゲート・ドレイン間容量値または
ゲート・コレクタ間容量値をＣｇｄとしたとき、 １×１０-7＜Ｒｍ・（Ｃｍ＋Ｃｇｄ＋Ｃｇｓ）＜５×１
０-6 の関係を満足させると、最適化を図る上で好ましい。
【００２２】また、請求項１２に記載のように、パワー
ＭＯＳトランジスタを作り込んだチップを金属板の上に
搭載するとともに、チップでのパワーＭＯＳトランジス
タのドレイン端子に電気的に接続された金属板とゲート
用リードフレームとの間に前記コンデンサを構成するチ
ップコンデンサを配置すると、実用上好ましいものとな
る。
【００２３】請求項１３に記載の発明によれば、スイッ
チング素子が負荷駆動のための動作を行い（誘導性負荷
に電流が流れ込み）、還流ダイオードが機能している局
面において、還流ダイオードの逆回復動作時にコンデン
サと抵抗によりゲート・ソース間の電圧が一定時間、閾
値電圧以上に上昇して、これにより、還流ダイオードの
リカバリ特性がソフト化し、リカバリサージを抑制する
ことができる。
【００２４】請求項１４に記載のように、コンデンサ
は、ＭＯＳトランジスタの閾値電圧をＶｔｈ、コンデン
サの容量値をＣｍ、ドレイン端子が電源電圧の時におけ
るゲート・ソース間容量値をＣｇｓ、ドレイン端子が電
源電圧の時におけるゲート・ドレイン間容量値をＣｇ
ｄ、電源電圧をＶｄｄとしたとき、 Ｖｔｈ＜｛（Ｃｍ＋Ｃｇｄ）／（Ｃｍ＋Ｃｇｄ＋Ｃｇ
ｓ）｝・Ｖｄｄ の関係を満足させる、特に、請求項１５に記載のよう
に、 Ｖｔｈ＜０．８・｛（Ｃｍ＋Ｃｇｄ）／（Ｃｍ＋Ｃｇｄ
＋Ｃｇｓ）｝・Ｖｄｄ の関係を満足させると、最適化を図る上で好ましい。
【００２５】また、請求項１６に記載のように、抵抗
は、同抵抗の抵抗値をＲｍ、コンデンサの容量値をＣ
ｍ、ドレイン端子が電源電圧の時におけるゲート・ソー
ス間容量値をＣｇｓ、ドレイン端子が電源電圧の時にお
けるゲート・ドレイン間容量値をＣｇｄとしたとき、 １×１０-7＜Ｒｍ・（Ｃｍ＋Ｃｇｄ＋Ｃｇｓ）＜５×１
０-6 の関係を満足させると、最適化を図る上で好ましい。
【００２６】
【発明の実施の形態】（第１の実施の形態）以下、この
発明を具体化した第１の実施の形態を図面に従って説明
する。
【００２７】図１は、本実施形態における交流モータを
駆動するための３相ブリッジ回路（インバータ）の電気
的構成を示す。図１において、直流電源Ｂによる正極ラ
イン（Ｐライン）と負極ライン（Ｎライン）の間には、
コンデンサＣが接続されている。また、同ＰラインとＮ
ラインの間には、パワーＭＯＳトランジスタ（ＭＯＳＦ
ＥＴ）Ｔ１とＴ２の直列回路と、パワーＭＯＳトランジ
スタ（ＭＯＳＦＥＴ）Ｔ３とＴ４の直列回路と、パワー
ＭＯＳトランジスタ（ＭＯＳＦＥＴ）Ｔ５とＴ６の直列
回路が、それぞれ接続されている。トランジスタＴ１と
Ｔ２との間、Ｔ３とＴ４との間、Ｔ５とＴ６との間に
は、スター結線された誘導性負荷Ｍが接続されている。
【００２８】各パワーＭＯＳトランジスタＴ１〜Ｔ６に
はそれぞれ還流ダイオードＤｆ１〜Ｄｆ６が並列に接続
され、この還流ダイオードＤｆ１〜Ｄｆ６にはトランジ
スタＴ１〜Ｔ６に内蔵されたボディダイオードを用いて
いる。図２には各パワーＭＯＳトランジスタＴ１〜Ｔ６
における断面構造を示す。
【００２９】図２において、同トランジスタはトレンチ
ゲートタイプのｎチャネル縦型ＭＯＳＦＥＴである。ｎ
+半導体基板２０上にはｎ-エピタキシャル層２１が形成
されている。ｎ-エピタキシャル層２１の表層部にはｐ
ウエル領域（ｐベース領域）２２が形成され、その下の
ｎ-エピタキシャル層２１がｎ-ドリフト層となる。ｐウ
エル領域２２の表層部にはｎソース領域２３が多数形成
されている。また、ｎ -エピタキシャル層２１の上面に
はトレンチ２４が形成され、ｎソース領域２３およびｐ
ベース領域２２を貫通してｎ-エピタキシャル層２１に
達している。トレンチ２４の内部にはゲート酸化膜（ゲ
ート絶縁膜）２５を介してポリシリコンゲート電極２６
が形成されている。ゲート電極２６は絶縁膜２７で被覆
され、その上にはソース電極２８が形成され、ソース電
極２８はｐベース領域２２の一部領域とｎソース領域２
３の一部領域に接している。また、ｎ+半導体基板２０
の裏面にはドレイン電極２９が形成されている。
【００３０】図２において、ｎ-ドリフト層２１とｐウ
エル領域２２の界面（ｐｎ接合部）にボディダイオード
が形成され、これが図１での還流ダイオードＤｆ１〜Ｄ
ｆ６として機能する。
【００３１】図１の説明に戻り、各パワーＭＯＳトラン
ジスタＴ１〜Ｔ６のドレイン・ゲート間にはコンデンサ
Ｃ１〜Ｃ６が接続されている。さらに、各パワーＭＯＳ
トランジスタＴ１〜Ｔ６のゲート端子は抵抗Ｒ１〜Ｒ６
を介してゲート駆動回路１〜６と接続されている。ゲー
ト駆動回路１〜６と抵抗Ｒ１〜Ｒ６の間はダイオードＤ
１〜Ｄ６およびトランジスタＴ１１〜Ｔ１６を介してパ
ワーＭＯＳトランジスタＴ１〜Ｔ６のソース端子と接続
されている。
【００３２】各ゲート駆動回路１〜６は同一の構成をな
しており、この回路構成を、Ｕ相での正極側（Ｐ側）の
ゲート駆動回路１で説明する。図３において、ゲート駆
動回路１は、直列に接続したトランジスタＴ２１，Ｔ２
２と抵抗Ｒ１１，Ｒ１２とダイオードＤ１１を備えてい
る。パワーＭＯＳトランジスタＴ１のゲート端子は抵抗
Ｒ１，Ｒ１２，Ｒ１１を介してトランジスタＴ２１，Ｔ
２２の中間点に接続されている。
【００３３】図１の各ゲート駆動回路１〜６は図３の制
御回路１０とそれぞれ接続されている。図３において、
制御回路１０はゲート駆動回路１〜６のトランジスタＴ
２１，Ｔ２２のベース端子と接続されている。また、制
御回路１０は前述のトランジスタＴ１１〜Ｔ１６のベー
ス端子と接続されている。さらに、制御回路１０はパワ
ーＭＯＳトランジスタＴ１〜Ｔ６のゲート電圧Ｖｇをモ
ニターしており、パワーＭＯＳトランジスタＴ１〜Ｔ６
のゲート電圧Ｖｇが所定値（具体的には３ボルト）以下
になると、対応するトランジスタＴ１１〜Ｔ１６をオン
するようになっている。
【００３４】制御回路１０はパワーＭＯＳトランジスタ
Ｔ１〜Ｔ６をオン・オフ制御することにより誘導性負荷
をＰＷＭ運転する。詳しくは、制御回路１０はゲート駆
動回路１〜６のトランジスタＴ２１をオンすることによ
り、パワーＭＯＳトランジスタＴ１〜Ｔ６のゲート電圧
Ｖｇを上昇させオンさせる。パワーＭＯＳトランジスタ
Ｔ１〜Ｔ６のオフはトランジスタＴ２２をオンさせてゲ
ート電圧Ｖｇを下げるが、この際においてゲート電圧Ｖ
ｇが３ボルト以下になったことを検知すると制御回路１
０は対応するトランジスタＴ１１〜Ｔ１６をオンさせ
る。これにより、パワーＭＯＳトランジスタＴ１〜Ｔ６
のゲート端子は抵抗（図３ではＲ１）とダイオード（図
３ではＤ１）を介してソース端子に接続されることにな
る。
【００３５】このように、図１のインバータ構成では各
パワーＭＯＳトランジスタＴ１〜Ｔ６におけるボディダ
イオードは還流ダイオードＤｆ１〜Ｄｆ６として使用さ
れ、各パワーＭＯＳトランジスタＴ１〜Ｔ６が還流ダイ
オードとして機能している期間においては、パワーＭＯ
ＳトランジスタＴ１〜Ｔ６のゲート端子は抵抗（トラン
ジスタＴ１の場合は抵抗Ｒ１）を介してソース端子に接
続されている状態で動作することになる。
【００３６】図４には、パワーＭＯＳトランジスタを形
成したチップ３０の実装構造を示す。図４において、チ
ップ３０が銅製基板３１の上面に実装され、かつ、パワ
ーＭＯＳトランジスタのドレイン電極と銅製基板３１と
が電気的に接続されている。銅製基板３１がパワーＭＯ
Ｓトランジスタのヒートシンクとして機能する。チップ
３０と各リードフレーム３２とはボンディングワイヤ３
３にて接続されている。ここで、銅製基板３１とゲート
用リードフレーム３２ａとの間にはチップコンデンサ３
４が搭載され、パワーＭＯＳトランジスタのドレイン端
子とゲート端子の間に図１のコンデンサＣ１〜Ｃ６を配
置した構成となっている。図４でのこれら部品は樹脂３
５にてモールドされている。
【００３７】次に、このように構成したインバータの作
用について説明する。図５には、インバータ構成での
Ｕ、Ｖ、Ｗ相のうちＵ相におけるブリッジ回路の概略図
を示す。この図５を用いて、Ｕ相に電流が流れ込み、パ
ワーＭＯＳトランジスタＴ２（Ｎ側）が負荷駆動トラン
ジスタ動作を行い、パワーＭＯＳトランジスタＴ１（Ｐ
側）が還流ダイオードとして機能している時について説
明する。
【００３８】トランジスタＴ１へのゲート信号ＳＧ１、
トランジスタＴ２へのゲート信号ＳＧ２、トランジスタ
Ｔ１，Ｔ２のゲート電圧Ｖｇ１，Ｖｇ２、トランジスタ
Ｔ１のドレイン・ソース間電圧Ｖｄｓ１、トランジスタ
Ｔ２のドレイン電圧Ｖｄ２、トランジスタＴ１での還流
ダイオードＤｆ１に流れる電流Ｉｆ、トランジスタＴ２
に流れる電流Ｉｄ２は図６のようになる。
【００３９】図６において、ｔ１，ｔ５がトランジスタ
Ｔ１のオフ指令タイミングであり、ｔ４がトランジスタ
Ｔ１のオン指令タイミングである。ｔ２，ｔ６がトラン
ジスタＴ２のオン指令タイミングであり、ｔ３がトラン
ジスタＴ２のオフ指令タイミングである。ここで、ｔ１
のタイミングの直前においてはトランジスタＴ２がオフ
状態、かつ、トランジスタＴ１がオン状態にあり、一定
の還流電流（トランジスタ電流）が流れている。
【００４０】この状態から、ｔ１のタイミングでトラン
ジスタＴ１にオフ指令が出された後のｔ２のタイミング
でトランジスタＴ２にオン指令が出される。ゲート電圧
Ｖｇ１はｔ１以降、減少し、還流電流はトランジスタ電
流からダイオード電流に切り替わる。その後、ゲート電
圧Ｖｇ２はｔ２以降、上昇する。還流ダイオード電流Ｉ
ｆはｔ２以降、下降し、また、ドレイン電流Ｉｄ２はｔ
２以降、上昇する。ドレイン電圧Ｖｄ２はｔ２以降、減
少する。そして、ダイオード電流Ｉｆがｔ１０のタイミ
ングで０アンペアとなり、以降、ダイオードの逆回復
（リカバリ）過程に移り、ｔ１１のタイミングで反転す
る。
【００４１】ここで（ｔ１１のタイミングにおいて）、
本実施形態においては図５のコンデンサＣ１と抵抗Ｒ１
によりゲート・ソース間の電圧Ｖｇ１が所定時間だけ閾
値電圧以上に持ち上げられ、これにより、図２９でのＬ
Ｃ発振を起こすことなく（激しいサージ電圧を発生する
ことなく）、ダイオード電流Ｉｆは０アンペアに収束す
る。
【００４２】以下、より詳しく説明する。図１のインバ
ータ構成のうち、Ｕ相に電流が流れ込み、パワーＭＯＳ
トランジスタＴ２（Ｎ側）が負荷駆動トランジスタ動作
を行い、パワーＭＯＳトランジスタＴ１（Ｐ側）が還流
ダイオードとして機能している局面での、ダイオードＤ
ｆ１のリカバリ特性の評価を図７の評価回路にて測定し
た。
【００４３】図７において、電源電圧３０ボルト、負荷
インダクタンス１０μＨ、Ｕ相のＮ側のトランジスタＴ
２はゲート抵抗値２７Ωにて、Ｖｇ＝１５ボルトとＶｇ
＝０ボルトでオン／オフ動作を行い、Ｕ相のＰ側のトラ
ンジスタＴ１にはドレイン・ゲート間に１ｎＦのコンデ
ンサＣ１を接続し、ゲート・ソース間には２０Ωの抵抗
Ｒ１を接続して還流ダイオードＤｆ１のリカバリ特性を
評価した。
【００４４】使用したトランジスタ素子（トレンチゲー
ト型ＤＭＯＳ）は、定格電圧が１００ボルト、定格電流
が２００アンペア、チップの縦横サイズが１１ｍｍ×９
ｍｍであり、その閾値電圧が３．２ボルトである。ま
た、トランジスタにおけるゲート入力容量は２４ｎＦ
（ドレイン電圧Ｖｄ＝３０Ｖ、ゲート電圧Ｖｇ＝０Ｖの
時）、帰還容量Ｃｒｓｓは１．５ｎＦ（Ｖｄ＝３０Ｖ、
Ｖｇ＝０Ｖの時）である。これより、図８のごとく、リ
カバリ評価回路におけるＵ相のＰ側のトランジスタＴ１
での外付けコンデンサＣ１（＝１ｎＦ）と、外付け抵抗
Ｒ１（＝２０Ω）と、素子内部のゲート・ソース間容量
Ｃｇｓとゲート・ドレイン間容量Ｃｇｄに関して、ドレ
イン電圧が電源電圧（Ｖｄ＝３０Ｖ）のとき、ゲート・
ソース間容量Ｃｇｓ＝２２．５ｎＦ、ゲート・ドレイン
間容量Ｃｇｄ＝１．５ｎＦであることになる。
【００４５】図９には、図７、図８の回路で評価した時
のＵ相のＰ側のトランジスタＴ１でのダイオードリカバ
リ特性を示している。図９において、横軸には時間をと
り、縦軸にはダイオード電流Ｉｆとソース・ドレイン間
電圧Ｖｄとゲート・ソース間電圧Ｖｇをとっている。横
軸（時間軸）の一目盛りは２５０ｎｓｅｃ（２５０ｎｓ
ｅｃ／ｄｉｖ）である。
【００４６】図９のｔ２１のタイミングでは、Ｕ相のＰ
側のボディダイオードＤｆ１に９０アンペアの順方向電
流が流れている。そして、ｔ２２のタイミングでは、Ｕ
相のＮ側のトランジスタＴ２がオンし始め、ボディダイ
オードＤｆ１に流れる電流Ｉｆは約−１００Ａ／μｓｅ
ｃの変化率で減少している。さらに、ｔ２３のタイミン
グで、ボディダイオードＤｆ１に流れる電流Ｉｆは０ア
ンペアとなり、以降、ダイオードＤｆ１の逆回復（リカ
バリ）過程に移行する。ｔ２１〜ｔ２３の期間において
トレンチゲート型ＤＭＯＳでは図１０に示すようにｎ-
層にホールが移動するとともにｐ領域に電子が移動す
る。
【００４７】図９のｔ２４のタイミングで、素子内部の
キャリアが吐き出され空乏層が発生し、ソース・ドレイ
ン間（電圧Ｖｄ）には急激な電圧上昇（約１０００Ｖ／
μｓｅｃ）が発生する。この時、ゲート端子は図８のよ
うに容量と抵抗で結線されているために、図１５でＶｇ
ｍａｘにて示すように、Ｖｇ＝｛（Ｃｍ＋Ｃｇｄ）／
（Ｃｍ＋Ｃｇｄ＋Ｃｇｓ）｝・Ｖｄｄまで上昇し、その
後、Ｖｇは図１５に示すように、（Ｃｍ＋Ｃｇｄ＋Ｃｇ
ｓ）・Ｒｍの時定数Ｔでソース電位に向かって減少して
いく。ただし、Ｃｍはコンデンサの容量値、Ｃｇｓはド
レイン端子が電源電圧の時におけるゲート・ソース間容
量値、Ｃｇｄはドレイン端子が電源電圧の時におけるゲ
ート・ドレイン間容量値、Ｖｄｄは電源電圧、Ｒｍは抵
抗の抵抗値である。また、図１５は図１４の回路で、４
０ボルトをソース・ドレイン間に印加したときのＶｇの
変化を示すものである。
【００４８】上記設定の場合、図９のゲート電圧Ｖｇは
ｔ２４のタイミングで閾値電圧よりも約１ボルト高い４
ボルトまで上昇し、約３００ｎｓｅｃ後において図９の
ｔ２５のタイミングで閾値電圧Ｖｔｈ（＝３．２ボル
ト）まで降下する。
【００４９】図９のｔ２４〜ｔ２５の期間は、トランジ
スタのゲートがオンしゲート電圧に応じたドレイン電流
が流れている状態（電流飽和領域）であり、ドレイン電
圧Ｖｄの変動を伴わずに電流制御できる。このため、ダ
イオードのリカバリサージ電圧を低く（抑制）できる。
【００５０】つまり、素子内部の動作として、図９のｔ
２３〜ｔ２４においては図１１に示すようになり、図９
のｔ２４においては図１２のように空乏層が距離Ｌ１だ
け拡がり、図９のｔ２４〜ｔ２５においては図１３のよ
うにドレイン電流が流れて空乏層が距離Ｌ２だけ拡り、
空乏層の伸び縮みがなく、電圧の変化を伴なわない電流
源として機能するため、ソフトリカバリが実現する。
【００５１】また、外付けするコンデンサの容量はゲー
ト入力容量２４ｎＦに対して１ｎＦ程度で十分効果が発
揮され、トランジスタ動作する場合のスイッチング速度
にはほとんど影響しない。
【００５２】なお、今回の評価では、外付けコンデンサ
Ｃ１は１ｎＦ、ゲート抵抗Ｒ１は２０Ωであったが、別
の素子で実施する場合は、素子のゲート入力容量と閾値
電圧に応じてＣ１値とＲ１値を適切に選択すればよい。
【００５３】以上のように、本実施形態によれば、比較
的小容量のコンデンサの追加とゲート駆動のための構成
の一部変更のみで、リカバリサージを大幅に抑制するこ
とが可能であり、コストアップ及び体格増大は極めて少
ない。また、リカバリサージが大幅に抑制されるため、
トランジスタのスイッチング速度（ターンオン）を低下
することなく、損失の低減と高周波のＰＷＭ制御が可能
となる。
【００５４】次に、外付けコンデンサと外付け抵抗を設
計する上での最適化について説明する。今、図８をモデ
ル化したものを図１４に示し、図１５のごとくパワーＭ
ＯＳトランジスタにパルス電圧を印加した時のソース・
ドレイン電圧Ｖｓｄについて考える。
【００５５】コンデンサＣ１に関しては、パワーＭＯＳ
トランジスタの閾値電圧をＶｔｈ、コンデンサの容量値
をＣｍ、ドレイン端子が電源電圧の時におけるゲート・
ソース間容量値をＣｇｓ、ドレイン端子が電源電圧の時
におけるゲート・ドレイン間容量値をＣｇｄ、電源電圧
をＶｄｄとしたとき、 Ｖｔｈ＜｛（Ｃｍ＋Ｃｇｄ）／（Ｃｍ＋Ｃｇｄ＋Ｃｇ
ｓ）｝・Ｖｄｄ の関係を満足させる。特に、 Ｖｔｈ＜０．８・｛（Ｃｍ＋Ｃｇｄ）／（Ｃｍ＋Ｃｇｄ
＋Ｃｇｓ）｝・Ｖｄｄ の関係を満足させる。これは、閾値電圧Ｖｔｈよりも高
いゲート・ソース間の電圧を生成するための条件とな
る。
【００５６】また、抵抗Ｒ１に関しては、同抵抗の抵抗
値をＲｍ、コンデンサの容量値をＣｍ、ドレイン端子が
電源電圧の時におけるゲート・ソース間容量値をＣｇ
ｓ、ドレイン端子が電源電圧の時におけるゲート・ドレ
イン間容量値をＣｇｄとしたとき、 １×１０-7＜Ｒｍ・（Ｃｍ＋Ｃｇｄ＋Ｃｇｓ）＜５×１
０-6 の関係を満足させる。これは、ゲート・ソース間の電圧
が閾値電圧Ｖｔｈよりも高い状態を所定時間、継続させ
るための条件となる。
【００５７】次に、本実施形態の効果を確認するための
比較例を説明する。前述のごとく図２６のインバータの
構成におけるＵ相のＰ側のゲート駆動回路が図２７に示
されており、パワーＭＯＳトランジスタがダイオードと
して機能しているタイミングでは、ゲート端子は抵抗を
介さずにソース端子に直接、接続されている状態で動作
することになる。図２６のインバータ構成のうち、Ｕ相
に電流が流れ込み、トランジスタＴ１０２（Ｕ相のＮ
側）が負荷駆動トランジスタ動作を行い、トランジスタ
Ｔ１０１（Ｕ相のＰ側）が還流ダイオードとして機能し
ている局面での、ダイオードＤ１０１のリカバリ特性の
評価を、図１６の評価回路にて測定した。
【００５８】電源電圧３０ボルト、負荷インダクタンス
１０μＨ、Ｕ相のＮ側のトランジスタＴ１０２はゲート
抵抗２７ΩにてＶｇ＝１５ボルトとＶｇ＝０ボルトでオ
ン／オフ動作を行い、Ｕ相のＰ側のトランジスタＴ１０
１のゲート端子はソース端子と短絡させて還流ダイオー
ドＤ１０１のリカバリ特性を評価した。
【００５９】トランジスタ素子は定格電圧１００ボル
ト、定格電流２００アンペア、チップの縦横サイズは１
１ｍｍ×９ｍｍのトレンチゲート型ＤＭＯＳを使用して
いる。図１７は、図１６の回路で評価した時のＵ相のＰ
側のトランジスタＴ１０１のダイオードリカバリ特性を
示している。図１７の波形はダイオード電流Ｉｆ、ソー
ス・ドレイン間電圧Ｖｄ、ゲート・ソース間電圧Ｖｇを
示しており、横軸（時間軸）は一目盛り２５０ｎｓｅｃ
（２５０ｎｓ／ｄｉｖ）である。
【００６０】ｔ２１のタイミングではＵ相のＰ側のボデ
ィダイオードに９０アンペアの順方向電流が流れてい
る。ｔ２２のタイミングでＵ相のＮ側のトランジスタが
オンし始め、ダイオードに流れる電流Ｉｆは約−１００
Ａ／μｓｅｃの変化率で減少している。ｔ２３のタイミ
ングでダイオードに流れる電流Ｉｆは０アンペアとな
り、以降、ダイオードの逆回復（リカバリ）過程に移
る。
【００６１】ｔ２４のタイミングで素子内部のキャリア
が吐き出され空乏層が発生し、ソース・ドレイン間に電
源電圧が印加される。このｔ２４以降、Ｕ相のＰ側のト
ランジスタでのボディダイオードを流れる電流Ｉｆは、
素子内部のキャリアの吐き出し・吸い込みによって担わ
れ、空乏層の延び縮みによる電圧変化を伴う。つまり、
回路上ではボディダイオードがコンデンサとして機能す
ることになり、回路の寄生インダクタンスとの間でＬＣ
発振を起こし、激しいサージ電圧を発生しながらダイオ
ード電流Ｉｆが０アンペアに収束する。
【００６２】このときの素子内部の動作状態としては、
図１８，１９のように、図１７のｔ２４以降においては
空乏層が距離Ｌ３，Ｌ４で表しているように拡大・縮小
している。つまり、電流は空乏層の伸び縮みに伴なうキ
ャリアの吐き出しを行い、電圧の変化を伴なう電流の出
し入れが行われる。
【００６３】従来では、このような不具合を解消すべ
く、つまり、リカバリサージ電圧をパワーＭＯＳＦＥＴ
の定格電圧以下に抑制するために、図２７のゲート抵抗
Ｒ１０１を大きくすることで対応している。これは、パ
ワーＭＯＳＦＥＴのスイッチング速度を遅くすることを
意味し、インバータの損失増大を招き、またＰＷＭ抑制
の動作周波数の上限も制限されることになり、製品性能
の低下は避けられない。
【００６４】これに対し本実施形態では、誘導性負荷を
駆動し、還流ダイオードとしても機能する電界効果型ト
ランジスタにおいて、ゲートとドレイン間にコンデンサ
を接続し、還流ダイオードの逆回復動作時に、抵抗を介
してソース端子に接続されたゲート端子での電圧を一定
時間、閾値電圧以上に上昇させて、リカバリ特性をソフ
ト化し、リカバリサージを抑制することができる。
【００６５】図１，３に対する変形例として、図２０，
２１に示すように、パワーＭＯＳトランジスタのゲート
・ドレイン間に接続するコンデンサＣ１に対し抵抗Ｒ１
００を直列状態で挿入してもよい。また、抵抗Ｒ１００
は、図２０のようにコンデンサＣ１に対しドレイン端子
側に挿入しても、図２１のようにコンデンサＣ１に対し
ゲート端子側に挿入してもよい。
【００６６】以上のように本実施形態においては下記の
特徴を有する。 （イ）図１，３に示すように、還流ダイオードとなるボ
ディダイオードＤｆ１〜Ｄｆ６を内蔵したパワーＭＯＳ
トランジスタＴ１〜Ｔ６を用いて、正負の電源ライン間
に、直列接続した２つのパワーＭＯＳトランジスタＴ
１，Ｔ２、Ｔ３，Ｔ４、Ｔ５，Ｔ６を２組以上接続する
とともに、各組での両パワーＭＯＳトランジスタＴ１，
Ｔ２、Ｔ３，Ｔ４、Ｔ５，Ｔ６間に誘導性負荷Ｍを接続
し、各組でのパワーＭＯＳトランジスタＴ１〜Ｔ６のゲ
ート電圧を調整して各組での両パワーＭＯＳトランジス
タＴ１，Ｔ２、Ｔ３，Ｔ４、Ｔ５，Ｔ６を交互に作動さ
せて誘導性負荷Ｍを駆動する負荷駆動回路において、各
パワーＭＯＳトランジスタＴ１〜Ｔ６でのゲート端子と
ドレイン端子の間にコンデンサＣ１〜Ｃ６を接続すると
ともにゲート端子とソース端子との間に抵抗Ｒ１〜Ｒ６
を接続し、還流ダイオードＤｆ１〜Ｄｆ６の逆回復動作
時にコンデンサＣ１〜Ｃ６と抵抗Ｒ１〜Ｒ６により図６
のｔ１１のタイミングからゲート・ソース間の電圧（図
６ではＶｇ１）を、一定時間、閾値電圧以上にするよう
にした。よって、各組での両パワーＭＯＳトランジスタ
Ｔ１，Ｔ２、Ｔ３，Ｔ４、Ｔ５，Ｔ６のうちの負電極側
のパワーＭＯＳトランジスタＴ２，Ｔ４，Ｔ６が負荷駆
動のためのトランジスタ動作を行い（誘導性負荷Ｍに電
流が流れ込み）、正極側のパワーＭＯＳトランジスタＴ
１，Ｔ３，Ｔ５での還流ダイオードＤｆ１，Ｄｆ３，Ｄ
ｆ５が機能している局面において、還流ダイオードＤｆ
１，Ｄｆ３，Ｄｆ５の逆回復動作時にコンデンサＣ１，
Ｃ３，Ｃ５と抵抗Ｒ１，Ｒ３，Ｒ５によりゲート・ドレ
イン間の電圧が一定時間、閾値電圧以上に上昇して、こ
れにより、還流ダイオードＤｆ１，Ｄｆ３，Ｄｆ５のリ
カバリ特性がソフト化し、リカバリサージを抑制するこ
とができる。 （ロ）コンデンサＣ１〜Ｃ６の容量は、パワーＭＯＳト
ランジスタの閾値電圧をＶｔｈ、コンデンサの容量値を
Ｃｍ、ドレイン端子が電源電圧の時におけるゲート・ソ
ース間容量値をＣｇｓ、ドレイン端子が電源電圧の時に
おけるゲート・ドレイン間容量値をＣｇｄ、電源電圧を
Ｖｄｄとしたとき、 Ｖｔｈ＜｛（Ｃｍ＋Ｃｇｄ）／（Ｃｍ＋Ｃｇｄ＋Ｃｇ
ｓ）｝・Ｖｄｄ の関係を満足し、特に、 Ｖｔｈ＜０．８・｛（Ｃｍ＋Ｃｇｄ）／（Ｃｍ＋Ｃｇｄ
＋Ｃｇｓ）｝・Ｖｄｄ の関係を満足するようにした。よって、最適化を図る上
で好ましい。 （ハ）抵抗Ｒ１〜Ｒ６は、同抵抗の抵抗値をＲｍ、コン
デンサの容量値をＣｍ、ドレイン端子が電源電圧の時に
おけるゲート・ソース間容量値をＣｇｓ、ドレイン端子
が電源電圧の時におけるゲート・ドレイン間容量値をＣ
ｇｄとしたとき、 １×１０-7＜Ｒｍ・（Ｃｍ＋Ｃｇｄ＋Ｃｇｓ）＜５×１
０-6 の関係を満足するようにした。よって、最適化を図る上
で好ましい。 （ニ）図４に示すように、パワーＭＯＳトランジスタを
作り込んだチップ３０を銅製基板（金属板）３１の上に
搭載するとともに、チップ３０でのパワーＭＯＳトラン
ジスタのドレイン端子に電気的に接続された銅製基板
（金属板）３１とゲート用リードフレーム３２ａとの間
にコンデンサＣ１〜Ｃ６を構成するチップコンデンサ３
４を配置したので、より小型化することができるととも
に寄生インダクタンスの低減を図ることができる。
【００６７】なお、還流ダイオードとなるボディダイオ
ードを内蔵したパワーＭＯＳトランジスタを用いるので
はなく、パワーＭＯＳトランジスタに外付の還流ダイオ
ードを並列に接続する場合に適用してもよい。つまり、
正負の電源ライン間に、直列接続した２つのパワーＭＯ
Ｓトランジスタを２組以上接続するとともに、各組での
両パワーＭＯＳトランジスタ間に誘導性負荷を接続し、
さらに、各パワーＭＯＳトランジスタに還流ダイオード
を並列に接続し、各組でのパワーＭＯＳトランジスタの
ゲート電圧を調整して各組での両パワーＭＯＳトランジ
スタを交互に作動させて誘導性負荷を駆動する負荷駆動
回路において、上述の（イ）の構成、つまり、各パワー
ＭＯＳトランジスタでのゲート端子とドレイン端子の間
にコンデンサを接続するとともにゲート端子とソース端
子との間に抵抗を接続し、還流ダイオードの逆回復動作
時にコンデンサと抵抗によりゲート・ソース間の電圧
を、一定時間、閾値電圧以上にするようにしてもよい。
【００６８】また、パワーＭＯＳトランジスタＴ１〜Ｔ
６の代わりにＩＧＢＴ（絶縁ゲート型バイポーラトラン
ジスタ）を用いてもよい。つまり、正負の電源ライン間
に、直列接続した２つのＩＧＢＴを２組以上接続すると
ともに、各組での両ＩＧＢＴ間に誘導性負荷を接続し、
さらに、各ＩＧＢＴに還流ダイオードを並列に接続し、
各組でのＩＧＢＴのゲート電圧を調整して各組での両Ｉ
ＧＢＴを交互に作動させて誘導性負荷を駆動する負荷駆
動回路において、各ＩＧＢＴでのゲート端子とコレクタ
端子の間にコンデンサを接続するとともにゲート端子と
エミッタ端子との間に抵抗を接続し、還流ダイオードの
逆回復動作時にコンデンサと抵抗によりゲート・エミッ
タ間の電圧を、一定時間、閾値電圧以上にするようにし
てもよい。また、パワーＭＯＳトランジスタＴ１〜Ｔ６
の代わりにＩＧＢＴを用いた場合においては、ゲート・
ソース間容量値はゲート・エミッタ間容量値となり、ゲ
ート・ドレイン間容量値はゲート・コレクタ間容量値と
なる。 （第２の実施の形態）次に、第２の実施の形態を、第１
の実施の形態との相違点を中心に説明する。
【００６９】図２２には、第２の実施の形態における負
荷駆動回路の構成を示す。第１の実施形態においては負
荷が交流モータであり駆動回路がインバータであった
が、第２の実施形態においては負荷が直流モータであ
り、直接ＰＷＭ駆動するための回路構成としている。
【００７０】図２２において、直流電源５０のプラス端
子とグランド間において、スイッチ５１と誘導性負荷
（直流モータ）５２とパワーＭＯＳトランジスタ（スイ
ッチング素子）５３とが直列に接続されている。つま
り、直流電流ラインに誘導性負荷５２とパワーＭＯＳト
ランジスタ５３が直列に接続されている。パワーＭＯＳ
トランジスタ５３には還流ダイオード５４が並列に接続
されている。また、パワーＭＯＳトランジスタ５３のゲ
ート端子には抵抗５５を介してゲート駆動回路５６が接
続されている。そして、ゲート駆動回路５６によりパワ
ーＭＯＳトランジスタ５３のゲート電圧が調整されてパ
ワーＭＯＳトランジスタ５３がオンして誘導性負荷５２
が通電駆動される。詳しくは、ゲート駆動回路５６から
のＰＷＭ信号によりスイッチング動作を行い、誘導性負
荷５２を通電駆動する。
【００７１】一方、誘導性負荷５２に対し還流ダイオー
ド５７が並列に接続されている。還流ダイオード５７に
対しＭＯＳトランジスタ５８が並列に接続されている。
ＭＯＳトランジスタ５８のゲート端子とドレイン端子の
間にコンデンサ５９が接続されるとともに、ＭＯＳトラ
ンジスタ５８のゲート端子とソース端子の間に抵抗６０
が接続されている。
【００７２】図２２から分かるように、ＭＯＳトランジ
スタ５８のドレイン電位と還流ダイオード５７のカソー
ド電位、およびＭＯＳトランジスタ５８のソース電位と
還流ダイオード５７のアノード電位は同じになる。
【００７３】図２２の還流ダイオード５７とＭＯＳトラ
ンジスタ５８はワンチップ内に集積化されている。その
具体的構成を図２３に示す。図２３において、ｎ型シリ
コン基板（第１導電型の半導体基板）７０として、ｎ+
シリコン基板７１の上にｎ-エピタキシャル層７２を形
成したものを用いている。基板７０の上面（第１の面）
での表層部において、ｐ型不純物拡散領域７３，７４，
７５が形成され、そのうちのｐ型不純物拡散領域７３，
７５が第２導電型の還流ダイオード形成用不純物拡散領
域となっている。また、基板７０の上面（第１の面）に
おいてｐ型不純物拡散領域７３，７４，７５に接するア
ノード電極８０が形成されている。さらに、基板７０の
下面（第２の面）において当該基板７０に接するカソー
ド電極８１が形成されている。これにより、還流ダイオ
ードが構成されている。
【００７４】前記ｐ型不純物拡散領域７３，７４，７５
が分離されており、この領域７３，７４，７５の間にお
いて基板７０の上面（第１の面）にｎ型領域（第１導電
型領域）が露出している。ｐ型不純物拡散領域７４での
表層部、ｐ型不純物拡散領域７３の右端部での表層部、
およびｐ型不純物拡散領域７５の左端部での表層部にお
いてｎ型領域７６が形成されている。つまり、ｐ型不純
物拡散領域（７３，７４，７５）の一部の領域での表層
部にｎ型領域（第１導電型のＭＯＳトランジスタ用不純
物拡散領域）７６が形成されている。
【００７５】さらに、ｐ型不純物拡散領域７３とｐ型不
純物拡散領域７４との間の部位、および、ｐ型不純物拡
散領域７４とｐ型不純物拡散領域７５との間の部位にお
いて基板７０の上にはゲート絶縁膜としてのゲート酸化
膜７７を介してポリシリコンゲート電極７８が形成され
ている。つまり、露出させたｎ型領域（第１導電型領
域）とＭＯＳトランジスタ用不純物拡散領域７６との間
においてゲート絶縁膜としてのゲート酸化膜７７を介し
てポリシリコンゲート電極７８が形成されている。
【００７６】これにより、ｐ型不純物拡散領域７４を中
心にしてｐ型不純物拡散領域７３の右端部からｐ型不純
物拡散領域７５の左端部までの範囲がＭＯＳＦＥＴ形成
部となる。ポリシリコンゲート電極７８は層間絶縁膜７
９で覆われている。基板７０の上面に形成したアノード
電極８０は、ｐ型不純物拡散領域７３，７４，７５とＭ
ＯＳトランジスタ用不純物拡散領域７６に接している。
【００７７】このようにして、還流ダイオードを形成し
たチップ内にＭＯＳトランジスタを容易に作り込むこと
ができる。ポリシリコンゲート電極７８とカソード電極
８１との間にはコンデンサ５９が接続される。また、ポ
リシリコンゲート電極７８とアノード電極８０（アノー
ド端子）との間には抵抗６０が接続される。
【００７８】なお、基板７０の上面（第１の面）でのチ
ップ外周部の表層部において、ｎ型不純物拡散領域８２
が形成されるとともに、基板７０の上面（第１の面）で
のチップ外周部には配線８３がリング状に形成され、配
線８３はｎ型不純物拡散領域８２と接している。配線８
３はＥＱＲ（等電位リング）であり、裏面電極（カソー
ド電極）８１と同じ電位にされ、ダイオードの安定性や
耐久性の向上が図られている。
【００７９】図２２のコンデンサ５９は、ＭＯＳトラン
ジスタ５８の閾値電圧をＶｔｈ、コンデンサ５９の容量
値をＣｍ、ドレイン端子が電源電圧の時におけるゲート
・ソース間容量値をＣｇｓ、ドレイン端子が電源電圧の
時におけるゲート・ドレイン間容量値をＣｇｄ、電源電
圧をＶｄｄとしたとき、 Ｖｔｈ＜｛（Ｃｍ＋Ｃｇｄ）／（Ｃｍ＋Ｃｇｄ＋Ｃｇｓ）｝・Ｖｄｄ ・・・（１） 好ましくは、 Ｖｔｈ＜０．８・｛（Ｃｍ＋Ｃｇｄ）／（Ｃｍ＋Ｃｇｄ＋Ｃｇｓ）｝・Ｖｄｄ ・・・（２） の関係を満足している。よって、最適化を図る上で好ま
しいものとなっている。
【００８０】また、図２２の抵抗６０は、同抵抗６０の
抵抗値をＲｍ、コンデンサ５９の容量値をＣｍ、ドレイ
ン端子が電源電圧の時におけるゲート・ソース間容量値
をＣｇｓ、ドレイン端子が電源電圧の時におけるゲート
・ドレイン間容量値をＣｇｄとしたとき、 １×１０-7＜Ｒｍ・（Ｃｍ＋Ｃｇｄ＋Ｃｇｓ）＜５×１
０-6 の関係を満足している。よって、最適化を図る上で好ま
しいものとなっている。
【００８１】図２３において、ＭＯＳＦＥＴ部とダイオ
ード部の面積比は１／１０から１／４０程度が望まし
い。つまり、（１），（２）式において、Ｃｇｄ値とＣ
ｇｓ値を小さくすることによりＣｍ値が小さくてよく、
ＩＣ化したときに小さなチップでよいことになる。
【００８２】図２４は、図２２でのトランジスタ５３へ
のゲート信号ＳＧ１０、トランジスタ５３，５８のゲー
ト電圧Ｖｇ１０，Ｖｇ１１、トランジスタ５３に流れる
電流Ｉｄ、還流ダイオード５７に流れる電流Ｉｆ、トラ
ンジスタ５３のドレイン電圧Ｖｄ、トランジスタ５８の
ドレイン・ソース間電圧Ｖｄｓ（還流ダイオード５７の
アノード・カソード間電圧）についてのタイムチャート
である。
【００８３】パワーＭＯＳトランジスタ５３がオフから
オン動作に移るとき（図２４のｔ２，ｔ６のタイミン
グ）、還流ダイオード５７は逆回復動作を行う。この
時、第１の実施形態で説明したのと同じ動作原理でリカ
バリ特性のソフト化が図られる。
【００８４】詳しくは、還流ダイオード５７の逆回復動
作時にコンデンサ５９と抵抗６０によりゲート・ソース
間の電圧を、一定時間、ＭＯＳトランジスタ５８の閾値
電圧以上にする。広義には、還流ダイオード５７は、誘
導性負荷５２に対する還流用閉回路に挿入されたもので
あって、還流ダイオード５７に並列接続したＭＯＳトラ
ンジスタ５８でのゲート・ドレイン間にコンデンサ５９
を接続するとともにゲート・ソース間に抵抗６０を接続
し、還流ダイオード５７の逆回復動作時にコンデンサ５
９と抵抗６０によりゲート・ソース間の電圧を、一定時
間、閾値電圧以上にするようにしている。換言すれば、
直流電流ラインに直列接続したスイッチング素子５３と
還流ダイオード５７により誘導性負荷５２を駆動する負
荷駆動回路において、還流ダイオード５７にＭＯＳトラ
ンジスタ５８を内蔵し、そのゲート端子とカソード端子
の間にコンデンサ５９を接続するとともに、そのゲート
端子を抵抗６０を介してアノード電極に接続し、還流ダ
イオード５７の逆回復動作時にコンデンサ５９と抵抗６
０によりゲート・ソース間の電圧を、一定時間、閾値電
圧以上にするようにしている。
【００８５】これにより、パワーＭＯＳトランジスタ５
３が負荷駆動のためのトランジスタ動作を行い（誘導性
負荷５２に電流が流れ込み）、還流ダイオード５７が機
能している局面において、還流ダイオード５７の逆回復
動作時にコンデンサ５９と抵抗６０によりゲート・ソー
ス間の電圧が一定時間、閾値電圧以上に上昇して、これ
により、還流ダイオード５７のリカバリ特性がソフト化
し、リカバリサージを抑制することができる。
【００８６】このようにして、パワーＭＯＳトランジス
タ５３のスイッチング速度を低下させることなく、還流
ダイオード５７の逆回復動作時のリカバリサージと発振
現象（リンギング）を抑制することができる。
【００８７】図３０，３１，３２と比較するならば、図
２２の構成とすることにより、６０〜２００ボルトの定
格電圧を有する還流ダイオード５７において、新規な構
成にて容易に還流ダイオード５７のリカバリ特性をソフ
ト化して、パワーＭＯＳトランジスタ５３のスイッチン
グ速度を低下させることなく、リカバリサージと発振現
象を抑えることができる。
【００８８】図２３のコンデンサ５９を図２５に示すよ
うにチップ内に集積化してもよい。詳しくは、ＥＱＲ用
の拡散領域８２を延長してコンデンサの対向電極とする
とともにその上に薄い酸化膜（ゲート酸化膜）９０を介
してポリシリコン膜（ポリシリコンゲート電極）９１を
形成する。ポリシリコン膜（ポリシリコンゲート電極）
９１はアルミ配線９２と接続する。ＥＱＲ８３はカソー
ドと接続されている。
【００８９】また、図２３のコンデンサ５９と抵抗６０
とをチップ内に集積化してもよい。
【図面の簡単な説明】
【図１】第１の実施の形態における負荷駆動回路（イン
バータ）の構成図。
【図２】パワーＭＯＳトランジスタの縦断面図。
【図３】パワーＭＯＳトランジスタの周辺構成を示す
図。
【図４】パワーＭＯＳトランジスタおよびコンデンサの
実装構造を示す図。
【図５】Ｕ相におけるブリッジ回路を示す図。
【図６】作用説明のためのタイムチャート。
【図７】効果確認のためのＵ相におけるブリッジ回路を
示す図。
【図８】パワーＭＯＳトランジスタでの等価回路図。
【図９】効果確認のためのタイムチャート。
【図１０】動作説明のためのパワーＭＯＳトランジスタ
の縦断面図。
【図１１】動作説明のためのパワーＭＯＳトランジスタ
の縦断面図。
【図１２】動作説明のためのパワーＭＯＳトランジスタ
の縦断面図。
【図１３】動作説明のためのパワーＭＯＳトランジスタ
の縦断面図。
【図１４】最適化のための説明図。
【図１５】最適化を説明するためのタイムチャート。
【図１６】比較のためのＵ相におけるブリッジ回路を示
す図。
【図１７】比較のためのタイムチャート。
【図１８】動作説明のためのパワーＭＯＳトランジスタ
の縦断面図。
【図１９】動作説明のためのパワーＭＯＳトランジスタ
の縦断面図。
【図２０】別例の構成図。
【図２１】別例の構成図。
【図２２】第２の実施の形態における負荷駆動回路の構
成図。
【図２３】チップの縦断面図。
【図２４】作用説明のためのタイムチャート。
【図２５】別例でのチップの一部における縦断面図。
【図２６】従来技術を説明するための負荷駆動回路（イ
ンバータ）の構成図。
【図２７】パワーＭＯＳトランジスタの周辺構成を示す
図。
【図２８】従来技術を説明するためのＵ相におけるブリ
ッジ回路を示す図。
【図２９】従来技術を説明するためのタイムチャート。
【図３０】従来技術を説明するための負荷駆動回路の構
成図。
【図３１】チップの縦断面図。
【図３２】従来技術を説明するためのタイムチャート。
【符号の説明】
１〜６…ゲート駆動回路、１０…制御回路、５２…誘導
性負荷、５３…パワーＭＯＳトランジスタ、５７…還流
ダイオード、５８…ＭＯＳトランジスタ、５９…コンデ
ンサ、６０…抵抗、７０…基板、７１…ｎ+シリコン基
板、７２…ｎ-エピタキシャル層、７３…ｐ型不純物拡
散領域、７４…ｐ型不純物拡散領域、７５…ｐ型不純物
拡散領域、７６…ｎ型領域、７７…ゲート酸化膜、７８
…ポリシリコンゲート電極、８０…アノード電極、８１
…カソード電極、Ｂ…電源、Ｃ１〜Ｃ６…コンデンサ、
Ｄｆ１〜Ｄｆ６…ボディダイオード（還流ダイオー
ド）、Ｍ…誘導性負荷(誘導モータ)、Ｒ１〜Ｒ６…抵
抗、Ｔ１〜Ｔ６…パワーＭＯＳトランジスタ。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 牧野 友厚 愛知県刈谷市昭和町１丁目１番地 株式会 社デンソー内 Ｆターム(参考） 5H007 AA03 BB06 CA02 CB02 CB05 DB03 FA01 HA00 HA04 5H740 BA12 BB05 BB09 BB10 BC01 BC02 JA01 KK01 MM01 PP00 5J055 AX26 BX16 CX08 CX20 DX09 DX13 DX72 DX73 DX84 EX02 EX06 EY01 EY05 EY10 EY12 EY17 EY21 EZ63 FX19 FX31 FX32 FX37 GX01 GX02 GX04 GX05 GX06 GX07

Claims (16)

    【特許請求の範囲】
  1. 【請求項１】 誘導性負荷に対する還流用閉回路に挿入
    された還流ダイオードであって、 還流ダイオードに並列接続したＭＯＳトランジスタでの
    ゲート・ドレイン間にコンデンサを接続するとともにゲ
    ート・ソース間に抵抗を接続し、還流ダイオードの逆回
    復動作時に前記コンデンサと抵抗によりゲート・ソース
    間の電圧を、一定時間、閾値電圧以上にするようにした
    ことを特徴とする還流ダイオード。
  2. 【請求項２】 第１導電型の半導体基板の第１の面での
    表層部において、第２導電型の還流ダイオード形成用不
    純物拡散領域が形成されるとともに、前記半導体基板の
    第１の面において前記還流ダイオード形成用不純物拡散
    領域に接するアノード電極が形成され、また、前記半導
    体基板の第２の面において当該基板に接するカソード電
    極が形成された還流ダイオードであって、 半導体基板の第１の面に第１導電型領域を露出させ、前
    記還流ダイオード形成用不純物拡散領域の一部の領域で
    の表層部に第１導電型のＭＯＳトランジスタ用不純物拡
    散領域を形成し、前記露出させた第１導電型領域とＭＯ
    Ｓトランジスタ用不純物拡散領域との間においてゲート
    絶縁膜を介してゲート電極を形成し、さらに、前記アノ
    ード電極を還流ダイオード形成用不純物拡散領域とＭＯ
    Ｓトランジスタ用不純物拡散領域に接するようにしたこ
    とを特徴とする請求項１に記載の還流ダイオード。
  3. 【請求項３】 前記コンデンサは、ＭＯＳトランジスタ
    の閾値電圧をＶｔｈ、前記コンデンサの容量値をＣｍ、
    ドレイン端子が電源電圧の時におけるゲート・ソース間
    容量値をＣｇｓ、ドレイン端子が電源電圧の時における
    ゲート・ドレイン間容量値をＣｇｄ、電源電圧をＶｄｄ
    としたとき、 Ｖｔｈ＜｛（Ｃｍ＋Ｃｇｄ）／（Ｃｍ＋Ｃｇｄ＋Ｃｇ
    ｓ）｝・Ｖｄｄ の関係を満足することを特徴とする請求項１または２に
    記載の還流ダイオード。
  4. 【請求項４】 前記コンデンサは、ＭＯＳトランジスタ
    の閾値電圧をＶｔｈ、前記コンデンサの容量値をＣｍ、
    ドレイン端子が電源電圧の時におけるゲート・ソース間
    容量値をＣｇｓ、ドレイン端子が電源電圧の時における
    ゲート・ドレイン間容量値をＣｇｄ、電源電圧をＶｄｄ
    としたとき、 Ｖｔｈ＜０．８・｛（Ｃｍ＋Ｃｇｄ）／（Ｃｍ＋Ｃｇｄ
    ＋Ｃｇｓ）｝・Ｖｄｄ の関係を満足することを特徴とする請求項１または２に
    記載の還流ダイオード。
  5. 【請求項５】 前記抵抗は、同抵抗の抵抗値をＲｍ、前
    記コンデンサの容量値をＣｍ、ドレイン端子が電源電圧
    の時におけるゲート・ソース間容量値をＣｇｓ、ドレイ
    ン端子が電源電圧の時におけるゲート・ドレイン間容量
    値をＣｇｄとしたとき、 １×１０-7＜Ｒｍ・（Ｃｍ＋Ｃｇｄ＋Ｃｇｓ）＜５×１
    ０-6 の関係を満足することを特徴とする請求項１または２に
    記載の還流ダイオード。
  6. 【請求項６】 還流ダイオードとなるボディダイオード
    を内蔵したパワーＭＯＳトランジスタを用いて、正負の
    電源ライン間に、直列接続した２つのパワーＭＯＳトラ
    ンジスタを２組以上接続するとともに、各組での両パワ
    ーＭＯＳトランジスタ間に誘導性負荷を接続し、各組で
    のパワーＭＯＳトランジスタのゲート電圧を調整して各
    組での両パワーＭＯＳトランジスタを交互に作動させて
    前記誘導性負荷を駆動する負荷駆動回路において、 前記各パワーＭＯＳトランジスタでのゲート端子とドレ
    イン端子の間にコンデンサを接続するとともにゲート端
    子とソース端子との間に抵抗を接続し、前記還流ダイオ
    ードの逆回復動作時に前記コンデンサと抵抗によりゲー
    ト・ソース間の電圧を、一定時間、閾値電圧以上にする
    ようにしたことを特徴とする負荷駆動回路。
  7. 【請求項７】 正負の電源ライン間に、直列接続した２
    つのパワーＭＯＳトランジスタを２組以上接続するとと
    もに、各組での両パワーＭＯＳトランジスタ間に誘導性
    負荷を接続し、さらに、前記各パワーＭＯＳトランジス
    タに還流ダイオードを並列に接続し、各組でのパワーＭ
    ＯＳトランジスタのゲート電圧を調整して各組での両パ
    ワーＭＯＳトランジスタを交互に作動させて前記誘導性
    負荷を駆動する負荷駆動回路において、 前記各パワーＭＯＳトランジスタでのゲート端子とドレ
    イン端子の間にコンデンサを接続するとともにゲート端
    子とソース端子との間に抵抗を接続し、前記還流ダイオ
    ードの逆回復動作時に前記コンデンサと抵抗によりゲー
    ト・ソース間の電圧を、一定時間、閾値電圧以上にする
    ようにしたことを特徴とする負荷駆動回路。
  8. 【請求項８】 正負の電源ライン間に、直列接続した２
    つのＩＧＢＴを２組以上接続するとともに、各組での両
    ＩＧＢＴ間に誘導性負荷を接続し、さらに、前記各ＩＧ
    ＢＴに還流ダイオードを並列に接続し、各組でのＩＧＢ
    Ｔのゲート電圧を調整して各組での両ＩＧＢＴを交互に
    作動させて前記誘導性負荷を駆動する負荷駆動回路にお
    いて、 前記各ＩＧＢＴでのゲート端子とコレクタ端子の間にコ
    ンデンサを接続するとともにゲート端子とエミッタ端子
    との間に抵抗を接続し、前記還流ダイオードの逆回復動
    作時に前記コンデンサと抵抗によりゲート・エミッタ間
    の電圧を、一定時間、閾値電圧以上にするようにしたこ
    とを特徴とする負荷駆動回路。
  9. 【請求項９】 前記コンデンサは、パワーＭＯＳトラン
    ジスタまたはＩＧＢＴの閾値電圧をＶｔｈ、前記コンデ
    ンサの容量値をＣｍ、ドレイン端子またはコレクタ端子
    が電源電圧の時におけるゲート・ソース間容量値または
    ゲート・エミッタ間容量値をＣｇｓ、ドレイン端子また
    はコレクタ端子が電源電圧の時におけるゲート・ドレイ
    ン間容量値またはゲート・コレクタ間容量値をＣｇｄ、
    電源電圧をＶｄｄとしたとき、 Ｖｔｈ＜｛（Ｃｍ＋Ｃｇｄ）／（Ｃｍ＋Ｃｇｄ＋Ｃｇ
    ｓ）｝・Ｖｄｄ の関係を満足することを特徴とする請求項６〜８のいず
    れか１項に記載の負荷駆動回路。
  10. 【請求項１０】 前記コンデンサは、パワーＭＯＳトラ
    ンジスタまたはＩＧＢＴの閾値電圧をＶｔｈ、前記コン
    デンサの容量値をＣｍ、ドレイン端子またはコレクタ端
    子が電源電圧の時におけるゲート・ソース間容量値また
    はゲート・エミッタ間容量値をＣｇｓ、ドレイン端子ま
    たはコレクタ端子が電源電圧の時におけるゲート・ドレ
    イン間容量値またはゲート・コレクタ間容量値をＣｇ
    ｄ、電源電圧をＶｄｄとしたとき、 Ｖｔｈ＜０．８・｛（Ｃｍ＋Ｃｇｄ）／（Ｃｍ＋Ｃｇｄ
    ＋Ｃｇｓ）｝・Ｖｄｄ の関係を満足することを特徴とする請求項６〜８のいず
    れか１項に記載の負荷駆動回路。
  11. 【請求項１１】 前記抵抗は、同抵抗の抵抗値をＲｍ、
    前記コンデンサの容量値をＣｍ、ドレイン端子またはコ
    レクタ端子が電源電圧の時におけるゲート・ソース間容
    量値またはゲート・エミッタ間容量値をＣｇｓ、ドレイ
    ン端子またはコレクタ端子が電源電圧の時におけるゲー
    ト・ドレイン間容量値またはゲート・コレクタ間容量値
    をＣｇｄとしたとき、 １×１０-7＜Ｒｍ・（Ｃｍ＋Ｃｇｄ＋Ｃｇｓ）＜５×１
    ０-6 の関係を満足することを特徴とする請求項６〜８のいず
    れか１項に記載の負荷駆動回路。
  12. 【請求項１２】 前記パワーＭＯＳトランジスタを作り
    込んだチップを金属板の上に搭載するとともに、前記チ
    ップでのパワーＭＯＳトランジスタのドレイン端子に電
    気的に接続された前記金属板とゲート用リードフレーム
    との間に前記コンデンサを構成するチップコンデンサを
    配置したことを特徴とする請求項６，８，９，１０，１
    １のいずれか１項に記載の負荷駆動回路。
  13. 【請求項１３】 直流電流ラインに誘導性負荷とスイッ
    チング素子を直列に接続するとともに前記誘導性負荷に
    対し還流ダイオードを並列に接続した負荷駆動回路にお
    いて、 還流ダイオードにＭＯＳトランジスタを並列に接続し、
    当該ＭＯＳトランジスタのゲート端子とドレイン端子の
    間にコンデンサを接続するとともに、ゲート端子とソー
    ス端子の間に抵抗を接続し、前記還流ダイオードの逆回
    復動作時に前記コンデンサと抵抗によりゲート・ソース
    間の電圧を、一定時間、ＭＯＳトランジスタの閾値電圧
    以上にするようにしたことを特徴とする負荷駆動回路。
  14. 【請求項１４】 前記コンデンサは、ＭＯＳトランジス
    タの閾値電圧をＶｔｈ、前記コンデンサの容量値をＣ
    ｍ、ドレイン端子が電源電圧の時におけるゲート・ソー
    ス間容量値をＣｇｓ、ドレイン端子が電源電圧の時にお
    けるゲート・ドレイン間容量値をＣｇｄ、電源電圧をＶ
    ｄｄとしたとき、 Ｖｔｈ＜｛（Ｃｍ＋Ｃｇｄ）／（Ｃｍ＋Ｃｇｄ＋Ｃｇ
    ｓ）｝・Ｖｄｄ の関係を満足することを特徴とする請求項１３に記載の
    負荷駆動回路。
  15. 【請求項１５】 前記コンデンサは、ＭＯＳトランジス
    タの閾値電圧をＶｔｈ、前記コンデンサの容量値をＣ
    ｍ、ドレイン端子が電源電圧の時におけるゲート・ソー
    ス間容量値をＣｇｓ、ドレイン端子が電源電圧の時にお
    けるゲート・ドレイン間容量値をＣｇｄ、電源電圧をＶ
    ｄｄとしたとき、 Ｖｔｈ＜０．８・｛（Ｃｍ＋Ｃｇｄ）／（Ｃｍ＋Ｃｇｄ
    ＋Ｃｇｓ）｝・Ｖｄｄ の関係を満足することを特徴とする請求項１３に記載の
    負荷駆動回路。
  16. 【請求項１６】 前記抵抗は、同抵抗の抵抗値をＲｍ、
    前記コンデンサの容量値をＣｍ、ドレイン端子が電源電
    圧の時におけるゲート・ソース間容量値をＣｇｓ、ドレ
    イン端子が電源電圧の時におけるゲート・ドレイン間容
    量値をＣｇｄとしたとき、 １×１０-7＜Ｒｍ・（Ｃｍ＋Ｃｇｄ＋Ｃｇｓ）＜５×１
    ０-6 の関係を満足することを特徴とする請求項１３に記載の
    負荷駆動回路。
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