CN1245800C - 采用续流二极管的负载驱动电路 - Google Patents

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Abstract

一种用于驱动电感性负载的负载驱动电路，包括连接负载的回流闭合电路。在该回流闭合电路中设置续流二极管。该续流二极管并联一个MOS晶体管，用于接通/断开电流。设置一电容器并以其两端连接至MOS晶体管的栅极和漏极，设置一电阻器并以其两端连接至MOS晶体管的栅极和源极。在续流二极管的恢复操作期间，借助于该电容器和电阻器，MOS晶体管的栅极至源极的电压在一预定时间周期内被上拉而超过一阈值。上拉该栅极至源极电压致使续流二极管的恢复特性变得柔和，抑制恢复浪涌。

Description

采用续流二极管的负载驱动电路
技术领域
本发明涉及驱动电感性负载的电路，尤其涉及其中采用续流二极管的电路。
背景技术
一般来说，通过使用需要开关元件的变换器(inverter)来驱动电感性负载(如电机)。功率MOSFET(金属氧化物半导体场效应晶体管)经常用作开关元件。在这种情况下，除了仅仅具有开关元件的功能以外，通过使用元件内嵌入的内部体二极管(internal body diode)，经常使得构成的功率MOSFET具有续流二极管的功能。
然而，功率MOSFET中嵌入的体二极管一般具有较差的恢复特性(即较差的反向恢复特性)，这样，导致较高的恢复浪涌电压和称为阻尼振荡的振荡现象。在某些情况下，这种不希望出现的现象将导致元件破裂和噪声产生。因此，体二极管较差的恢复特性妨碍其中包含此功率MOSFET的产品具有令人满意的性能。
发明内容
本发明解决了上述问题。本发明的目的是提供一种续流二极管，它易于使其恢复特性(即反向恢复特性)变得柔和(或被平滑)，以便以适当的控制方式来抑制恢复浪涌。
为了达到上述目的，作为本发明的一个方面，提供了一种连接到电感性负载的回流闭合电路，用以控制通过该电感性负载的电流，该电路包括：插入在该回流闭合电路中的续流二极管；并联该续流二极管的MOS晶体管；两端分别连接到MOS晶体管的栅极和漏极的电容器；电阻器，该电阻器的一端连接到MOS晶体管的栅极；以及控制单元，该控制单元连接该电阻器的另一端和该MOS晶体管的源极，用于控制MOS晶体管的栅极到源极电压，在续流二极管的恢复操作期间的预定时间周期内，通过由该电容器和该电阻器将栅极到源极电压提高到超过MOS晶体管的给定阈值电压之值；
其中，该续流二极管包括：第一种导电类型的半导体基片；第二种导电类型的续流二极管形成杂质扩散区域，形成在该半导体基片之第一表面的表面层部分中；阳极，在第一表面上形成、以便接触续流二极管形成杂质扩散区域；以及在该半导体基片的第二表面上形成的阴极，其中第一种导电类型的区域从半导体基片的第一表面被暴露，第一种导电类型的MOS晶体管杂质扩散区域部分地形成在该续流二极管形成杂质扩散区域的表面层部分中，在暴露的第一种导电类型区域和MOS晶体管杂质扩散区域之间并经过栅极绝缘层之上形成栅极电极，该阳极接触到续流二极管形成杂质扩散区域和MOS晶体管杂质扩散区域。
因此，当续流二极管在恢复(即反相恢复)操作时，该电容器和该电阻器允许MOS晶体管的栅极到源极的电压在一个特定的时间周期内被上拉超过预定的阈值。这样，续流二极管的恢复特性可以变得柔和(或平滑)，从而抑制了恢复浪涌。
优选的是，设置该电容器以满足关系式Vth＜{(Cm+Cgd)/(Cm+Cgd+Cgs)}Vdd，其中Vth是MOS晶体管的阈值电压，Cm是电容器的值，Cgs是漏极接到电源电压的MOS晶体管的栅极和源极之间的电容值，Cgd是漏极接到电源电压的MOS晶体管的栅极和漏极之间的电容值，Vdd是电源的电压。特别地，最好设置该电容器以满足关系式Vth＜0.8{(Cm+Cgd)/(Cm+Cgd+Cgs)}Vdd。
同样，最好设置该电阻器以满足关系式1×10-7＜Rm(Cm+Cgd+Cgs)＜5×10-6，其中Rm是电阻器的电阻值，Cm是电容器的电容值，Cgs是漏极接到电源电压的MOS晶体管的栅极和源极之间的电容值，Cgd是漏极接到电源电压的MOS晶体管的栅极和漏极之间的电容值，其中电阻值的单位是欧姆，电容值的单位是法拉。
上述各个关系式对于优化该电路是有用的。
如本发明第二个方面，提供一种用于驱动电感性负载的负载驱动电路，其中该负载驱动电路包括两对或多对功率MOS晶体管，这些功率MOS晶体管逐对地连接到正和负电源线，这些功率MOS晶体管中的每一对相互串联，使得成对的功率MOS晶体管中的一个功率MOS晶体管的源极与成对的功率MOS晶体管中的另一个功率MOS晶体管的漏极相连，每个功率MOS晶体管包括用作续流二极管的体二极管，以及相互连接成对的两个功率MOS晶体管之间的连接线到该电感性负载的线路，其中通过控制每个功率MOS晶体管的栅极电压来轮流使成对的两个功率MOS晶体管工作，
该负载驱动电路包括：两端分别连接到每个功率MOS晶体管的栅极和漏极的电容器；电阻器，该电阻器的一端连接到每个功率MOS晶体管的栅极；以及控制单元，该控制单元连接该电阻器的另一端和每个MOS晶体管的源极，用于控制每个功率MOS晶体管的栅极到源极的电压，在续流二极管的恢复操作期间的一个预定时间周期内，通过由该电容器和该电阻器将栅极到源极电压提高到超过功率MOS晶体管的给定阈值电压之值。
因此，以上述相同的方式，可以使续流二极管的恢复特性变得柔和(或平滑)，因此抑制了恢复浪涌。
这种负载驱动电路可以体现在不同的形式中。例如，外部续流二极管可以连接到MOS晶体管，而不是嵌入在MOS晶体管内。该MOS晶体管可以用IGBT(绝缘栅双极晶体管)元件来代替。
如本发明第三个方面，提供一种用于驱动电感性负载的负载驱动电路，其中该负载驱动电路包括：两对或多对功率MOS晶体管，这些功率MOS晶体管逐对地连接到正和负电源线，这些功率MOS晶体管中的每一对相互串联，使得成对的功率MOS晶体管中的一个功率MOS晶体管的源极与该成对的功率MOS晶体管中的另一个功率MOS晶体管的漏极相连，相互连接成对的两个功率MOS晶体管之间的连接线到该电感性负载的线路，以及与每个功率MOS晶体管并联的续流二极管，其中，通过控制每个功率MOS晶体管的栅极电压以轮流使成对的两个功率晶体管工作，
该负载驱动电路包括：两端分别连接到每个功率MOS晶体管的栅极和漏极的电容器；电阻器，该电阻器的一端连接到每个功率MOS晶体管的栅极；以及控制单元，该控制单元连接该电阻器的另一端和每个MOS晶体管的源极，用于控制每个功率MOS晶体管的栅极到源极的电压，在续流二极管的恢复操作期间的一个预定时间周期内，通过由该电容器和该电阻器将栅极到源极电压提高到超过功率MOS晶体管的给定阈值电压之值。
作为本发明的第四个方面，提供一种用于驱动电感性负载的负载驱动电路，其中该负载驱动电路包括：两对或多对IGBT，这些IGBT逐对地连接到正和负电源线，每一对功率IGBT相互串联，使得成对的IGBT中的一个IGBT的发射极与该成对的IGBT中的另一个IGBT的集电极相连；相互连接成对的两个IGBT之间的连接线到电感性负载的线路，以及与每个IGBT并联的续流二极管，其中通过控制每个IGBT的栅极电压以轮流使成对的两个IGBT工作，
该负载驱动电路包括：两端分别连接到每个IGBT的栅极和集电极的电容器；电阻器，该电阻器的一端连接到每个IGBT的栅极；以及控制单元，该控制单元连接该电阻器的另一端和每个IGBT的发射极，用于控制每个IGBT的栅极到发射极的电压，在续流二极管的恢复操作期间的一个预定时间周期内，通过由该电容器和该电阻器将栅极到发射极电压提高到超过IGBT的给定阈值电压之值。
作为本发明的第五个方面，提供一种负载驱动电路，其中串联的电感性负载和开关元件被串行连接到直流电流线路，并且续流二极管并行连接到电感性负载，该电路包括：与该续流二极管并联的MOS晶体管；两端分别连接到该MOS晶体管的栅极和漏极的电容器；电阻器，该电阻器的一端连接到该MOS晶体管的栅极；以及控制单元，该控制单元连接该电阻器的另一端和该MOS晶体管的源极，用于控制该MOS晶体管的栅极到源极的电压，在续流二极管的恢复操作期间的一个预定时间周期内，通过由该电容器和该电阻器将栅极到源极电压提高到超过该MOS晶体管的给定阈值电压之值。
附图的简单描述
在附图中：
图1示出用作变换器的常规负载驱动电路的配置；
图2示出常规使用的功率MOS晶体管的外围电路；
图3是根据常规技术用于U相的桥接电路的示意图；
图4示出解释常规桥接电路的操作的时序图；
图5是另一个常规的负载驱动电路的电路图；
图6示出常规负载驱动电路使用的二极管芯片的剖面图；
图7示出解释另一个常规负载驱动电路之操作的时序图；
图8是根据本发明第一实施例、用作变换器的负载驱动电路的电路图；
图9是包含在负载驱动电路中的功率MOS晶体管的剖面示意图；
图10表示功率MOS晶体管和它的外围电路；
图11A示出功率MOS晶体管和与之连接的电容器的安装结构；
图11B示出沿着图11A的A-A线的剖面；
图12是用于U相的桥接电路的示意图；
图13示出解释U相的桥接电路之操作的时序图；
图14是U相的桥接图，它用于验证实施例中桥接电路的优点；
图15是功率MOS晶体管的等效电路图；
图16示出通过前面的验证获得的示意图；
图17是功率MOS晶体管的剖面图，它用于示出其操作；
图18是功率MOS晶体管的另一个剖面图，它用于示出其操作；
图19是功率MOS晶体管的另一个剖面图，它用于示出其操作；
图20是功率MOS晶体管的又一个剖面图，它用于示出其操作；
图21示出连接到功率MOS晶体管的元件的优化；
图22A和22B是用于解释负载驱动电路之优化的时序图；
图23是用于U相的桥接电路，它用于与本发明实施例的电路相比较；
图24示出从用于比较的桥接电路获得的示意图；
图25是功率MOS晶体管的剖面图，它用于以比较的方式示出其操作；
图26是功率MOS晶体管的另一个剖面图，它用于以比较的方式示出其操作；
图27是功率MOS晶体管的外围电路的一种变型电路；
图28是功率MOS晶体管的外围电路的另一种变型电路；
图29示出根据本发明第二实施例的负载驱动电路的结构；
图30示出负载驱动电路采用的二极管芯片的剖面图；
图31示出解释负载驱动电路之操作的时序图；以及
图32部分地示出根据一种变型的二极管芯片的剖面图。
具体实施方式
现在为了更好地理解本发明，以下首先将描述现有技术的设备用于与本发明进行比较。
图1示出现有技术中用于驱动交流电机的三相桥接电路(即变换器)。在这个电路中，为U、V、W相的每一个提供两个功率晶体管，即总共六个功率晶体管T101到T106。每个功率晶体管T101(到T106)包含嵌入在其中的内部体二极管(用作续流二极管)D101(到D106)。
图2示出连接到功率晶体管T101的外围电路，它代表了功率晶体管T101到T106。在这个电路中，控制电路101经过栅极驱动电路100驱动晶体管T101，使得负载进入加电状态。控制电路101还监控栅极电压Vg，因此控制电路101能够在激活状态完成时检测出栅极电压Vg小于预定的阈值。响应于这个检测，控制电路101接通晶体管T113以使功率晶体管T101的栅极端和源极端相互短路。
如图3所做的假设，其中通过轮流接通和关断两个晶体管T101和T102来提供负载(线圈)电流。在这个配置中，到第一个晶体管T101的栅极信号SG1、到第二个晶体管T102的栅极信号SG2、分别到晶体管T101和T102的栅极电压Vg1和Vg2、第一个晶体管T101的漏极到源极电压Vds1、第二个晶体管T102的漏极电压Vd2、流过并行连接到第一个晶体管T101的续流二极管D101的电流If、以及流过第二个晶体管T102的电流Id2可以由图4示出它们的特性。
在图4中，参考标记t100和t104是分配给第一个晶体管T101的关断命令时间标记，而参考标记t103是分配到那里的接通命令时间标记。同样，参考标记t101和t105也是分配给第二个晶体管T102的接通命令时间标记，而参考标记t102是分配到那里的关断命令时间标记。在时间标记t100，关断操作是给第一个晶体管T101的命令，然后，在时间标记t101，接通操作是给第二个晶体管T102的命令。第一个晶体管T101的栅极电压Vg1在时间标记t100之后逐渐下降，而第二个晶体管T102的栅极电压Vg2在时间标记t101之后逐渐上升。另外，电流If在时间标记t101之后减少而电流Id2在时间标记t101之后上升。第二个晶体管T102的漏极电压Vd2在时间标记t101之后下降。在接下来的时间标记t200，流过二极管的电流If变为零(A)，此时，二极管变换到它的反相恢复(就是恢复)处理直到它在接下来的时间标记t201产生的反相为止。当经过时间标记t201时，续流二极管用作电路的电容器，这样由于电路的寄生电感引起LC振荡(参照图28)。随着具有陡峻上升和下降的浪涌电压的产生，二极管电流If逐渐收敛到零(A)。根据电流If的上升和下降，第一个晶体管T101的漏极到源极的电压Vds1也在振荡。
为了避免上面的问题，调节地放置栅极电阻器(如图2的参考标记R101所示)或者改进栅极控制单元，使得降低开关速度以抑制浪涌电压。这种方式称为驱动晶体管的性能调节。另一种情况，可以加上缓冲电路来抑制浪涌电压和防止振荡。然而，很难防止使用驱动电路的产品性能的变坏、产品成本的增加、以及产品尺寸的增加。
另一方面，也开始研究提高内体二极管本身恢复特性，但是这种方法还有待于实际应用。
另外，浪涌电压和噪声的产生不限于使用PWM方式控制交流电机的变换器情况。这种情况也产生在用于PWM控制直流电机的开关操作期间。现在参照图5到图7描述这种情况。
在图5中，提供了直流电源150。直流电源150的正端和地串行连接到开关151的连接电路、电感性负载(即直流电机)和功率MOS晶体管153。续流二极管154嵌入在功率MOS晶体管153中。功率MOS晶体管153的栅极端经过电阻器155连接到栅极驱动电路156。另一个续流二极管157并行连接到电感性负载152。
实际上，续流二极管157如图6所示构造，这里通过在n+硅基片161上形成一个n-外延层162来产生n型硅基片160。在位于相对基片160的层162的表面，局部形成p型杂质扩散区域163。在层162的表面形成阳极164，使得阳极164接触到p型杂质扩散区域163。在基片161的外表面上形成阴极165。
图5的电路被驱动如图7的时序图所示，其中以响应方式高速率切换功率MOS晶体管153以驱动电感性负载152。然而，当开关晶体管153时产生浪涌电压和噪声。特别地，在功率MOS晶体管153从它的接通状态变换到它的关断状态并且续流二极管157在它的恢复操作时，产生称为恢复浪涌的浪涌电压和称为阻尼振荡的振荡现象。这种不希望的现象将导致损害元件和噪声产生。在图7所示的时序图中，SG10示出到晶体管153的栅极信号，Vg10示出到晶体管153的栅极电压，Id示出流过晶体管153的电流，If示出流过续流二极管157的电流，Vd示出晶体管153的漏极电压，以及V1示出续流二极管157的阳极和阴极之间的电压。
对于上面的缺点已经使用了各种类型的对策。这些对策包括将线圈和电容器放到驱动电路中的技术，以在那里构成滤波器电路和浪涌吸收电路，以及使得功率MOS晶体管的开关速度较低以抑制浪涌和噪声的另一种技术。特别地，为了抵消在续流二极管157的恢复操作期间产生的恢复浪涌和振荡，主要采用了后一种技术。然而，使功率MOS晶体管153的开关速度慢下来的这种技术将增加晶体管153的开关损耗，这样产生较大的热量。这种热量的产生需要较大尺寸的冷却结构，这样使得功率MOS晶体管153的尺寸较大。
相比之下，也已经研究了如何改进续流二极管本身的恢复特性。为了抑制浪涌和振荡现象，要求恢复特性是平滑的。对于具有额定的较高承受电压500到1200伏的续流二极管，通过控制元件内部区域的使用期限，已经实现了它的平滑恢复特性。实际上，如图6所示，形成了Au扩散层。另一方面，He或电子束辐射到元件来控制元件内部区域的使用期限。然而，在续流二极管具有60到200伏的额定电压的情况下，由于元件的结构本身，仍然达到了这种元件的平滑的恢复特性。
这样对于要求60到100伏额定电压的汽车的电感性负载驱动电路，就需要使用前面的对策(换句话说，设置滤波器电路和浪涌吸收电路以及延迟控制功率MOS晶体管的开关速度)。因此，不可避免地导致用于汽车的电感性负载电路的性能变坏，产品成本增加，它的尺寸增大。
因此，本发明解决了电感性负载电路遇到的困难，例如它对于汽车是优选的。
(第一个实施例)
现在参照图8到图26，描述本发明的第一个实施例。
图8示出在本实施例中用于驱动交流电机的三相桥接电路(变换器)的电路结构。
在图1的结构中，设置一直流电源B以提供正电极线路(P线路)和负电极线路(N线路)，在两个线路之间连接电容器C。另外，在P和N线路之间，包括功率MOS晶体管(MOSFET：金属氧化物半导体场效应晶体管)T1和T2的串联电路、包括功率MOS晶体管T3和T4的另一个串联电路、以及包括功率MOS晶体管T5和T6的另一个串联电路被分别连接，以便分别与电容器C并联。为了相互连接成对的晶体管T1和T2、T3和T4、T5和T6之每一个，连接星形连接的电感性负载M。
续流二极管Df1(到Df6)包括在晶体管T1到T6之每一个中嵌入的内部体二极管，它并行连接每个功率MOS晶体管T1(到T6)。
图9示出功率MOS晶体管T1到T6之每一个的剖面结构。每个晶体管T1(到T6)被构造为沟槽栅极类型的n沟道纵向MOSFET。更具体地说，在n+半导体基片20上形成n-外延层21。在相对于基片20的n-外延层21的表面部分中，形成p阱区域(p基极区域)22。位于p基极区域22下面的n-外延层21之部分用作n-漂移层。在相对于基片20的p基极区域22的表面部分，形成大量的n源极区域23。在n-外延层21的表面形成沟槽24。形成每个沟槽24，以便穿入每个n源极区域和p基极区域22并且到达n-外延层21。在每个沟槽24内，通过布置在其间的栅极氧化物25(即栅极绝缘层)来形成多晶硅栅极电极26。由每个绝缘层27来覆盖每个栅极电极26，在绝缘层27上形成源极电极28，以便使电极28接触到p基极区域22部分和n源极区域23部分。另外，在n+半导体基片20的后表面上形成漏极电极29。
在图9的配置中，在n-外延层21和p阱区域22之间的边界面(pn结)，内部产生一个体二极管，它用作图8所示续流二极管Df1到Df6中每一个。
返回到图8，在每个功率MOS晶体管T1到T6的漏极和栅极之间，连接电容器C1(到C6)。每个功率MOS晶体管T1(到T6)的栅极端经过每个电阻器R1(到R6)连接到每个栅极驱动电路1(到6)。每个电阻器R1(到R6)的一端也经过每个二极管D1(到D6)和每个晶体管T11(到T16)连接到每个功率MOS晶体管T1(到T6)的源极端。每个晶体管T11(到T16)的基极连接到每个栅极驱动电路1(到6)。
所有的栅极驱动电路1到6具有相同的电路，一个栅极驱动电路1连接到电感性负载M的U相和电源B的正电极(P线路一侧)。如图10的电路所示，栅极驱动电路1具有两个相互串行连接的晶体管T21和T22、两个相互串行连接的电阻器R11和R12、以及与电阻器R12并行连接的二极管D11。借助于三个串行连接的电阻器R1、R12和R11，功率MOS晶体管T1的栅极端连接到两个晶体管T21和T22之间给定的电路路径。
图8所示的栅极驱动电路1到6的每一个连接到图10所示的控制电路10。如图10的电路所示，控制电路10连接到每个栅极驱动电路1到6中包含的两个晶体管T21和T22的基极端。控制电路10还连接到前述晶体管T11到T16的每一个的基极端。另外，控制电路10被配置来监控每个功率MOS晶体管T1(到T6)的栅极电压Vg，并且当栅极电压Vg达到等于或小于一给定值(实际上例如是3伏)的量值时，使得每个相应的晶体管T11(到T16)导通。
控制电路10以接通/关断方式控制功率MOS晶体管T1到T6的每一个，因此根据PWM(脉宽调制)来使电感性负载M工作。具体地说，控制电路10被配置来接通每个栅极驱动电路1(到6)的晶体管T21，使得每个功率MOS晶体管T1(到T6)的栅极电压Vg增加，以便使得晶体管T1(到T6)导通。当晶体管T1(到T6)被截止时，使得晶体管T22导通，其结果降低了栅极电压Vg。在此降低期间，一旦检测到栅极电压小于或等于3伏，则控制电路10能够使得每个相应的晶体管T11(到T16)导通。这使得借助于电阻器(图10的R1)和二极管(图10的D1)可以将每个功率MOS晶体管T1(到T6)的栅极端连接到其源极端。
在图8和图10所示的电路中，在每个功率MOS晶体管T1(到T6)中嵌入的每个体二极管用作续流二极管Df1到Df6的每一个。换句话说，在每个功率MOS晶体管T1(到T6)作为续流二极管Df1(到Df6)工作的时间周期期间，功率MOS晶体管T1(到T6)以经过电阻器R1(在晶体管T1的情况下)连接其源极端的其栅极端进行工作。
图11A和11B说明了其中包括功率MOS晶体管的芯片30安装在基片上的结构。
如图所示，芯片安装在铜制基片31上，功率MOS晶体管的漏极电极电连接到铜制基片31。这样，铜制基片31用作功率MOS晶体管的散热片。接合线33连接芯片30和引线座32。如图10所示，在铜制基片31和栅极引线座32a之间安装片式电容器34，它用作连接功率MOS晶体管的漏极端和栅极端的电容器C1(到C6)。图11A(11B)所示的所有部件采用树脂材料35来压制。
现在根据其操作来说明这样构成的变换器。
图12示出了在变换器的U、V和W相之中用于U相的桥接电路的配置。参照图12，可以解释电流流过U相的情况，其中一个功率MOS晶体管T2(N线一侧)作为负载驱动晶体管工作，而另一个功率MOS晶体管T1(P线一侧)用作续流二极管。
在这种情况下，到晶体管T1的栅极信号SG1、到晶体管T2的栅极信号SG2、到晶体管T1和T2的栅极电压Vg1和Vg2、晶体管T1的漏极和源极之间的电压Vds1、晶体管T2的漏极电压Vd2、在晶体管T1处流过续流二极管Df1的电流If、以及流过晶体管T2的电流Id2可以如图13示范说明。
在图13的时序图中，参考标记t1和t5分别表示晶体管T1被控制截止的时序，而参考标记t4表示晶体管T1被控制导通的时序。另外，参考标记t2和t6分别表示晶体管T2被控制导通的时序，而参考标记t3表示晶体管T2被控制截止的时序。在紧靠着时间标记t1之前的最后的持续时间，晶体管T2在它的截止状态而晶体管T1在其导通状态，此时有一定的回流电流(即在这种情况下的晶体管电流)从其中流过。
由于上面保持的晶体管T1和T2接通/关断状态，在时间标记t1发出截止晶体管T1的命令，然后，在时间标记t2发出导通晶体管T2的命令。相应地，栅极电压Vg1在时间标记t1之后立刻下降，使得回流电流从晶体管电流变为二极管电流。栅极电压Vg2从时间标记t2开始增加。续流二极管电流If从时间标记t2开始下降，而漏极电流Id2从时间标记t2开始上升。从时间标记t2开始，漏极电压Vd2下降。然后，在进入恢复处理之前，在该二极管处的二极管电流If在时间标记t10变为零(A)，在此期间，该处理在时间标记t11被翻转。
在时间标记t11，图12所示的包括电容器C1和电阻器R1的电路工作，以在某个时间期间、将栅极-源极电压Vg1提升到一个给定的阈值电压以上。这样，不会引起图4出现的LC振荡(即电压的严重浪涌被抑制)，二极管电流If被收敛到零(A)。
下面给出更详细的解释。
在电流流过U相、以及作为负载驱动晶体管工作的一个功率MOS晶体管T2(N线一侧)和用作续流二极管的另一个功率MOS晶体管T1(P线一侧)的条件下工作的二极管Df1，它的恢复特性通过使用图14所示的鉴定电路来鉴定。
在图14中，如果电源电压是30〔V〕，负载电感是10〔μH〕，U相N线晶体管T2的栅电阻是27〔Ω〕，晶体管T2在电压＝15〔V〕和0〔V〕之间进行它的接通/断开操作。在这个接通/断开操作期间，U相P线晶体管T1被保持状态，使得1〔nF〕电容值的电容器C1连接在它的漏极和栅极端之间，并且20〔Ω〕电阻值的电阻器R1连接在它的栅极和源极端之间。在这个电路中，续流二极管Df1得以被鉴定其有关恢复特性。
另外，晶体管元件T1和T2形成沟槽栅极类型的DMOS(双扩散金属氧化物半导体)并且具有100〔V〕的额定电压、200〔A〕的额定电流、以及11〔mm〕×9〔mm〕的芯片尺寸。每个晶体管T1(T2)的阈值电压是3.2〔V〕。在每个晶体管T1(T2)栅极的输入电容器是24〔nF〕(当它的漏极电压Vd是30〔V〕并且它的栅极电压Vg是0时)，以及每个晶体管T1(T2)的反馈电容器Crss是1.5〔nF〕(当Vd＝30[V]并且Vg＝0时)。这样，如图15所示，通过增加外部电容器C1(＝1[nF])和外部电阻器R1(＝20〔Ω〕)，形成到U相P线路晶体管T1的恢复鉴定电路。在这个恢复鉴定电路中，只要漏极电压Vd是30〔V〕(＝电源电压)，晶体管T1的内部栅极到源极电容器Cgs是22.5〔nF〕并且它的内部栅极到漏极电容器Cgd是1.5〔nF〕。
图16示出根据图7和图8电路鉴定的U相P线路晶体管T1的二极管恢复特性。
在图16中，横轴显示时间，而竖轴显示二极管电流If、源极到漏极电压Vd、以及栅极到源极电压Vg。横轴(时间轴)上一个刻度是250〔nsec〕(即250〔nsec/div〕)。
如图16所示，在时间标记t21，90〔A〕的正向电流流过U相P线路体二极管Df1。然后，在时间标记t22，U相N线路晶体管T2开始导通，在此期间流过体二极管Df1的电流If以大约-100[A/μsec]的下降速率下降。然后，在时间标记t23，在变换到体二极管Df1的恢复处理之前，电流If变为零。如图17所示，在t21到t23的时间周期期间，沟槽栅极类型的DMOS使得空穴移动到n-层以及电子移动到p区域。
在图16的另一个时间标记T24，因为所有的载流子在元件内被排出，耗尽层在其中产生，因此，在源极和漏极之间引起电压(即电压Vd)的陡峻浪涌(近似于1000〔V/μsec〕)。然而，如图15所示，因为栅极端连接到电容器C1和电阻器R1，电压Vg的表现方式使得电压Vg立刻上升到下面公式规定的界限
Vg＝{(Cm+Cgd)/(Cm+Cgd+Cgs)}Vdd
(如图22B的Vgmax所示)，然后以下式规定的时间常数T逐渐下降到源极电位
(Cm+Cgd+Cgs)Rm
其中Cm：电容器C1的电容值；Cgs和Cgd：当漏极端的电压保持到电源电压时，分别是栅极和源极之间的电容值以及栅极和漏极之间的电容值；Vdd：电源电压；Rm：电阻器R1的电阻值。图22A和22B示出电压Vdd和Vg的变化，它们是通过在图21所示的电路中将40〔V〕电压施加到源极和漏极端而获得的。
在图16所示的设置情况下，在另一个时间标记t24，栅极电压Vg上升到4〔V〕，即大约比阈值电压(＝3.2〔V〕)高1[V]。在上一个时间标记t24大约300〔nsec〕之后的下一个时间标记t25，在若干次上升和下降之后，栅极电压Vg下降到阈值电压。
图16中从t24到t25的时间周期相应于晶体管的栅极接通以及取决于漏极电压的栅极电流流动之状态，即在晶体管的电流饱和状态。因此，可以控制漏极电流，而与漏极电压Vd的变化无关，因此，在二极管产生的恢复浪涌电压可以被降低或抑制。
更具体地说，在图16中从t23到t24的时间周期期间，元件内的载流子如图18所示表现。因此，如图19所示，在时间标记t24，耗尽层已经扩宽到L1的距离。当图16中从t24到t25的时间周期流逝时，由于漏极电流的进一步流过，耗尽层进一步扩大到如图20所示的距离L2。因此，不再产生耗尽层的扩大和收缩，结果是该元件能够用作独立于电压变化的电流源，因此能够实现体二极管的柔和(平滑)的恢复。
另外，当栅极输入电容器是24[nF]时，外部电容器的电容值可以大约为1〔nF〕，它能够提供满意的性能，并且相对于晶体管操作对切换速度上几乎没有影响。
虽然使用1[nF]的外部电容器C1和20[Ω]的外部电阻器R1实现了上述鉴定，但是这些值不是限定性的。在采用另一个晶体管元件的情况下，根据晶体管元件的栅极输入电容器和设置的阈值电压，可以适当地确定元件C1的电容值和R1的电阻值。
如上所述，在本发明实施例的负载驱动电路中，加上相对较小电容值的电容器并且通过部分地改变驱动栅极的配置允许很大程度上抑制恢复浪涌。恢复浪涌的这种较大抑制量能够使得高频PWM控制具有较低的功率损耗，而不会要求降低晶体管的开关速度(导通/截止速度)。另外，明显地抑制了制造成本的增加和尺寸的增加。
现在解释在设计包括外部电容器和外部电阻器的电路中的优化。
图21示出从图15的功率MOS晶体管构造的电路。当晶体管受到图22A所示的脉冲电压作用时，检验图21构造的功率MOS晶体管的源极到漏极电压如何表现。
对于电容器C1，满足关系式
Vth＜{(Cm+Cgd)/(Cm+Cgd+Cgs)}Vdd    (1)
其中Vth：功率MOS晶体管的阈值电压，Cm：电容器C1的电容值，Cgs：漏极端接到电源电压的功率MOS晶体管的栅极和源极之间的电容值，Cgd：漏极端接到电源电压的功率MOS晶体管的栅极和漏极之间的电容值，以及Vdd：电源的电压值。特别地，满足关系式
Vth＜0.8{(Cm+Cgd)/(Cm+Cgd+Cgs)}Vdd    (2)
它要求产生高于阈值电压Vth的漏极到源极的电压。
对于电阻器R1，满足关系式
1×10-7＜Rm(Cm+Cgd+Cgs)＜5×10-6      (3)
其中Rm：电阻器的阻值，Cm：电容器的值，Cgs：漏极端接到电源电压的功率MOS晶体管的栅极和源极之间的电容值，Cgd：漏极端接到电源电压的功率MOS晶体管的栅极和漏极之间的电容值。这个关系式要求在一个预定时间周期内保持漏极到源极的电压高于阈值电压Vth的状态。
现在描述确认本发明实施例的优点的比较例子。
如常规的配置(参照图1-3)，在功率MOS晶体管作为续流二极管工作的情况下，栅极端等效地直接连接到源极端，在它们之间没有电阻器。在图1所示的变换器配置中，采用图23所示的鉴定电路，根据电流流过U相的情况来鉴定二极管D101的恢复特性，其中晶体管T102(在U相的N线路)作为负载驱动晶体管工作，而晶体管T101(在U相的P线路)作为续流二极管工作。
在电源电压是30〔V〕，负载电感是10〔μH〕，U相N线路晶体管T102的栅极电阻器是27〔Ω〕的条件下，晶体管T102在电压Vg＝15〔V〕和0〔V〕之间进行接通/关断操作。在这些接通/关断操作期间，U相P线路晶体管T101以一种方式保持使得它的栅极端短路到它的源极端。在这些情况下，续流二极管D101被鉴定有关其恢复特性。
另外，晶体管元件T101和T102的每一个形成具有100〔V〕额定电压、200〔A〕额定电流、以及11〔mm〕×9〔mm〕芯片尺寸的沟槽类型的DMOS。
图24示出U相P线路晶体管T101的二极管恢复特性，采用图23所示的电路来鉴定它。图24所示的波形分别表示二极管电流If、源极到漏极电压Vd、以及栅极到源极电压Vg。图24的图形的横轴(时间轴)分为每250纳秒为一个单位(即250ns/div)。
在图24所示的时间标记t21，90〔A〕的正向电流流过U相P线路体二极管。在时间标记t21之后的时间标记t22，U相N线路晶体管开始接通，在此期间二极管电流If以大约-100〔A/μsec〕的速率降低。然后，在时间标记t23，在转换到二极管的恢复处理之前，二极管电流If变为零。
在恢复处理中，在时间标记t24，元件的所有载流子已经被排出，以便在其中产生耗尽层，因此在晶体管T101的源极和栅极之间施加电源电压。在时间标记t24之后，流过U相的体二极管D101和P线路晶体管T101的电流If维护在元件中排出和吸收载流子，使得由于耗尽层的收缩和扩大，需要改变电流If。因此，体二极管D101将导致用作电路中的电容器，这样由于电路的寄生电感引起LC振荡。由于这种振荡，要求伴随着电压的强烈浪涌，二极管电流If收敛到零。
在这个恢复处理期间(在时间标记t24之后)，如图25和图26的不同层宽度L3和L4所示，元件内的耗尽层被收缩和扩大。即由于耗尽层的收缩和扩大，载流子引起的电流被发出，导致严重的电压变化伴随的输出和输入电流。
为了避免上面缺点的常规对策是增加图2所示的电阻器R101的电阻器，使得恢复浪涌电压被抑制到一个小于功率MOSFET额定电压的量值。然而，增加电阻将产生功率MOSFET开关速度的延迟，增加了变换器的功率损耗，并且限制了用于PWM控制的工作频率的上限值。
不同的是，本发明实施例能够提供场效应类型的晶体管，也用作续流二极管，以驱动电感性负载。晶体管与它的栅极和漏极之间连接的电容器放置在一起。因此，在续流二极管的恢复处理中，经过电阻器连接到源极端的栅极电压可以在一个时间周期内上升超过晶体管阈值电压，因此由于良好地抑制恢复浪涌，可以使恢复特性变得柔和(平滑)。
相应于图10所示配置的变型在图27和图28中示出，其中电阻器R100串行连接到电容器C1，它连接功率MOS晶体管T1的栅极和漏极。在这个连接中，电阻器R100可以放置在电容器C1和漏极端之间，如图27所示，或者在电容器C1和栅极端之间，如图28所示。
因此，本发明实施例的特性可以总结如下：
(1)如图8和图10所示，提供了用于驱动电感性负载的负载驱动电路，其中布置了功率MOS晶体管T1到T6，这些晶体管包含了分别用作续流二极管的体二极管Df1到Df6。晶体管T1到T6连接在正和负电源线之间，每两个晶体管相互串行连接来形成每一对。安排了两对或多对晶体管。电感性负载M连接到每对相互连接的晶体管T1和T2(T3和T4、以及T5和T6)的链路中。调节每个功率MOS晶体管T1(到T6)的栅极电压，使得每对的两个晶体管轮流逐对地工作来驱动负载M。
另外，在每个功率MOS晶体管T1(到T6)，电容器C1(到C6)连接到栅极和漏极端，而电阻器R1(到R6)通过栅极驱动电路1、二极管D1和三极管T11连接到栅极和源极端。每个电容器的电容值和每个电阻器的电阻值都被适当地确定。这使得可能在每个晶体管T1(到T6)的续流二极管Df1(到Df6)的恢复操作期间，每个电容器C1(到C6)与每个电阻器R1(到R6)组合，以在一定时间周期内将栅极到源极电压(图13用Vg1表示)提高超过从图13中的时间标记t11的阈值电压。
因此，可以提供功率MOS FET T1到T6中(逐对的)负电极一侧功率MOS晶体管T2、T4和T6参与驱动负载M、而正电极一侧功率MOS晶体管T1、T3和T5工作以用作它们的续流二极管Df1、Df3和Df5的状态。这样，在每个续流二极管Df1、Df3和Df5的恢复处理期间，电容器C1、C3和C5将分别逐对与电阻器R1、R3和R5结合，以在一个预定时间周期内将栅极到漏极电压提高超过阈值电压。这种在栅极到漏极电压上的提高能够使每个续流二极管Df1、Df3和Df5的恢复特性变得柔和，因此恢复浪涌能够以恰当的控制方式来抑制。
(2)电容器C1到C6中每一个的电容器满足以下关系式(如前面公式(1)所述)：
Vth＜{(Cm+Cgd)/(Cm+Cgd+Cgs)}Vdd
其中Vth：功率MOS晶体管的阈值电压，Cm：电容器的值，Cgs：漏极端接到电源电压的功率MOS晶体管的栅极和源极之间的电容器，Cgd：漏极端接到电源电压的功率MOS晶体管的栅极和漏极之间的电容器，以及Vdd：电源的电压。
特别地，每个电容器C1到C6中每一个的电容器满足以下关系式(如前面公式(2)所述的关系式)：
Vth＜0.8{(Cm+Cgd)/(Cm+Cgd+Cgs)}Vdd
因此，功率MOS晶体管的电路可以稳定地根据上面公式来优化。
(3)另外，设置电阻器R1到R6中每一个的阻值，以满足以下关系式(如前面公式(3)描述的关系式)：
1×10-7＜Rm(Cm+Cgd+Cgs)＜5×10-6
其中Rm：每个电阻器R1(到R6)的电阻值，Cm：电容器的电容值，Cgs：漏极端接到电源电压的功率MOS晶体管的栅极和源极之间的电容器，Cgd：漏极端接到电源电压的功率MOS晶体管的栅极和漏极之间的电容器。这样，利用这个条件，允许容易和稳定地优化负载驱动电路。
(4)另外，如图11所示，嵌入功率MOS晶体管的芯片30安装在与晶体管的漏极电连接的铜制基片(金属板)31上。用作电容器C1(到C6)的片式电容器34放置在铜制基片31和栅极引线座32a之间。通过使用这种结构，负载驱动电路的尺寸可以做得更紧凑并且电路的寄生电感量可以降低。
可以提供续流二极管的变型，其中外部续流二极管可以与功率MOS晶体管并行连接，不同于体二极管(用作循环二极管)出现在功率MOS晶体管中的前述结构。这样构造的负载驱动电路完成的方式，使得两对或多对相互串联的两个功率MOS晶体管被设置在正和负电源线路之间。电感性负载连接一线路，该线路连接到每对两个功率MOS晶体管。续流二极管并行连接到每个功率MOS晶体管。通过逐对调节每个功率MOS晶体管的栅极电压，使得每对两个晶体管被交替接通/关断来驱动负载。加之此结构是上面项目(1)中描述的电路。即，在每个功率MOS晶体管，一个电容器连接到栅极和漏极端以及一个电阻器连接到栅极和源极端。这使得可能在连接每个晶体管的续流二极管的恢复操作期间，每个电容器与每个电阻器组合，以在一定时间周期内将栅极到源极的电压提高超过每个晶体管的阈值电压。
通过使用IGBT(绝缘栅双极晶体管)而不是前面的功率MOS晶体管T1到T6中每一个来提供另一种变型。实际的负载驱动电路可以构造如下。两对或多对相互串联的两个IGBT安排在正和负电源线路之间。电感性负载连接一线路，该线路连接到每对的两个IGBT。续流二极管并行连接每个IGBT。逐对调节每个IGBT的栅极电压，使得每对中两个IGBT被交替接通/断开来驱动负载。除此之外，它的结构是上面项目(1)中描述的电路。即，在每个IGBT，一个电容器连接到栅极和集电极端以及一个电阻器连接到栅极和发射极端。这使得可能在连接每个IGBT的续流二极管的恢复操作期间，每个电容器与每个电阻器组合，以在一定时间周期内将栅极到发射极的电压提高超过每个IGBT的阈值电压。
在这个基于IGBT的电路中，栅极到发射极电容器和栅极到集电极电容器相应于前述栅极到源极电容和栅极到漏极电容，它们被用于采用功率MOS晶体管的电路中。
(第二个实施例)
现在参照图29到图32，描述本发明的第二个实施例。在这个描述中，仅详细描述与上面第一个实施例的不同之处。
图29示出第二个实施例的负载驱动电路，其中直流电机被设置作为使用PWM技术直接驱动的负载。不同的是，第一个实施例的负载是交流电机，并且它的驱动电路是变换器。
如图29所示，提供一个直流电源50，其中它的正端和地电连接到一个串联电路，该电路包括相互串联的开关51、电感性负载(直流电机)52、以及功率MOS晶体管53(开关元件)。换句话说，电感性负载52和功率MOS晶体管53串行插入这个直流供电线路。另外，续流二极管54并行连接到功率MOS晶体管53。功率MOS晶体管53的栅极端通过电阻器55连接到栅极驱动电路56。栅极驱动电路56调节晶体管53的栅极电压以使之导通，使得电感性负载52被加电用于它的驱动。详细地说，栅极驱动电路56被配置以向晶体管53提供一个PWM信号。因此，功率MOS晶体管53被接通/关断(开关操作)以提供电流给负载52。
另外，另一个MOS晶体管58并行电连接到负载52。另一个续流二极管57并行电连接到MOS晶体管58。电容器59连接在MOS晶体管58的栅极和漏极端，而电阻器60连接在它的栅极和源极端之间。
根据图29的结构可以理解的是，MOS晶体管58的漏极和源极端在电位上分别与续流二极管57的阴极和阳极相同。
续流二极管57和MOS晶体管58被包含在相同的芯片上，它的实际结构如图30所示。
在图30中，通过在n+硅基片71上形成n-外延层72来产生n型硅基片(第一种导电类型的半导体基片)。在基片70的前表面层部分(第一表面)，p型杂质扩散区域73、74和75被局部地形成。在这些区域，两个p型杂质扩散区域73和75用作形成杂质扩散区域的第二种导电类型的反馈二极管。另外，在基片70的前表面(第一表面)，形成阳极80以便接触p型杂质扩散区域73、74和75。另一方面，在基片70的后表面(第二表面)，形成阴极电极81。使用电极80和81，形成续流二极管57。
前述的p型杂质扩散区域73、74和75相互分开，使得基片70的前表面(第一表面)局部地暴露作为区域73、74和75之间的n型区域(第一种导电类型区域)。n型区域76被局部形成在p型杂质扩散区域74的前表面层部分中以及在其余区域75和76中每一个的前表面层部分的中心一侧位置。换句话说，n型区域76(第一种导电类型MOS晶体管专用的杂质扩散区域)在p型杂质扩散区域73、74和75的表面层部分中部分地形成。
另外，在p型杂质扩散区域73和74与p型杂质扩散区域74和75之间，多晶硅栅极电极78经过栅极氧化层77(即栅极绝缘层)形成在基片70上。即在暴露的n型区域(第一种导电类型区域)和MOS晶体管专用的杂质扩散区域76之间形成多晶硅栅极电极78，其间形成有栅极氧化层77。
因此，如图30所示，在经过区域74、从区域73的中心一侧端部到区域75中心一侧端部的区域产生MOSFET形成部分。分别通过层到层绝缘层79来覆盖多晶硅栅极电极78。使得在基片70的前表面形成的阳极电极80接触到p型杂质扩散区域74和75以及MOS晶体管专用的杂质扩散区域76。
这样，MOS晶体管可以容易地在其中嵌入续流二极管的芯片上形成。
在图30所示的结构中，电容器59连接到多晶硅栅极电极78和阴极电极81，电阻器60连接到多晶硅栅极电极78和阳极电极80(阳极端)。
在基片70的前表面层部分，n型杂质扩散区域82沿着基片70(芯片)的外围端形成。另外，在基片70的前表面上形成环形线路83，使得线路83接触到n型杂质扩散区域82。线路83用作EQR(等电位环路)，它的电位与后侧电极(阴极)81的电位相同。EQR 83稳定二极管的特性并且改进它的耐久性。
图22所示的电容器59也被确定满足关系式
Vth＜{(Cm+Cgd)/(Cm+Cgd+Cgs)}Vdd    (4)
其中Vth：功率MOS晶体管58的阈值电压，Cm：电容器59的电容值，Cgs：漏极端接到电源电压的功率MOS晶体管58的栅极和源极之间的电容值，Cgd：漏极端接到电源电压的功率MOS晶体管58的栅极和漏极之间的电容值，以及Vdd：电源50的电压。最好满足关系式
Vth＜0.8{(Cm+Cgd)/(Cm+Cgd+Cgs)}Vdd  (5)
因此，功率MOS晶体管58的电路可以被很好地优化。
另外，电阻器60被设置满足关系式
1×10-7＜Rm(Cm+Cgd+Cgs)＜5×10-6    (6)
其中Rm：电阻器60的电阻值，Cm：电容器59的电容值，Cgs：漏极端接到电源电压的功率MOS晶体管58的栅极和源极之间的电容值，Cgd：漏极端接到电源电压的功率MOS晶体管58的栅极和漏极之间的电容值。这个关系也有助于优化功率MOS晶体管58的电路。
在图30中，优选的是，MOSFET部分和二极管部分的面积之间的比率被设置为近似于1/10到1/40的范围。如从公式(4)和(5)可以理解，当电容值Cgd和Cgs降低时，电容Cm也可以降低。这样，当这个电路在IC芯片上形成时，芯片的尺寸可以做得更小。
图31示出在图29的电路中获得的表示电量变化的时序图。这里示出到晶体管53的栅极信号SG10、到晶体管53和58的栅极电压Vg10和Vg11、流过晶体管53的电流Id、流过续流二极管57的电流If、晶体管53的漏极电压Vd、以及晶体管58的漏极到源极电压Vds(相应于续流二极管57的阳极到阴极电压)。
当在图31的时间标记t2和t6中每一个接通功率MOS晶体管53时，续流二极管57开始实现它的恢复操作。根据如第一个实施例描述的相同原理，可以使在恢复操作期间表现的恢复特性变得柔和。
特别地，在功率MOS晶体管58中嵌入的续流二极管57的恢复操作期间，由于电容器59和电阻器60的串行连接，在一个特定的时间周期内，功率MOS晶体管58的栅极到源极电压被强行上拉超过它的阈值电压。
即，在功率MOS晶体管53操作以驱动电感性负载52的情况下(即电流流过负载52)，续流二极管57被激活。在这个状态下，在续流二极管57的恢复处理期间，电容器59和电阻器60允许晶体管58的栅极到源极电压在一个特定的时间周期内超过它的阈值电压。这就能够使恢复特性变得柔和，因而抑制了恢复浪涌。
因此，不需要降低功率MOS晶体管53的开关速度，在二极管57的恢复浪涌和振荡现象(阻尼振荡)可以恰当的控制方式来抑制。
如同第一个实施例，当与描述常规技术的图5和图7相比时，图29所示的结构之所以非常有用，就在于在额定电压为60到200〔V〕的续流二极管57的恢复特性可以变得柔和(即被平滑)。不必降低功率MOS晶体管53的开关速度，并也可以稳定地抑制恢复浪涌和振荡。
可以提供如图32所示的变型，其中图29所示的电容器59被集成在芯片中。实际上，扩散区域82被延伸以提供电容器59的电极。经过电极(扩散层82)上的薄氧化层(栅极氧化)90来形成多晶硅层(多晶硅栅极电极)91。多晶硅层91连接到铝线92，而EQR 83连接到阴极。
作为另一种变型，可以采用电容器59和电阻器60都被集成在芯片的结构。
本发明可以采用若干种其它形式来实施而不会背离本发明的精神。因此，所述本发明实施例的描述仅仅是说明性的而不是限制性的，因为要通过附加的权利要求书而不是前面的描述来规定本发明的范围。所有的变化都包括在权利要求书的范围中或等同于权利要求书的内容，因此，它们都被权利要求书所包含。

Claims (18)

1.一种连接到电感性负载的回流闭合电路，用以控制通过该电感性负载的电流，该电路包括：
插入在该回流闭合电路中的续流二极管；
并联该续流二极管的MOS晶体管；
两端分别连接到MOS晶体管的栅极和漏极的电容器；
电阻器，该电阻器的一端连接到MOS晶体管的栅极；以及
控制单元，该控制单元连接该电阻器的另一端和该MOS晶体管的源极，用于控制MOS晶体管的栅极到源极电压，在续流二极管的恢复操作期间的预定时间周期内，通过由该电容器和该电阻器将栅极到源极电压提高到超过MOS晶体管的给定阈值电压之值；
其中，该续流二极管包括：
第一种导电类型的半导体基片；
第二种导电类型的续流二极管形成杂质扩散区域，形成在该半导体基片之第一表面的表面层部分中；
阳极，在第一表面上形成、以便接触续流二极管形成杂质扩散区域；以及
在该半导体基片的第二表面上形成的阴极，
其中第一种导电类型的区域从半导体基片的第一表面被暴露，第一种导电类型的MOS晶体管杂质扩散区域部分地形成在该续流二极管形成杂质扩散区域的表面层部分中，在暴露的第一种导电类型区域和MOS晶体管杂质扩散区域之间并经过栅极绝缘层之上形成栅极电极，该阳极接触到续流二极管形成杂质扩散区域和MOS晶体管杂质扩散区域。
2.如权利要求1所述的回流闭合电路，其中，该电容器被设置满足关系式
Vth＜{(Cm+Cgd)/(Cm+Cgd+Cgs)}Vdd其中Vth是MOS晶体管的阈值电压，Cm是电容器的电容值，Cgs是其漏极接到电源电压的MOS晶体管的栅极和源极之间的电容值，Cgd是其漏极接到电源电压的MOS晶体管的栅极和漏极之间的电容值，Vdd是电源的电压。
3.如权利要求2所述的回流闭合电路，其中，该电容器被设置满足关系式
Vth＜0.8{(Cm+Cgd)/(Cm+Cgd+Cgs)}Vdd。
4.如权利要求1所述的回流闭合电路，其中，该电阻器被设置满足关系式
      1×10-7＜Rm(Cm+Cgd+Cgs)＜5×10-6其中Rm是电阻器的电阻值，Cm是电容器的电容值，Cgs是其漏极接到电源电压的MOS晶体管的栅极和源极之间的电容值，Cgd是其漏极接到电源电压的MOS晶体管的栅极和漏极之间的电容值，其中电阻值的单位是欧姆，电容值的单位是法拉。
5.一种用于驱动电感性负载的负载驱动电路，其中该负载驱动电路包括两对或多对功率MOS晶体管，这些功率MOS晶体管逐对地连接到正和负电源线，这些功率MOS晶体管中的每一对相互串联，使得成对的功率MOS晶体管中的一个功率MOS晶体管的源极与成对的功率MOS晶体管中的另一个功率MOS晶体管的漏极相连，每个功率MOS晶体管包括用作续流二极管的体二极管，以及相互连接成对的两个功率MOS晶体管之间的连接线到该电感性负载的线路，其中通过控制每个功率MOS晶体管的栅极电压来轮流使成对的两个功率MOS晶体管工作，
该负载驱动电路包括：
两端分别连接到每个功率MOS晶体管的栅极和漏极的电容器；
电阻器，该电阻器的一端连接到每个功率MOS晶体管的栅极；以及
控制单元，该控制单元连接该电阻器的另一端和每个MOS晶体管的源极，用于控制每个功率MOS晶体管的栅极到源极的电压，在续流二极管的恢复操作期间的一个预定时间周期内，通过由该电容器和该电阻器将栅极到源极电压提高到超过功率MOS晶体管的给定阈值电压之值。
6.一种用于驱动电感性负载的负载驱动电路，其中该负载驱动电路包括：两对或多对功率MOS晶体管，这些功率MOS晶体管逐对地连接到正和负电源线，这些功率MOS晶体管中的每一对相互串联，使得成对的功率MOS晶体管中的一个功率MOS晶体管的源极与该成对的功率MOS晶体管中的另一个功率MOS晶体管的漏极相连，相互连接成对的两个功率MOS晶体管之间的连接线到该电感性负载的线路，以及与每个功率MOS晶体管并联的续流二极管，其中，通过控制每个功率MOS晶体管的栅极电压以轮流使成对的两个功率晶体管工作，该负载驱动电路包括：
两端分别连接到每个功率MOS晶体管的栅极和漏极的电容器；
电阻器，该电阻器的一端连接到每个功率MOS晶体管的栅极；以及
控制单元，该控制单元连接该电阻器的另一端和每个MOS晶体管的源极，用于控制每个功率MOS晶体管的栅极到源极的电压，在续流二极管的恢复操作期间的一个预定时间周期内，通过由该电容器和该电阻器将栅极到源极电压提高到超过功率MOS晶体管的给定阈值电压之值。
7.如权利要求5或6所述的负载驱动电路，其中电容器被设置满足关系式
Vth＜{(Cm+Cgd)/(Cm+Cgd+Cgs)}Vdd其中Vth是功率MOS晶体管的阈值电压，Cm是电容器的电容值，Cgs是漏极接到电源电压的功率MOS晶体管的栅极和源极之间的电容值，Cgd是漏极端接到电源电压的功率MOS晶体管的栅极和漏极之间的电容值，Vdd是电源的电压。
8.如权利要求7所述的负载驱动电路，其中，该电容器被设置满足关系式：
Vth＜0.8{(Cm+Cgd)/(Cm+Cgd+Cgs)}Vdd。
9.如权利要求5或6所述的负载驱动电路，其中，该电阻器被设置满足关系式：
1×10-7＜Rm(Cm+Cgd+Cgs)＜5×10-6其中Rm是电阻器的阻值，Cm是电容器的电容值，Cgs是漏极接到电源电压的功率MOS晶体管的栅极和源极之间的电容值，Cgd是漏极端接到电源电压的功率MOS晶体管的栅极和漏极之间的电容值，其中电阻值的单位是欧姆，电容值的单位是法拉。
10.一种用于驱动电感性负载的负载驱动电路，其中该负载驱动电路包括：两对或多对IGBT，这些IGBT逐对地连接到正和负电源线，每一对功率IGBT相互串联，使得成对的IGBT中的一个IGBT的发射极与该成对的IGBT中的另一个IGBT的集电极相连；相互连接成对的两个IGBT之间的连接线到电感性负载的线路，以及与每个IGBT并联的续流二极管，其中通过控制每个IGBT的栅极电压以轮流使成对的两个IGBT工作，
该负载驱动电路包括：
两端分别连接到每个IGBT的栅极和集电极的电容器；
电阻器，该电阻器的一端连接到每个IGBT的栅极；以及
控制单元，该控制单元连接该电阻器的另一端和每个IGBT的发射极，用于控制每个IGBT的栅极到发射极的电压，在续流二极管的恢复操作期间的一个预定时间周期内，通过由该电容器和该电阻器将栅极到发射极电压提高到超过IGBT的给定阈值电压之值。
11.如权利要求10所述的负载驱动电路，其中，该电容器被设置满足关系式
Vth＜{(Cm+Cgd)/(Cm+Cgd+Cgs)}Vdd其中Vth是IGBT的阈值电压，Cm是电容器的电容值，Cgs是集电极接到电源电压的IGBT的栅极和发射极之间的电容值，Cgd是集电极接到电源电压的IGBT的栅极和集电极之间的电容值，Vdd是电源的电压。
12.如权利要求11所述的负载驱动电路，其中，该电容器被设置满足关系式：
Vth＜0.8{(Cm+Cgd)/(Cm+Cgd+Cgs)}Vdd。
13.如权利要求10所述的负载驱动电路，其中，该电阻器被设置满足关系式：
1×10-7＜Rm(Cm+Cgd+Cgs)＜5×10-6其中Rm是电阻器的阻值，Cm是电容器的电容值，Cgs是集电极接到电源电压的IGBT的栅极和发射极之间的电容值，Cgd是集电极接到电源电压的IGBT的栅极和集电极之间的电容值，其中电阻值的单位是欧姆，电容值的单位是法拉。
14.如权利要求5或6所述的负载驱动电路，其中，每个功率MOS晶体管被包含在一个芯片中，该芯片安装在一金属片上，功率MOS晶体管的漏极经过该芯片电连接到该金属片，该金属片和每个功率MOS晶体管的栅极引线座连接到构成该电容器的片式电容器，该栅极引线座位于该金属片之外。
15.一种负载驱动电路，其中串联的电感性负载和开关元件被串行连接到直流电流线路，并且续流二极管并行连接到电感性负载，该电路包括：
与该续流二极管并联的MOS晶体管；
两端分别连接到该MOS晶体管的栅极和漏极的电容器；
电阻器，该电阻器的一端连接到该MOS晶体管的栅极；以及
控制单元，该控制单元连接该电阻器的另一端和该MOS晶体管的源极，用于控制该MOS晶体管的栅极到源极的电压，在续流二极管的恢复操作期间的一个预定时间周期内，通过由该电容器和该电阻器将栅极到源极电压提高到超过该MOS晶体管的给定阈值电压之值。
16.如权利要求15所述的负载驱动电路，其中，该电容器被设置满足关系式：
Vth＜{(Cm+Cgd)/(Cm+Cgd+Cgs)}Vdd其中Vth是MOS晶体管的阈值电压，Cm是电容器的电容值，Cgs是漏极接到电源电压的MOS晶体管的栅极和源极之间的电容值，Cgd是漏极接到电源电压的MOS晶体管的栅极和漏极之间的电容值，Vdd是电源的电压。
17.如权利要求16所述的负载驱动电路，其中，该电容器被设置满足关系式：
Vth＜0.8{(Cm+Cgd)/(Cm+Cgd+Cgs)}Vdd。
18.如权利要求15所述的负载驱动电路，其中，该电阻器被设置满足关系式：
1×10-7＜Rm(Cm+Cgd+Cgs)＜5×10-6其中Rm是电阻器的阻值，Cm是电容器的电容值，Cgs是漏极接到电源电压的MOS晶体管的栅极和源极之间的电容值，Cgd是漏极接到电源电压的MOS晶体管的栅极和漏极之间的电容值，其中电阻值的单位是欧姆，电容值的单位是法拉。
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Families Citing this family (47)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7130205B2 (en) * 2002-06-12 2006-10-31 Michigan State University Impedance source power converter
DE10336512B4 (de) * 2002-08-08 2015-12-17 Denso Corporation Ansteuerungsvorrichtung für eine PWM-Steuerung von zwei induktiven Lasten mit reduzierter Erzeugung von elektrischen Störungen
JP3964399B2 (ja) * 2004-03-09 2007-08-22 カルソニックカンセイ株式会社 電動モータ駆動装置
JP4807768B2 (ja) * 2004-06-23 2011-11-02 ルネサスエレクトロニクス株式会社 パワートランジスタ装置及びそれを用いたパワー制御システム
JP2006114619A (ja) * 2004-10-13 2006-04-27 Furukawa Electric Co Ltd:The フライホイールダイオード
WO2006052032A1 (ja) * 2004-11-15 2006-05-18 Kabushiki Kaisha Toshiba 電力変換装置
JP4317825B2 (ja) * 2005-02-25 2009-08-19 三菱重工業株式会社 インバータ装置
JP4321491B2 (ja) * 2005-05-17 2009-08-26 トヨタ自動車株式会社 電圧駆動型半導体素子の駆動装置
JP5101001B2 (ja) * 2005-11-04 2012-12-19 東芝キヤリア株式会社 インバータ装置
JP4772542B2 (ja) * 2006-03-15 2011-09-14 株式会社東芝 電力変換装置
JP2007288094A (ja) * 2006-04-20 2007-11-01 Fuji Electric Device Technology Co Ltd Ｉｇｂｔとそれを駆動するゲート駆動回路
JP4372812B2 (ja) * 2007-07-23 2009-11-25 トヨタ自動車株式会社 半導体スイッチング素子の駆動制御装置
DE102008045410B4 (de) * 2007-09-05 2019-07-11 Denso Corporation Halbleitervorrichtung mit IGBT mit eingebauter Diode und Halbleitervorrichtung mit DMOS mit eingebauter Diode
JP5298679B2 (ja) * 2008-07-17 2013-09-25 サンケン電気株式会社 共振型スイッチング電源装置、及びそのデッドタイム調整方法
JP5476737B2 (ja) * 2009-02-24 2014-04-23 日産自動車株式会社 半導体装置
JP4977165B2 (ja) 2009-04-01 2012-07-18 トヨタ自動車株式会社 ３相ブラシレスモータのノイズ低減構造
DE102009060346A1 (de) * 2009-12-24 2011-06-30 Merten GmbH & Co. KG, 51674 Elektrische Schaltung zum Schalten und/oder Dimmen von Lasten
JP2012005295A (ja) * 2010-06-18 2012-01-05 Minebea Co Ltd モータ駆動回路
JP5530296B2 (ja) * 2010-08-05 2014-06-25 矢崎総業株式会社 負荷制御装置
US8674713B2 (en) 2010-10-21 2014-03-18 Tektronix, Inc. Zero ampere level current data correction for a power device under test
JP5552691B2 (ja) * 2010-10-28 2014-07-16 トランスフォーム・ジャパン株式会社 レギュレータ回路
TW201225510A (en) * 2010-12-07 2012-06-16 xiang-yu Li Safe motor energy recycling device
JP5344005B2 (ja) * 2011-06-07 2013-11-20 株式会社豊田自動織機 スイッチング回路
JP5413472B2 (ja) 2011-06-15 2014-02-12 株式会社デンソー 半導体装置
JP5836495B2 (ja) * 2012-09-28 2015-12-24 株式会社日立製作所 電力変換装置
US9065445B2 (en) * 2012-12-17 2015-06-23 Continental Automotive Systems, Inc. Voltage clamp assist circuit
US9362859B2 (en) * 2013-09-25 2016-06-07 General Electric Company System and method for controlling switching elements within a single-phase bridge circuit
WO2015070344A1 (en) * 2013-11-14 2015-05-21 Tm4 Inc. Compensation circuit, commutation cell and power converter controlling turn-on and turn-off of a power electronic switch
JP2015122676A (ja) * 2013-12-25 2015-07-02 ボッシュ株式会社 駆動回路
JP2015154591A (ja) * 2014-02-14 2015-08-24 ローム株式会社 ゲート駆動回路および電源装置
CN104052433A (zh) * 2014-03-21 2014-09-17 郑州士奇测控技术有限公司 一种新型无线随钻测斜仪用脉冲发生器驱动装置
WO2016201402A1 (en) * 2015-06-11 2016-12-15 KSR IP Holdings, LLC Dv/dt control in mosfet gate drive
CN104953991A (zh) * 2015-06-23 2015-09-30 东南大学 带电平自举和电荷泵电路的双n-mosfet推动级的igbt驱动电路及时序控制方法
JP6528575B2 (ja) * 2015-07-17 2019-06-12 富士電機株式会社 半導体スイッチング装置
JP6601086B2 (ja) * 2015-09-16 2019-11-06 富士電機株式会社 半導体装置及びその製造方法
DE102016100224B3 (de) * 2016-01-07 2017-05-24 Lisa Dräxlmaier GmbH Schaltvorrichtung, Verfahren und Herstellungsverfahren
US10164614B2 (en) 2016-03-31 2018-12-25 Analog Devices Global Unlimited Company Tank circuit and frequency hopping for isolators
DE102016212211B4 (de) * 2016-07-05 2019-02-21 Siemens Aktiengesellschaft Kurzschlusserkennung
JP6862722B2 (ja) * 2016-09-01 2021-04-21 富士電機株式会社 電力変換装置
US10122357B2 (en) * 2016-11-14 2018-11-06 Ford Global Technologies, Llc Sensorless temperature compensation for power switching devices
FR3058850B1 (fr) * 2016-11-15 2020-02-07 Commissariat A L'energie Atomique Et Aux Energies Alternatives Commutateur de puissance comportant une pluralite de transistors a effet de champ montes en parallele
CN106712562A (zh) * 2016-12-15 2017-05-24 宁波央腾汽车电子有限公司 一种感性负载电路及消除电流尖峰的方法
US10193544B2 (en) * 2017-04-21 2019-01-29 Ford Global Technologies, Llc Minimizing ringing in wide band gap semiconductor devices
EP3503365B1 (de) * 2017-12-22 2020-06-10 GE Energy Power Conversion Technology Limited Verfahren und einrichtung zur ansteuerung von mosfet-schaltmodulen
GB2580155A (en) * 2018-12-21 2020-07-15 Comet Ag Radiofrequency power amplifier
JP7300370B2 (ja) * 2019-11-05 2023-06-29 株式会社日立製作所 半導体装置の駆動装置および駆動方法、並びに電力変換装置
KR20220077804A (ko) * 2020-12-02 2022-06-09 현대모비스 주식회사 스위칭전류센싱시의 옵셋보상 장치 및 방법

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0082422A1 (de) * 1981-12-23 1983-06-29 Siemens Aktiengesellschaft Beschaltung für einen Leistungs-Feldeffekttransistor
JPS61237513A (ja) * 1985-04-12 1986-10-22 Mitsubishi Electric Corp 電界効果型トランジスタの駆動回路
US5012381A (en) * 1989-09-13 1991-04-30 Motorola, Inc. Motor drive circuit with reverse-battery protection
JP3808116B2 (ja) * 1995-04-12 2006-08-09 富士電機デバイステクノロジー株式会社 高耐圧ｉｃ
JP3067601B2 (ja) * 1995-08-02 2000-07-17 株式会社デンソー 電動モータの制御装置
GB9521332D0 (en) * 1995-10-18 1995-12-20 Switched Reluctance Drives Ltd Current control circuit for a reluctance machine
JP3615004B2 (ja) * 1996-12-12 2005-01-26 株式会社デンソー 電力変換装置
JP3462032B2 (ja) * 1997-03-04 2003-11-05 株式会社東芝 電力変換装置
US6291298B1 (en) * 1999-05-25 2001-09-18 Advanced Analogic Technologies, Inc. Process of manufacturing Trench gate semiconductor device having gate oxide layer with multiple thicknesses
JP2001008494A (ja) * 1999-06-22 2001-01-12 Denso Corp ブリッジ形電力変換回路
JP3812353B2 (ja) * 2001-03-19 2006-08-23 株式会社日立製作所 半導体電力変換装置

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