JP5530296B2 - 負荷制御装置 - Google Patents

Description

本発明は、直流電源と負荷との間に設けた電界効果トランジスタを制御して、負荷の駆動、停止を制御する負荷制御装置に係り、特に、逆起電力の発生に起因して生じる誤動作を防止する技術に関する。

例えば、車両に搭載されるランプ、モータ等の負荷を制御する負荷制御装置は、バッテリ（直流電源）と負荷との間に、例えば電界効果トランジスタ（以下、「ＦＥＴ」という）を搭載し、該ＦＥＴのオン、オフを切り替えることにより、負荷の駆動、停止を制御する。また、負荷に過電流が流れた場合にはいち早くこれを検出して負荷に接続される回路を遮断するために、ＦＥＴのドレイン・ソース間電圧Ｖdsの増大が検出された際には、ＦＥＴをオフとする保護回路が搭載されている（例えば、特許文献１参照）。

図３は、従来における負荷制御装置が搭載された負荷駆動回路を示す図である。図示のように、この負荷駆動回路は、直流電源ＶＢ（出力電圧も同様の記号ＶＢで示す）と負荷ＲＬとの間にＦＥＴ（Ｔ１；電界効果トランジスタ）が配置されており、該ＦＥＴ（Ｔ１）のオン、オフを切り替えることにより、負荷ＲＬの駆動、停止を制御する。

ＦＥＴ（Ｔ１）のドレイン（ドレイン電極；点Ｐ１）は、電源線を経由して直流電源ＶＢのプラス極に接続され、ソース（ソース電極；点Ｐ２）は、負荷線を経由して負荷ＲＬの一端に接続され、該負荷ＲＬの他端はグランドに接地されている。なお、電源線は、直流電源ＶＢのプラス極からＦＥＴ（Ｔ１）のドレインまでの電線であり、負荷線は、ＦＥＴ（Ｔ１）のソースから負荷ＲＬまでの電線である。

ＦＥＴ（Ｔ１）のドレイン（点Ｐ１）は、抵抗Ｒ１，Ｒ２の直列接続回路を介してグランドに接地され、各抵抗Ｒ１，Ｒ２の接続点Ｐ４（電圧Ｖ４）は比較器ＣＭＰ１のプラス側入力端子に接続されている。また、該比較器ＣＭＰ１のマイナス側入力端子はＦＥＴ（Ｔ１）のソース（点Ｐ２、電圧Ｖ２）に接続されている。そして、ＦＥＴ（Ｔ１）がオンとされて負荷ＲＬが駆動している場合には、電圧Ｖ２が電圧Ｖ４を上回るので、比較器ＣＭＰ１の出力信号はＬレベルになる。また、負荷線が接地する等して、ＦＥＴ（Ｔ１）に過電流が流れ、ＦＥＴ（Ｔ１）のドレイン・ソース間電圧Ｖdsが上昇すると、点Ｐ２の電圧Ｖ２が低下するので、電圧Ｖ２が電圧Ｖ４を下回り、比較器ＣＭＰ１の出力信号がＨレベルになる。この信号は過電流判定出力信号としてドライバ１１に供給される。

ＦＥＴ（Ｔ１）のゲート（ゲート電極）は、抵抗Ｒ３を介してドライバ１１に接続され、該ドライバ１１にはチャージポンプ１２が接続されている。更に、ドライバ１１は、抵抗Ｒ４を介して直流電源ＶＢに接続されると共に、入力スイッチＳＷ１を介してグランドに接続されている。従って、入力スイッチＳＷ１がオフ（開路）のときにドライバ１１にＨレベルの信号が入力されてＦＥＴ（Ｔ１）をオフとし、反対に、入力スイッチＳＷ１がオン（閉路）のときにドライバ１１にＬレベル信号が入力されてＦＥＴ（Ｔ１）をオンとする。また、比較器ＣＭＰ１よりＨレベルの信号（過電流判定出力信号）が供給された場合には、ＦＥＴ（Ｔ１）をオフとする。

更に、ＦＥＴ（Ｔ１）のゲート、ソース間には、ソースからゲートに向く方向を順方向とするツェナーダイオードＺＤ１が設けられている。該ツェナーダイオードＺＤ１により、ゲート、ソース間の電圧が規定電圧を超えないようにしている。

また、図１に示す電源線（直流電源ＶＢからＦＥＴ（Ｔ１）のドレインまでの電線）はインダクタンス成分を有するので、このインダクタンスをＬｗ１とし、負荷線（ＦＥＴ（Ｔ１）のソースから負荷ＲＬまでの電線）も同様にインダクタンス成分を有するので、このインダクタンスをＬｗ２としている。なお、電源線、負荷線の抵抗は極めて小さいので無視している。

次に、上記のように構成された負荷制御装置の作用について説明する。入力スイッチＳＷ１がオンとなると、ドライバ１１はチャージポンプ１２の電圧を出力し、この電圧はＦＥＴ（Ｔ１）のゲートに印加されるので、ＦＥＴ（Ｔ１）がオンとなる。即ち、入力スイッチＳＷ１のオン、オフを切り替えることによりＦＥＴ（Ｔ１）がオン、オフ動作し、直流電源ＶＢから負荷ＲＬへの電力供給が制御される。

入力スイッチＳＷ１がオンとされ、ＦＥＴ（Ｔ１）がオフからオンに移行する過渡状態では、ＶＢのプラス極→電源線（Ｌｗ１）→Ｐ１→Ｔ１→Ｐ２→負荷線（Ｌｗ２）→Ｐ３→ＲＬ→グランド→ＶＢのマイナス極、の経路でドレイン電流Ｉ１（図中、実線の矢印で示す）が流れる。

この電流Ｉ１はＦＥＴ（Ｔ１）がオンとされるとゼロから増加を始め、電源電圧ＶＢを負荷ＲＬの抵抗値で除した電流値まで上昇する。この過程で、電流Ｉ１の増加により増加勾配に比例した逆起電力がインダクタンスＬｗ１及びＬｗ２に発生する。インダクタンスＬｗ１に発生する逆起電力は、ドレインの電圧Ｖ１を押し下げるので、該電圧Ｖ１が低下する。

このとき電圧Ｖ１は、電圧Ｖ２と一致したとき最低となり、その電圧は電源電圧ＶＢと点Ｐ３との間に生じる電圧を、インダクタンスＬｗ１とＬｗ２で分圧した電圧となる。即ち、電圧Ｖ１の最低値は電圧Ｖ１と電圧Ｖ２が一致したときの点Ｐ３の電圧をＶ３とすると、次の（１）式で示される。
（Ｖ１の最低電圧）＝（ＶＢ−Ｖ３）＊Ｌｗ２／（Ｌｗ１＋Ｌｗ２）＋Ｖ３ …（１）

インダクタンスＬｗ１に対して、インダクタンスＬｗ２が相対的に小さい場合、即ち、負荷線の長さに対して電源線の長さが相対的に長い場合には、（１）式のＶ１の最低電圧が小さくなり、Ｖ１とＶ２が一致したときの負荷電圧降下Ｖ３が小さいとＶ１の最低電圧は小さくなる。そして、電圧Ｖ１の低下量が大きくなると、以下の問題が生じる。

即ち、比較器ＣＭＰ１の入力端子電圧は電圧Ｖ１の大きさに依存するので、電圧Ｖ１が低下すると、これに伴って比較器ＣＭＰ１の入力端子電圧が低下する。比較器ＣＭＰ１入力端子電圧の同相入力範囲の下限値は２Ｖ近辺にあり、この下限値を下回る入力電圧になると比較器ＣＭＰ１は機能しなくなる。

Ｖ１が低下するという現象はＦＥＴをスタートさせるとき以外にも発生する。ＦＥＴがオンとなっているとき負荷線のショートや電源電圧の瞬断が発生すると、電圧Ｖ１は２Ｖ以下に低下することがある。このとき配線ショートではＦＥＴを遮断する必要があり、電源瞬断では遮断せずにオン状態を維持しなければならない。即ち、正反対の対応が必要となる。このため、電源電圧が正常で、且つ、ＦＥＴがオンとなっているときに電圧Ｖ１が２Ｖ以下に低下すると、一旦ＦＥＴを遮断し、再起動するという処置を行う。配線ショートで電圧Ｖ１が低下した場合には、再起動したとき電圧Ｖ１が２Ｖ以下に再低下し、ＦＥＴは遮断される。

一方、電源遮断により電圧Ｖ１が低下したときには、再起動で正常にオン復帰する。このような再起動処置が組み込まれているとスタート動作により電圧Ｖ１が２Ｖ以下に低下するとＦＥＴが遮断され、再起動されることになる。配線ショートや電源瞬断の異常がなく、電源線と負荷線のインダクタンス比が原因で電圧Ｖ１が２Ｖ以下に低下したときは、遮断された後、再起動してもＦＥＴをオンとすることができない。即ち、スタート動作により電圧Ｖ１が２Ｖ以下に低下したときはスタートできないことになり、その結果、過電流が発生していない場合にＦＥＴ（Ｔ１）が誤遮断するという問題が発生する。

以下、具体的な電圧、電流の変化についてのシュミレーション結果を、図４に示す特性図を参照して説明する。図４は、図３に示す回路における各電圧、電流波形の変化を示す特性図である。ここで、図３に示した各回路定数を、以下のように設定している。即ち、電源電圧ＶＢ＝１２Ｖ、Ｌｗ１＝５μＨ（電源線長 ５ｍに相当）、Ｔ１のオン抵抗（飽和値）＝３．５ｍΩ、Ｌｗ２＝１μＨ（負荷線長１ｍに相当）、負荷抵抗ＲＬ＝２Ω、チャージポンプ電圧＝ＶＢ＋１５Ｖ、ゲート抵抗Ｒ３＝１．５ｋΩ、としている。

図４では、横軸（Ｘ軸）が時間軸を示し、３つの縦軸（Ｙ１、Ｙ２、Ｙ３）は電圧座標と２種類の電流座標を示している。縦軸Ｙ１は電圧座標であり、Ｖ１、Ｔ１のゲート電圧、Ｖ２、Ｖ３、ＶＢの座標を示し、縦軸Ｙ２は電流座標であり、大きな電流であるドレイン電流Ｉ１の座標を示している。縦軸Ｙ３は小電流であるＴ１のゲート電流ＩＧの座標を示している。また、縦軸Ｙ１は上向きがプラス電圧を示し、縦軸Ｙ２は下向きがプラス電流で、縦軸Ｙ３は上向きがプラス電流を示している。

いま、横軸の時刻２．２００［ｍsec］で入力スイッチＳＷ１がオンとされると、ＦＥＴ（Ｔ１）のゲート電圧が上昇し、ゲート電流が急速に増大する。そして、時刻２．２０１［ｍsec］から電圧Ｖ１が低下し始め、且つ、電圧Ｖ２が上昇し始める。同時にドレイン電流Ｉ１が流れ始める。時刻２．２０１５［ｍsec］で電圧Ｖ１とＶ２が一致し、電圧Ｖ１は最低値（３．１４Ｖ）となり、その後、電圧Ｖ１，Ｖ２が揃って上昇する。以下では、電圧Ｖ１とＶ２の波形が一致する波形上の点を“Ａ点”とする。

また、電圧Ｖ３は、ＦＥＴ（Ｔ１）のドレイン電流Ｉ１が負荷ＲＬに流れて発生する電圧降下であるので、ドレイン電流Ｉ１に比例した大きさとなる。Ａ点以降の電圧Ｖ１とＶ２の波形は、電源電圧ＶＢとＶ３の差電圧を、インダクタンスＬｗ１とＬｗ２で分圧した電圧となる。そして、電圧Ｖ１が低下を始めた直後における電圧Ｖ１とＶ２の間隔が縮小することが、電圧Ｖ１を低下させる要因となり、電圧Ｖ３が増加することが、電圧Ｖ１を押し上げる要因となっていることが判る。また、電圧Ｖ１とＶ２がＡ点に達したときには、電圧Ｖ１を低下させる要因が消滅するので、Ａ点が電圧Ｖ１の最低値となる。

また、上述した（１）式に示したように、電源線が長い場合（負荷線の長さに対して電源線の長さが相対的に長い場合）には、電圧Ｖ１の低下量が大きくなり、比較器ＣＭＰ１の入力端子の同相入力範囲の下限値（２Ｖ程度）を下回った場合には、比較器ＣＭＰ１が誤動作を引き起こす可能性があった。

特開２００６−２２９８６４号公報

上述したように、従来における負荷制御装置では、逆起電力の発生によりＦＥＴ（Ｔ１）の電圧Ｖ１の低下量が大きくなった場合には、比較器ＣＭＰ１が誤動作するという可能性があり、何とかこれらを解決したいという要望が高まっていた。

本発明は、このような従来の課題を解決するためになされたものであり、その目的とするところは、電界効果トランジスタのドレイン電圧の低下量が大きくなった場合であっても過電流を検出するための回路を正常に作動させることが可能な負荷制御装置を提供することにある。

上記目的を達成するため、本願請求項１に記載の発明は、直流電源（ＶＢ）と負荷（ＲＬ）との間に電界効果トランジスタ（Ｔ１）を設け、該電界効果トランジスタのオン、オフを切り替えて、前記負荷の駆動、停止を制御する負荷制御装置において、前記電界効果トランジスタのドレイン電極は、電源線を経由して前記直流電源のプラス極に接続され、且つ、ソース電極は負荷線を経由して前記負荷の一端に接続され、前記負荷の他端は前記直流電源のマイナス極に接続され、前記電界効果トランジスタのドレイン電圧に基づく基準電圧と、ソース電圧とを比較して過電流の発生を検出する比較手段（ＣＭＰ１）と、前記負荷の駆動時には前記電界効果トランジスタのゲート電極に駆動信号を出力すると共に、前記比較手段にて過電流の発生が検出された場合に、前記駆動信号の出力を停止する制御手段と、前記電界効果トランジスタのゲート電極とドレイン電極との間に設けられるコンデンサ（Ｃ１）と、を備え、更に、前記ゲート電極と前記コンデンサとの間に、ゲート電極からコンデンサに向く方向を順方向とするダイオード（Ｄ１）を設けたことを特徴とする。

請求項２に記載の発明は、前記ソース電極と前記コンデンサとの間に、ソース電極からコンデンサに向く方向を順方向とするツェナーダイオード（ＺＤ１）を更に設けたことを特徴とする。

本発明に係る負荷制御装置では、電界効果トランジスタのゲート電極とドレイン電極との間にコンデンサを設けることにより、電界効果トランジスタのドレイン電圧が低下した場合には、該電界効果トランジスタのゲートに供給される電流を低減してドレイン電圧の低下を抑制することができるので、このドレイン電圧に基づいて作動する比較手段が誤動作することを防止できる。

また、ゲート電極とコンデンサとの間にダイオードを設ける構成としたので、コンデンサのマイナス端子の電圧に浮き上がりが発生しても、電界効果トランジスタのゲート電圧をグランドレベルに保持することができ、電界効果トランジスタの発熱を抑制することができる。

本発明の一実施形態に係る負荷制御装置の構成を示す回路図である。 本発明の一実施形態に係る負荷制御装置の、各電圧及び各電流の変化を示す特性図である。 従来における負荷制御装置の構成を示す回路図である。 従来における負荷制御装置の、各電圧、電流の変化を示す特性図である。

以下、本発明の実施形態を図面に基づいて説明する。図１は、本発明の一実施形態に係る負荷制御装置が搭載された負荷駆動回路を示す図である。図示のように、この負荷駆動回路は、直流電源ＶＢ（出力電圧も同様の記号ＶＢで示す）と負荷ＲＬとの間にＦＥＴ（Ｔ１；電界効果トランジスタ）が配置されており、該ＦＥＴ（Ｔ１）のオン、オフを切り替えることにより、負荷ＲＬの駆動、停止を制御する。

ＦＥＴ（Ｔ１）のドレイン（ドレイン電極）は、電源線を経由して直流電源ＶＢのプラス極に接続され、ソース（ソース電極）は、負荷線を経由して負荷ＲＬの一端に接続され、該負荷ＲＬの他端はグランドに接地されている。なお、電源線は、直流電源ＶＢのプラス極からＦＥＴ（Ｔ１）のドレインまでの電線であり、負荷線は、ＦＥＴ（Ｔ１）のソースから負荷ＲＬまでの電線である。そして、電源線はインダクタンス成分を有しており、これをＬｗ１で示している。負荷線も同様にインダクタンス成分を有しており、これをＬｗ２で示している。なお、電源線、負荷線の抵抗成分は極めて小さいので無視している。

ＦＥＴ（Ｔ１）のドレイン（点Ｐ１、電圧Ｖ１）は、抵抗Ｒ１，Ｒ２の直列接続回路を介してグランドに接地され、各抵抗Ｒ１，Ｒ２の接続点Ｐ４は、比較器ＣＭＰ１のプラス側入力端子に接続されている。また、該比較器ＣＭＰ１のマイナス側入力端子は、ＦＥＴ（Ｔ１）のソース（点Ｐ２）に接続されている。そして、ＦＥＴ（Ｔ１）がオンとされて負荷ＲＬが駆動している場合には、点Ｐ２の電圧Ｖ２が、点Ｐ４の電圧Ｖ４を上回るので比較器ＣＭＰ１の出力信号はＬレベルになる。また、負荷ＲＬに過電流が流れ、ＦＥＴ（Ｔ１）のドレイン、ソース間電圧Ｖdsが上昇すると、電圧Ｖ２が低下して電圧Ｖ４を下回り、比較器ＣＭＰ１の出力信号がＨレベルになる。この信号は過電流判定出力信号としてドライバ１１に供給される。

ＦＥＴ（Ｔ１）のゲート（ゲート電極）は、抵抗Ｒ３を介してドライバ１１に接続され、該ドライバ１１にはチャージポンプ１２が接続されている。更に、ドライバ１１は、抵抗Ｒ４を介して直流電源ＶＢに接続されると共に、入力スイッチＳＷ１を介してグランドに接続されている。従って、入力スイッチＳＷ１がオフ（開路）のときにドライバ１１にＨレベルの信号が入力されてＦＥＴ（Ｔ１）をオフとし、反対に、入力スイッチＳＷ１がオン（閉路）のときにドライバ１１にＬレベル信号が入力されてＦＥＴ（Ｔ１）をオンとする。また、比較器ＣＭＰ１よりＨレベルの信号（過電流判定出力信号）が供給された場合には、ＦＥＴ（Ｔ１）をオフとする。

更に、ＦＥＴ（Ｔ１）のゲート（点Ｐ６）には、ダイオードＤ１のアノードが接続され、このカソードである点Ｐ５は、ツェナーダイオードＺＤ１のカソードに接続され、該ツェナーダイオードＺＤ１のアノードは、点Ｐ２に接続されている。また、点Ｐ５は、コンデンサＣ１を介してＦＥＴ（Ｔ１）のドレインに接続されている。

即ち、本実施形態に係る負荷制御回路は、従来例で示した図３の回路と対比して、ＦＥＴ（Ｔ１）のゲート・ソース間電圧を規定値以下にクランプするためのツェナーダイオードＺＤ１に対して直列に、ダイオードＤ１を設置している点、及び点Ｐ５とＦＥＴ（Ｔ１）のドレインとの間にコンデンサＣ１を設置している点で相違している。

次に、本実施形態に係る負荷制御装置の作用について説明する。図１に示す回路において、スイッチＳＷ１がオンとされると、チャージポンプ１２の電圧がドライバ１１より出力され、この電圧（駆動信号）はＦＥＴ（Ｔ１）のゲートに印加される。即ち、ドライバ１１は、抵抗Ｒ３を介してＦＥＴ（Ｔ１）のゲートに電流を注入する。

ＦＥＴ（Ｔ１）のゲートに電流が注入されると、該ＦＥＴ（Ｔ１）のドレイン・ソース間電圧Ｖdsが縮小して、ＦＥＴ（Ｔ１）にドレイン電流が流れる。即ち、図１に示すドレイン電流Ｉ１が流れ始める。ドレイン電流Ｉ１が流れると、電源線及び負荷線の各インダクタンスＬｗ１，Ｌｗ２に逆起電力が発生し、ドレイン電圧Ｖ１が低下する。

ここで、前述したように、電圧Ｖ１の低下は電圧Ｖ１と電圧Ｖ２が一致するまで（前述したＡ点に達するまで）は電圧Ｖdsの縮小によって引き起こされる。そして、電圧Ｖdsが縮小して電圧Ｖ１が低下すると、ゲート抵抗Ｒ３を流れる電流の一部が、Ｒ３→Ｐ６→Ｄ１→Ｐ５→Ｃ１→Ｔ１ドレイン→Ｔ１ソースの経路で流れる。

コンデンサＣ１を流れる電流をＩＣ１、ＦＥＴ（Ｔ１）のゲートに注入される電流をＩＧ、ゲート抵抗Ｒ３に流れる電流をＩＲ３とすると、次の（２）式が成立する。
ＩＧ＝ＩＲ３−ＩＣ１ …（２）

即ち、ドライバ１１より出力される電流ＩＲ３の一部が、ＦＥＴ（Ｔ１）のゲートをバイパスしてコンデンサＣ１に流れるので（電流ＩＣ１）、その分だけＦＥＴ（Ｔ１）のゲートに注入される電流ＩＧが減少する。

バイパスする電流ＩＣ１の大きさは、電圧Ｖdsの縮小速度に依存し、電圧Ｖdsの縮小速度が大きくなると、電流ＩＣ１が大きくなる。電流ＩＣ１が大きくなると、ゲート電流ＩＧが減少して、ＦＥＴ（Ｔ１）のゲートに蓄積される電荷量の増加が鈍り、電圧Ｖdsの縮小速度が抑制される。これに対し、電圧Ｖdsの縮小速度が小さくなると、電流ＩＣ１が小さくなり、ゲート電流ＩＧが大きくなって、ＦＥＴ（Ｔ１）のゲートに蓄積される電荷量の増加が加速されて、電圧Ｖdsの縮小速度が速まる。即ち、電流ＩＣ１が流れることにより、Ｖ１〜Ｖ２間の電圧である電圧Ｖdsの変動が抑制され、単調減少に近づくことになる。

このため、逆起電力により電圧Ｖ１が低下した場合であっても、その低下量が小さくなるように抑制することができる。これは、電流ＩＣ１が流れることにより、ゲート電流ＩＧが減少し、ゲート電荷の蓄積が遅れるので、コンデンサＣ１を設けない場合（従来の場合）と対比して、Ａ点に達するまでの時間が長くなるからである。

次に、具体的な電圧、電流の変化についてのシュミレーション結果を、図２（ａ），図２（ｂ）に示す特性図を参照して説明する。図２（ａ），図２（ｂ）は、図１に示す回路における各電圧、電流波形の変化を示す特性図である。また、図１に示した各回路定数を、以下のように設定している。即ち、電源電圧ＶＢ＝１２Ｖ、Ｌｗ１＝５μＨ（電源線長５ｍに相当）、Ｔ１のオン抵抗（飽和値）＝３．５ｍΩ、Ｌｗ２＝１μＨ（負荷線長１ｍに相当）、負荷抵抗ＲＬ＝２Ω、チャージポンプ電圧＝ＶＢ＋１５Ｖ、ゲート抵抗Ｒ３＝１．５ｋΩ、Ｃ１＝５ｎＦとしている。

図２（ａ），図２（ｂ）では、横軸（Ｘ軸）が時間軸を示している。また、図２（ａ）では縦軸は電圧座標であり、上向きがプラス電圧を示している。図２（ｂ）では２つの縦軸（Ｙ１、Ｙ２）で２種類の電流座標を示している。縦軸Ｙ１は電流座標であり、大きな電流であるＴ１のドレイン電流Ｉ１の座標を示している。縦軸Ｙ２は小電流であるＴ１のゲート電流ＩＧ、ＩＣ１、ＩＲ３の座標を示している。また、縦軸Ｙ１は下向きがプラス電流で、縦軸Ｙ２は上向きがプラス電流を示している。

図２（ａ），図２（ｂ）において、時刻２．２００［ｍsec］でスイッチＳＷ１がオンとされると、ドライバ１１の出力電流ＩＲ３が急速に立ち上がり、その後は単調減少している。この際、ＩＲ３＝ＩＧ＋ＩＣ１の関係を維持しながら、電流ＩＧと電流ＩＣ１が流れる。図２（ｂ）中で電流ＩＧと電流ＩＣ１の大きさを示す座標はＹ２である。

そして、Ｖ１〜Ｖ２間電圧Ｖdsの縮小が始まると、ＦＥＴ（Ｔ１）のドレイン電流Ｉ１が流れ始める。これと同時に、電流ＩＣ１が大きくなり電流ＩＧを抑制する。電流ＩＧが抑制されることにより、ＦＥＴ（Ｔ１）のゲート電荷の蓄積速度が遅くなり、電圧Ｖ１とＶ２の一致点であるＡ点に達するまでの時間が長くなる（図４に記載したＡ点と対比して遅くなっている）。その間、電流ＩＣ１は電圧Ｖdsの変動を抑制しながら減少する。

Ａ点に達するまでの時間が長くなったことにより、電圧Ｖ３が増大し、Ａ点以降の電圧Ｖ１を押し上げている。その結果、電圧Ｖ１の最低値は８．２６４Ｖとなる。これは、前述の図４に示した電圧Ｖ１の最低値である３．１４Ｖと対比して大幅に改善されていることが判る。

次に、図１に示したダイオードＤ１を設ける理由について説明する。図１に示す回路において、ＦＥＴ（Ｔ１）がオフ状態であるときには、該ＦＥＴ（Ｔ１）のソースは、負荷ＲＬの抵抗を経由して接地され、グランドレベルとなっている。コンデンサＣ１の端子間電圧は、ツェナーダイオードＺＤ１のカソードからアノードへのリーク電流により、コンデンサＣ１のマイナス端子がグランドレベルとなるので、コンデンサＣ１の端子間電圧は電圧Ｖ１と等しくなっている。

ここで、何らかの外乱により点Ｐ１の電圧Ｖ１が落ち込み、この電圧Ｖ１から電圧Ｖ１ｘまで低下すると、Ｃ１プラス端子→Ｐ１→外乱（Ｖ１ｘ）→グランド→ＲＬ→負荷線（Ｌｗ２）→Ｐ２→ＺＤ１→Ｃ１マイナス端子、の経路でコンデンサＣ１に充電されている電圧が放電し、該コンデンサＣ１の端子間電圧は「Ｖ１ｘ＋ＶｆＺＤ」となる。但し、ＶｆＺＤはツェナーダイオードＺＤ１の順方向電圧である。その後、点Ｐ１の電圧が急勾配で立ち上がり電圧Ｖ１に復帰すると、コンデンサＣ１は放電の状態が維持されているので、該コンデンサＣ１のマイナス端子電圧がグランドレベルに対して浮き上がり、そのときの電圧は、次の（３）式で示される。
Ｃ１マイナス端子電圧＝Ｖ１−（Ｖ１ｘ＋ＶｆＺＤ）
＝Ｖ１−Ｖ１ｘ−ＶｆＺＤ …（３）

（３）式より、点Ｐ１の電圧の落ち込みが大きい程、電圧Ｖ１ｘが小さくなるので、コンデンサＣ１のマイナス端子電圧の浮き上がりが大きくなる。

このとき、ダイオードＤ１が設置されていないと、ＦＥＴ（Ｔ１）のゲート電圧が、上記（３）式で示した電圧に等しくなり、（３）式で示した電圧がＦＥＴ（Ｔ１）のスレッショルド電圧を上回った場合には、該ＦＥＴ（Ｔ１）がオンとなる。このとき、ＦＥＴ（Ｔ１）は（３）式の電圧をゲート電圧とするソースフォロアとして動作し、ドレイン電流が流れ、ソース電圧が浮き上がる。

ドレイン電流は、ＦＥＴ（Ｔ１）が完全オンの状態に比べれば小さいが、ドレイン、ソース間電圧が大きいので、ＦＥＴ（Ｔ１）の消費電力が大きくなり、該ＦＥＴ（Ｔ１）が発熱する。（３）式で示した電圧は指数関数的に減少し、そのときの時定数は、図１に示す回路では、次の（４）式となる。
Ｃ１＊Ｒ３＝５＊１０^-9＊１．５＊１０³＝７．５μsec …（４）

そして、この（４）式で求められるの時定数は、ＦＥＴ（Ｔ１）のオフ時のゲート接地抵抗が１．５ｋΩの場合を示しているが、ゲート接地抵抗がこれよりも大きくなるに連れて、ＦＥＴ（Ｔ１）のゲートが浮き上がる期間が長くなる。

これに対して、図１に示すダイオードＤ１を設置すると、コンデンサＣ１のマイナス端子の浮き上がりが発生しても、ＦＥＴ（Ｔ１）のゲート電圧はグランドレベルのままとなり、ＦＥＴ（Ｔ１）がオンすることが無くなる。これがダイオードＤ１を設置する目的である。

ここで、電圧Ｖ１を落ち込ませる外乱としては、次のような場合が該当する。図３に示した従来の回路では、点Ｐ１〜グランド間に配置される負荷駆動回路が１チャンネルの場合を示しているが、点Ｐ１〜グランド間に複数チャンネルの負荷駆動回路が並列に配置される場合が多々ある。このような構成の回路においては、複数の負荷駆動回路のうちいずれか１つの負荷線が短絡接地して過電流が流れると、各負荷駆動回路で共通とされた点Ｐ１の電圧Ｖ１が急低下する。

そして、短絡接地が発生した負荷駆動回路では、過電流保護回路が作動して過電流が遮断される。その結果、点Ｐ１の電圧Ｖ１が上昇し、安定時の点Ｐ１の電圧を超えて電圧Ｖ１がオーバーシュートし安定電圧に収束する。この電圧変動は、複数チャンネルの負荷駆動回路のうち、短絡接地が発生していない回路に対してのＶ１低下の外乱となる。従って、ダイオードＤ１は、複数チャンネルの負荷駆動回路を設ける回路において、特にその効果が発揮されると言える。

このようにして、本実施形態に係る負荷制御装置では、電源線の長さが負荷線の長さに対して相対的に長くなり、逆起電力による電圧Ｖ１の低下量が大きい場合であっても、コンデンサＣ１に電流ＩＣ１を流すことにより、電圧Ｖ１とＶ２が一致する点（Ａ点）に達するまでの時間を遅くして、電圧Ｖ１の低下量を抑制する。その結果、電圧Ｖ１の低下により比較器ＣＭＰ１が誤作動する等の問題の発生を回避することができ、高精度な過電流保護が可能となる。

また、ダイオードＤ１を設けることにより、外乱によりＦＥＴ（Ｔ１）がオンとなって発熱するという問題の発生を回避することができる。

以上、本発明の負荷制御装置を図示の実施形態に基づいて説明したが、本発明はこれに限定されるものではなく、各部の構成は、同様の機能を有する任意の構成のものに置き換えることができる。

例えば、上述した実施形態では、車両に搭載される負荷を駆動するための負荷駆動回路に搭載する負荷制御装置を例に挙げて説明したが、本発明はこれに限定されるものではなく、その他の負荷駆動回路についても適用することが可能である。

本発明は、負荷駆動回路に設けられる電界効果トランジスタのドレイン電圧の低下を抑制する上で有用である。

１１ ドライバ
１２ チャージポンプ
ＶＢ 直流電源
Ｔ１ 電界効果トランジスタ（ＦＥＴ）
ＲＬ 負荷
ＣＭＰ１ 比較器（比較手段）
Ｃ１ コンデンサ
Ｄ１ ダイオード
Ｌｗ１ 電源線のインダクタンス
Ｌｗ２ 負荷線のインダクタンス

Claims (2)

1. 直流電源と負荷との間に電界効果トランジスタを設け、該電界効果トランジスタのオン、オフを切り替えて、前記負荷の駆動、停止を制御する負荷制御装置において、
   前記電界効果トランジスタのドレイン電極は、電源線を経由して前記直流電源のプラス極に接続され、且つ、ソース電極は負荷線を経由して前記負荷の一端に接続され、前記負荷の他端は前記直流電源のマイナス極に接続され、
   前記電界効果トランジスタのドレイン電圧に基づく基準電圧と、ソース電圧とを比較して過電流の発生を検出する比較手段と、
   前記負荷の駆動時には前記電界効果トランジスタのゲート電極に駆動信号を出力すると共に、前記比較手段にて過電流の発生が検出された場合に、前記駆動信号の出力を停止する制御手段と、
   前記電界効果トランジスタのゲート電極とドレイン電極との間に設けられるコンデンサと、を備え、
   更に、前記ゲート電極と前記コンデンサとの間に、ゲート電極からコンデンサに向く方向を順方向とするダイオードを設けたこと
   を特徴とする負荷制御装置。
2. 前記ソース電極と前記コンデンサとの間に、ソース電極からコンデンサに向く方向を順方向とするツェナーダイオードを更に設けたことを特徴とする請求項１に記載の負荷制御装置。

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