JP6288379B2 - 突入電流防止回路 - Google Patents

Description

本発明は、電子回路への電源投入時に流れる突入電流を抑制するようにした突入電流防止回路に関する。

コンデンサを含む電子回路に電源が投入されると、その直後にはコンデンサを充電するために過渡的に非常に大きな電流、すなわち突入電流が流れる。過大な突入電流が流れると、コンデンサや負荷だけでなく、電源に対しても深刻なダメージを及ぼす恐れがある。
そこで、電源投入時には、電流制限抵抗等の高抵抗素子を電路に挿入して突入電流を抑制し、突入電流が収束した後に高抵抗素子を低抵抗のバイパス素子によりバイパスすることで、高抵抗素子による無用な電力消費を抑えるようにした突入電流防止回路が広く知られている。

上述した突入電流防止回路においては、突入電流が十分に収束する前にバイパス素子によりバイパスすると、突入電流が再度流れてしまうため、高抵抗素子をバイパスするタイミングを適切に制御することが要求される。
突入電流が十分に収束したか否かを判断するためには、コンデンサの充電電圧を検出すれば良い。すなわち、コンデンサの充電電圧を検出してその値が所定値を超えたタイミングでバイパス動作させれば、大きな突入電流が再度流入する恐れはない。
このような原理に基づく突入電流防止回路は、例えば特許文献１に記載されている。

図４は、特許文献１に記載された突入電流防止回路を示している。
図４において、１０１は直流電源、１０２はコネクタ、１０３はバイパス素子としてのＦＥＴ、１０４は高抵抗素子としての充電抵抗（電流制限抵抗）、１０５，１０６は分圧抵抗、１０７，１０９はコンデンサ、１０８はＦＥＴ１０３のゲート電圧制御用のトランジスタ、１１０は制御回路、１１１は比較器、１１２は基準電源、１１３，１１４は出力電圧の分圧抵抗、１２０は負荷である。

この従来技術において、コネクタ１０２を接続して電源を投入した時には、コンデンサ１０９が十分に充電されるまでの間、ＦＥＴ１０３はオフ状態（非導通）であり、コンデンサ１０９に流れ込む充電電流（突入電流）は充電抵抗１０４を介して流れるため、突入電流が抑制される。
上記の動作により抑制された電流によってコンデンサ１０９が次第に充電され、分圧抵抗１１３，１１４による分圧値が充電閾値（基準電源１１２による基準電圧）を超えると比較器１１１の出力が反転し、トランジスタ１０８及びＦＥＴ１０３がオン状態（導通）になって充電抵抗１０４をバイパスする。
この従来技術は、コンデンサ１０９の電圧に相当する分圧値が充電閾値を超えることにより、ＦＥＴ１０３によるバイパス動作を実行する点を特徴としている。

ところで、図４の回路では、基準電源１１２による充電閾値を定格入力電圧範囲の下限側に合わせて一意に設定する必要があるため、回路の定格入力電圧範囲が広い場合には、ＦＥＴ１０３がオフ状態からオン状態になった際の突入電流を十分に抑制できないという問題がある。
例えば、定格入力電圧範囲が５〜６［Ｖ］である場合、充電閾値を４．５［Ｖ］程度に設定すれば、入力電圧が最大定格電圧の６［Ｖ］であったとしても、ＦＥＴ１０３がオフ状態からオン状態になって充電抵抗１０４をバイパスする時の同抵抗１０４の両端電位差（ＦＥＴ１０３のドレイン−ソース間電圧）は１．５［Ｖ］であるため、ＦＥＴ１０３がオン状態になった際に過大な突入電流が生じることはないと言える。

しかしながら、例えば定格入力電圧範囲が５〜１５［Ｖ］である場合でも、充電閾値を４．５［Ｖ］程度に設定しなければならないので、入力電圧が最大定格電圧の１５［Ｖ］であった時には、ＦＥＴ１０３がオフ状態からオン状態になって充電抵抗１０４をバイパスする時のＦＥＴ１０３のドレイン−ソース間電圧は１０．５［Ｖ］になり、ＦＥＴ１０３を介して過大な突入電流が流入してしまうという問題がある。

一方、特許文献２には、直流電源電圧をコンバータにより昇圧して出力する昇圧電源装置において、入力電圧が高い場合に昇圧コンバータのスイッチング素子に流れる電流を制限して突入電流を抑制するようにした技術が開示されている。

図５は、特許文献２に記載された昇圧電源装置の回路図であり、昇圧コンバータ１５０の出力電圧Ｖ_ｏが比較器１６１の閾値Ｖ_ｒ以下である起動時（Ｖ_ｏ≦Ｖ_ｒ）には、比較器１６１の「Ｌｏｗ」レベルの出力信号が反転回路１６２により「Ｈｉｇｈ」レベルに反転されて起動回路１４０に入力される。起動回路１４０では、昇圧コンバータ１５０内のＦＥＴ１５１のドレイン電圧Ｖ_ｘが比較器１４１の閾値Ｖ_ｔｈを超えないように、駆動回路１４２を介してＦＥＴ１５１の動作を制御することにより突入電流を抑制する。
また、Ｖ_ｏ＞Ｖ_ｒとなった場合には、比較器１６１の「Ｈｉｇｈ」レベルの出力信号が遅延回路１６３を介して制御回路１６４に入力されるため、上述の起動回路１４０に代えて制御回路１６４がＦＥＴ１５１の動作を制御する。

この従来技術では、直流電源１３１の電圧が高く、ＦＥＴ１５１のドレイン電圧Ｖ_ｘが比較器１４１の閾値Ｖ_ｔｈを超える期間が長くなると、起動回路１４０からＦＥＴ１５１に送られるゲートパルスが短くなるように動作し、ＦＥＴ１５１に過大な電流が流れるのを防止している。

また、特許文献３には、燃料噴射装置用の電磁弁に流れる突入電流を抑制するようにした負荷制御装置が記載されている。図６は、この従来技術を示す回路図である。
図６において、処理回路１８０は、比較器１７４の負入力端子の入力電圧を、電磁弁１９０を起動する際の一定期間Ｗ１では高くし、その後の保持期間Ｗ２では低くするように分圧制御用スイッチ１７３を制御し、かつ、上記の期間Ｗ１〜 Ｗ２にわたり駆動用スイッチング素子１７７をオンさせるように動作する。なお、１７１は直流電源、１７２は分圧抵抗である。

負荷電流検出回路１７８の出力は比較器１７４の正入力端子に入力され、比較器１７４は、正負入力端子の電圧の大小関係に応じた指示信号を制御回路１７５に出力する。制御回路１７５は、期間Ｗ１ではデューティ制御用スイッチング素子１７６をオンさせ、期間Ｗ２では上記スイッチング素子１７６をオフさせるように動作し、期間Ｗ１における負荷電流Ｉ_Ｌを第１の電流値以下の第３の電流値に制限し、保持期間Ｗ２における負荷電流Ｉ_Ｌを、第３の電流値以下であって電磁弁１９０の駆動に必要最小限である第２の電流値に制限する。

特開２００９−２６１１６６号公報（段落［００４３］〜［００４９］、図４等） 特開２００８−７９４４８号公報（段落［００１８］〜［００２９］、図１，図２等） 特開２００５−１５８８７０号公報（段落［００５５］〜［００６７］、図１〜図５等）

特許文献２に記載された従来技術によれば、起動時の突入電流を抑制することは可能であるが、起動回路１４０と制御回路１６３との何れか一方を動作させる原理上、回路の利用率が低く、回路構成やコストの面で無駄があった。
また、特許文献３に記載された従来技術では、短い期間ではあっても起動時の期間Ｗ１に大きな電流（第３の電流値）が流れるので、突入電流の抑制という観点からは未だ改良の余地がある。

そこで、本発明の解決課題は、比較的簡単な回路構成により、定格入力電圧範囲に関わらず電源投入時の突入電流を確実に抑制可能とした突入電流防止回路を提供することにある。

上記課題を解決するため、請求項１に係る発明は、電源入力端子に電源電圧が印加された時に流入する突入電流を高抵抗素子により抑制し、負荷への出力電圧がバイパス閾値を超えた時に、前記高抵抗素子と並列に接続された低抵抗のバイパス素子を動作させて前記高抵抗素子をバイパスするようにした突入電流防止回路において、前記出力電圧に応じて、前記電源電圧を分圧してその分圧点の電圧値により前記バイパス閾値を設定するバイパス閾値設定手段を備えたものである。

請求項２に係る発明は、請求項１に記載した突入電流防止回路において、前記バイパス閾値設定手段は、前記負荷への出力電圧相当値と第１の閾値とを比較する第１の比較器と、前記出力電圧相当値が前記第１の閾値を超えた時の前記第１の比較器の出力信号により動作する第１のスイッチング素子と、前記第１のスイッチング素子の動作により前記電源電圧を分圧する分圧回路と、を備え、前記出力電圧相当値が前記第１の閾値を超えた時に、前記分圧回路における分圧点の電圧値を前記バイパス閾値として設定するものである。

請求項３に係る発明は、請求項２に記載した突入電流防止回路において、前記出力電圧相当値を、前記負荷への出力電圧を分圧した電圧とし、かつ、前記第１の閾値を、定格入力電圧範囲の下限値に応じて設定したものである。

請求項４に係る発明は、請求項２または３に記載した突入電流防止回路において、前記第１の閾値を、前記負荷の最低動作電圧より低く設定したものである。

請求項５に係る発明は、請求項２〜４の何れか１項に記載した突入電流防止回路において、前記負荷への出力電圧と前記バイパス閾値とを比較する第２の比較器と、前記出力電圧が前記バイパス閾値を超えた時の前記第２の比較器の出力信号により動作する第２のスイッチング素子と、を備え、前記第２のスイッチング素子の動作により、前記バイパス素子が前記高抵抗素子をバイパスするものである。

請求項６に係る発明は、請求項５に記載した突入電流防止回路において、前記第２の比較器がヒステリシス特性を有するものである。

請求項７に係る発明は、請求項５または６に記載した突入電流防止回路において、前記第２の比較器の出力信号を遅延させて前記第２のスイッチング素子に加えるための遅延回路を備えたものである。

請求項８に係る発明は、請求項１〜４の何れか1項に記載した突入電流防止回路において、前記高抵抗素子と前記バイパス素子との並列回路を前記電源入力端子と前記負荷との間にｎ（ｎは複数）個直列に接続し、前記バイパス閾値設定手段は、前記電源電圧を分圧する分圧回路におけるｎ個の分圧点の電圧をｎ個の前記バイパス閾値として設定し、前記出力電圧が各バイパス閾値を超えた時にｎ個の前記バイパス素子をそれぞれ動作させて当該バイパス素子に並列接続された前記高抵抗素子をバイパスするものである。

請求項９に係る発明は、請求項５〜７の何れか１項に記載した突入電流防止回路において、前記高抵抗素子と前記バイパス素子との並列回路を前記電源入力端子と前記負荷との間にｎ（ｎは複数）個直列に接続し、前記バイパス閾値設定手段は、前記分圧回路におけるｎ個の分圧点の電圧をｎ個の前記バイパス閾値としてｎ個の前記第２の比較器にそれぞれ与え、前記出力電圧が各バイパス閾値を超えた時にｎ個の前記第２のスイッチング素子をそれぞれオンさせることにより、ｎ個の前記バイパス素子をそれぞれオンさせて当該バイパス素子に並列接続された前記高抵抗素子をバイパスするものである。

本発明によれば、電流制限抵抗等の高抵抗素子をバイパスするタイミングトリガとなるバイパス閾値（コンデンサの充電閾値）を電源電圧の分圧比に応じて設定するため、定格入力電圧範囲に関係なく、高抵抗素子をバイパスした際に生じる過大な突入電流を防止することができる。

本発明の第１実施形態を示す回路図である。 本発明の第２実施形態を示す回路図である。 本発明の第３実施形態の主要部を示す回路図である。 特許文献１に記載された従来技術を示す回路図である。 特許文献２に記載された従来技術を示す回路図である。 特許文献３に記載された従来技術を示す回路図である。

以下、図に沿って本発明の実施形態を説明する。
図１は、本発明の第１実施形態に係る突入電流防止回路を示している。図１において、直流電源（図示せず）が接続される電源入力端子１には、高抵抗素子としての電流制限抵抗２を介してコンデンサ３及び負荷４の各一端が接続されている。

電流制限抵抗２の両端は、パイパス素子（バイパス用スイッチング素子）としてのＰ型ＭＯＳＦＥＴ（以下、単にＦＥＴという）５のソースＳ、ドレインＤにそれぞれ接続されている。また、電源入力端子１と接地点との間には、プルアップ用の抵抗６と第２のスイッチング素子７とが直列に接続され、両者の接続点はＦＥＴ５のゲートＧに接続される。
スイッチング素子７はバイポーラトランジスタであり、そのベースには第２の比較器８の出力信号が加えられている。この比較器８の正入力端子にはコンデンサ３の一端の電圧（出力電圧）Ｖ_ｃが加わっている。

一方、電源入力端子１と接地点との間には、入力電圧（電源電圧）Ｖ_ｉを分圧する抵抗９，１０と、バイポーラトランジスタである第１のスイッチング素子１１とが直列に接続されており、抵抗９，１０同士の接続点すなわち分圧点は、前記比較器８の負入力端子に接続されている。
また、コンデンサ３の一端と接地点との間には、出力電圧Ｖ_ｃを分圧する抵抗１２，１３が直列に接続されており、抵抗１２，１３同士が接続された分圧点の電圧（出力電圧相当値）Ｖ_ｃｄは第１の比較器１４の正入力端子に加えられている。なお、比較器１４の負入力端子には、基準電源１５の基準電圧Ｖ_ｒｅｆが加えられており、この比較器１４の出力信号が前記スイッチング素子１１のベースに与えられている。

ここで、符号１６は、分圧用の抵抗９，１０，１２，１３、スイッチング素子１１、比較器１４及び基準電源１５からなるバイパス閾値設定手段であり、その主要部は、例えば汎用的なＩＣによって構成可能である。
このバイパス閾値設定手段１６は、出力電圧Ｖ_ｃの大きさに応じて、抵抗９，１０からなる分圧回路により入力電圧Ｖ_ｉを分圧してその分圧点の電圧Ｖ_ｉｄを第２の比較器８の閾値（バイパス閾値）として設定するように動作するものである。

第２の比較器８は、コンデンサ３の電圧Ｖ_ｃと、入力電圧Ｖ_ｉを抵抗９，１０により分圧して設定された電圧、すなわちバイパス閾値Ｖ_ｉｄとの比較結果に応じて「Ｈｉｇｈ」レベルまたは「Ｌｏｗ」レベルの信号を出力し、第２のスイッチング素子７をオン・オフ制御する。抵抗９，１０による分圧比は任意であるが、ＦＥＴ５によるバイパス動作時の突入電流を抑制する観点から、抵抗９，１０の抵抗値をそれぞれＲ_９，Ｒ_１０とすると、Ｒ_１０／（Ｒ_９＋Ｒ_１０）が概ね０．９（９０［％］）程度になるように各抵抗値を選定すれば良い。

第１の比較器１４は、コンデンサ３の電圧Ｖ_ｃを抵抗１２，１３により分圧した出力電圧相当値Ｖ_ｃｄと基準電圧Ｖ_ｒｅｆとの比較結果に応じて「Ｈｉｇｈ」レベルまたは「Ｌｏｗ」レベルの信号を出力し、第１のスイッチング素子１１をオン・オフ制御する。ここで、抵抗１２，１３の分圧比は、負荷４の最低動作電圧よりも低い電圧Ｖ_ｃに相当する電圧Ｖ_ｃｄが発生した時にスイッチング素子１１をオンできることが望ましい。

次に、この第１実施形態の動作を説明する。
いま、回路に電源が投入されて入力電圧Ｖ_ｉが印加されたとすると、電流制限抵抗２により大きさが制限された電流によってコンデンサ３の充電が開始される。充電に伴って徐々に上昇していく出力電圧Ｖ_ｃの分圧値Ｖ_ｃｄと基準電圧Ｖ_ｒｅｆとの大小関係が、Ｖ_ｃｄ≦Ｖ_ｒｅｆである期間は、比較器１４の出力信号は「Ｌｏｗ」レベルであり、スイッチング素子１１はオフ状態を保つ。
このため、比較器８の負入力端子の電圧Ｖ_ｉｄは抵抗９によって電源入力端子１にプルアップされることになり、入力電圧Ｖ_ｉと等しくなる。

この時、明らかにＶ_ｉ＞Ｖ_ｃであるからＶ_ｉｄ＞Ｖ_ｃとなり、比較器８の出力信号は「Ｌｏｗ」レベルになってスイッチング素子７はオフ状態となる。これにより、ＦＥＴ５のゲートＧは抵抗６によって入力電圧Ｖ_ｉにプルアップされるため、ＦＥＴ５のゲートＧ−ソースＳ間電圧は概ね０［Ｖ］となり、ＦＥＴ５はオフ状態を維持する。

次に、コンデンサ３の充電が進行し、Ｖ_ｃｄ＞Ｖ_ｒｅｆとなるほどに電圧Ｖ_ｃが上昇した時の動作を説明する。
この場合、Ｖ_ｃｄ＞Ｖ_ｒｅｆであるから、比較器１４の出力信号は「Ｈｉｇｈ」レベルとなり、スイッチング素子１１がオン状態になる。ここで、理解を容易にするため、スイッチング素子１１のコレクタ−エミッタ間電圧を０［Ｖ］と仮定すると、抵抗９，１０による分圧点の電圧Ｖ_ｉｄは各抵抗９，１０の抵抗値Ｒ_９，Ｒ_１０によって決まる値となる。例えば、抵抗値Ｒ_９を１［ｋΩ］、抵抗値Ｒ_１０を９［ｋΩ］とした場合には、入力電圧Ｖ_ｉの９０［％］の電圧Ｖ_ｉｄがバイパス閾値として比較器８の負入力端子に印加される。

比較器８の正入力端子には電圧Ｖ_ｃが入力されているので、上記の抵抗値Ｒ_９，Ｒ_１０の例によれば、Ｖ_ｃがＶ_ｉの９０［％］以下である時には、比較器８の出力信号は「Ｌｏｗ」レベルとなり、スイッチング素子７はオフ状態を維持する。Ｖ_ｃがＶ_ｉの９０［％］を超えると比較器８の出力信号が反転して「Ｈｉｇｈ」レベルとなり、スイッチング素子７がオン状態になる。理解を容易にするため、スイッチング素子７のコレクタ−エミッタ間電圧を０［Ｖ］と仮定すると、この時、ＦＥＴ５のゲートＧ−ソースＳ間電圧は−Ｖ_ｉ［Ｖ］となるのでＦＥＴ５がオン状態になり、電流制限抵抗２をバイパスする。

例えば、定格入力電圧範囲が５〜１５［Ｖ］、抵抗値Ｒ_９，Ｒ_１０の比を１：９とした場合、入力電圧Ｖ_ｉが５［Ｖ］の場合に電圧Ｖ_ｃはその９０［％］（４．５［Ｖ］）以上であるから、ＦＥＴ５がオフ状態からオン状態になる時の電流制限抵抗２の両端電位差（ＦＥＴ５のドレインＤ−ソースＳ間電圧）は最大でも０．５［Ｖ］であり、また、入力電圧Ｖ_ｉが１５［Ｖ］の場合に電圧Ｖ_ｃはその９０［％］（１３．５［Ｖ］）以上であるから、同様に電流制限抵抗２の両端電位差は最大でも１．５［Ｖ］である。従って、ＦＥＴ５がオン状態に移行した際に、過大な電流がコンデンサ３や負荷４に流入することはない。

以上のように、第１実施形態によれば、ＦＥＴ５によるバイパス動作のトリガ条件となるバイパス閾値を、入力電圧Ｖ_ｉの分圧比に応じて設定できるため、定格入力電圧範囲が広い場合でもバイパス動作時の突入電流を確実に抑制することができる。

次いで、本発明の第２実施形態を図２に基づいて説明する。
図２において、図１と同一の機能を有する部分については同一の参照符号を付して説明を省略し、以下では図１と異なる部分を中心に説明する。

図２において、ＦＥＴ５のドレインＤと比較器８の正入力端子との間には抵抗１９が接続され、比較器８の正入力端子と出力端子との間には抵抗２０が接続されている。これらの抵抗１９，２０はその抵抗値の比によって比較器８にヒステリシス特性を付与するためのものである。
また、比較器８の出力端子とスイッチング素子７との間には、遅延回路を構成するダイオード２１、コンデンサ２２及び抵抗２３，２４が接続されている。
更に、ＦＥＴ５のソースＳ−ゲートＧ間にはツェナーダイオード１８が図示の極性で接続され、そのアノードとスイッチング素子７のコレクタとの間には抵抗１７が接続されている。
なお、ツェナーダイオード１８は、入力過電圧に対してＦＥＴ５を保護する用途を持ち、抵抗１７は入力過電圧が生じた際にツェナーダイオード１８を保護する用途を持つものであり、何れも本発明の主要な回路動作を左右するものではない。

前述した第１実施形態では、ＦＥＴ５がオン状態になるためのバイパス閾値を抵抗９，１０の抵抗値Ｒ_９，Ｒ_１０に基づく分圧比のみによって定めているが、この第２実施形態では、抵抗１９，２０の抵抗値をそれぞれＲ_１９，Ｒ_２０とした場合、｛Ｒ_１０／（Ｒ_９＋Ｒ_１０）｝×｛（Ｒ_１９＋Ｒ_２０）／Ｒ_２０｝が概ね０．９（９０［％］）程度になるように抵抗１９，２０を選定する。
これらの抵抗１９，２０によって比較器８にヒステリシス特性を付与することにより、例えば、電圧Ｖ_ｃがノイズなどの影響でバイパス閾値を跨ぐように繰り返し変動したとしても、ＦＥＴ５がオン・オフ動作を繰り返す恐れは少なくなる。
更に、比較器８の出力側に、ダイオード２１、コンデンサ２２及び抵抗２３，２４からなる遅延回路を設ければ、例えば、Ｖ_ｃｄ＜Ｖ_ｒｅｆとなるほどに電圧Ｖ_ｃが単調低下した場合に、負荷４が動作を続けている期間はＦＥＴ５のオン状態を維持して電力を供給することが可能になる。

次に、この第２実施形態の動作を説明する。
電源が投入された直後において、電圧Ｖ_ｃの分圧値Ｖ_ｃｄと基準電圧Ｖ_ｒｅｆとの大小関係がＶ_ｃｄ≦Ｖ_ｒｅｆである期間の動作は第１実施形態と同様であり、比較器１４の出力信号は「Ｌｏｗ」レベルであってスイッチング素子１１はオフ状態である。また、比較器８の負入力端子の電圧Ｖ_ｉｄは入力電圧Ｖ_ｉに等しくなる。

この時、Ｖ_ｉ＞Ｖ_ｃであるからＶ_ｉｄ＞Ｖ_ｃとなり、比較器８の出力信号は「Ｌｏｗ」レベルになってスイッチング素子７はオフ状態となる。よって、ＦＥＴ５のゲートＧは抵抗１７，６によって入力電圧Ｖ_ｉにプルアップされ、ＦＥＴ５のゲートＧ−ソースＳ間電圧は概ね０［Ｖ］になるため、ＦＥＴ５はオフ状態を維持する。

次に、コンデンサ３の充電が進行し、Ｖ_ｃｄ＞Ｖ_ｒｅｆとなるほどに電圧Ｖ_ｃが上昇した時の動作を説明する。
Ｖ_ｃｄ＞Ｖ_ｒｅｆになると比較器１４の出力信号は「Ｈｉｇｈ」レベルとなり、スイッチング素子１１はオン状態となる。第１実施形態と同様にスイッチング素子１１のコレクタ−エミッタ間電圧を０［Ｖ］と仮定すると、分圧点の電圧Ｖ_ｉｄは抵抗９，１０による分圧値となり、例えば抵抗９の抵抗値Ｒ_９を１［ｋΩ］、抵抗１０の抵抗値Ｒ_１０を３［ｋΩ］とすると、入力電圧Ｖ_ｉの７５［％］の電圧が比較器８の負入力端子にバイパス閾値として印加される。この時、比較器８の出力信号が「Ｌｏｗ」レベルから「Ｈｉｇｈ」レベルに反転するようであれば、ヒステリシス用の抵抗１９，２０の抵抗値Ｒ_１９，Ｒ_２０と併せて抵抗値Ｒ_９，Ｒ_１０を選定し直せば良い。

コンデンサ３の電圧Ｖ_ｃが更に上昇し、上述した入力電圧Ｖ_ｉの７５［％］の電圧と抵抗１９，２０により設定されるヒステリシス電圧とを加えた電圧を超えた時には、比較器８の出力信号が「Ｌｏｗ」レベルから「Ｈｉｇｈ」レベルに反転する。

例えば、抵抗値Ｒ_１９を８［ｋΩ］、抵抗値Ｒ_２０を４［ｋΩ］とした場合には、｛Ｒ_１０／（Ｒ_９＋Ｒ_１０）｝×｛（Ｒ_１９＋Ｒ_２０）／Ｒ_２０｝が０．９（９０［％］）になるので、コンデンサ３の電圧Ｖ_ｃが入力電圧Ｖ_ｉの９０［％］以上にまで上昇すると、比較器８の出力信号が「Ｌｏｗ」レベルから「Ｈｉｇｈ」レベルに反転し、ダイオード２１を介して遅延回路内のコンデンサ２２が充電され、スイッチング素子７がオン状態になる。なお、図２にはコンデンサ２２の充電抵抗が図示されていないが、ＦＥＴ５のオン動作を更に遅延させたい場合には、ダイオード２１のカソードとコンデンサ２２の一端との間に所定の抵抗値を持つ充電抵抗を挿入すれば良い。

比較器８の出力信号が「Ｈｉｇｈ」レベルになってスイッチング素子７がオン状態に移行した場合、前記同様にスイッチング素子７のコレクタ−エミッタ間電圧を０［Ｖ］と仮定すると、ＦＥＴ５のゲートＧ−ソースＳ間電圧は−Ｖ_ｉ［Ｖ］になるので、ＦＥＴ５がオン状態になり、電流制限抵抗２をバイパスする。
以上のように、この第２実施形態においても、ＦＥＴ５によるバイパス動作のトリガ条件となるバイパス閾値を、入力電圧Ｖ_ｉの分圧比に応じて設定できるため、定格入力電圧範囲が広い場合でもバイパス動作時の突入電流を確実に抑制することができる。

次いで、この第２実施形態において、入力電圧Ｖ_ｉが低下した場合の動作を説明する。
入力電圧Ｖ_ｉが定格入力範囲内にある時は、ＦＥＴ５がオン状態になるため、Ｖ_ｉ，Ｖ_ｃの大小関係は、厳密にはＶ_ｉ＞Ｖ_ｃであるが概ね等しい値となる。この時、スイッチング素子１１もまたオン状態にあるため、その範囲内では、分圧点の電圧Ｖ_ｉｄは常にコンデンサ３の電圧Ｖ_ｃより低くなる。
従って、入力電圧Ｖ_ｉが定格入力範囲内において低下したとしても、比較器８の出力信号が「Ｈｉｇｈ」レベルから「Ｌｏｗ」レベルに反転することはないので、ＦＥＴ５はオン状態を維持する。

ここで、図２における負荷４に相当する部品には、一般に最低動作電圧が規定されているが、実際には、この最低動作電圧より若干低い電圧が印加された場合でも負荷４は動作可能である。このため、電圧Ｖ_ｃが負荷４の定格入力範囲を下回るほどに低下した場合、負荷４が動作しているにも関わらずＦＥＴ５がオフ状態になってしまう事態を回避する必要があり、図２における遅延回路は上記の点を考慮して設けられている。

すなわち、電圧Ｖ_ｃが、例えばＶ_ｃｄ＜Ｖ_ｒｅｆとなるほどまで低下した時には、比較器１４の出力信号が「Ｈｉｇｈ」レベルから「Ｌｏｗ」レベルに反転する。この時、スイッチング素子１１がオフ状態になることで、比較器８の負入力端子には抵抗９を介して入力電圧Ｖ_ｉが印加される。
前述したごとく、Ｖ_ｉ＞Ｖ_ｃであるから、比較器８の出力信号は「Ｈｉｇｈ」レベルから「Ｌｏｗ」レベルに反転するが、遅延回路内のコンデンサ２２及び抵抗２３，２４の値を適宜、設定すれば所望の遅延時間だけＦＥＴ５のオン状態を保持することができ、負荷４の駆動状態を維持することができる。

次に、図３は本発明の第３実施形態の主要部を示す回路図である。
この第３実施形態は、定格入力電圧範囲が非常に広い場合を想定したものであり、第１，第２実施形態における第２の比較器８、第２のスイッチング素子７、電流制限抵抗２及びＦＥＴ５を複数段設け、コンデンサ３の電圧Ｖ_ｃの大きさに応じてＦＥＴ５を順次オンさせることにより、バイパス動作時の突入電流を抑制するものである。

図３において、電源入力端子１とコンデンサ３の一端との間には、ｎ（ｎは複数）個の電流制限抵抗２_１〜２_ｎが直列に接続され、各抵抗２_１〜２_ｎにはＦＥＴ５_１〜５_ｎがそれぞれ並列に接続されている。
コンデンサ３側のＦＥＴ５_１のドレインＤは、電流制限抵抗２_１〜２_ｎに対応して設けられたｎ個の第２の比較器８_１〜８_ｎの正入力端子にそれぞれ接続され、比較器８_１〜８_ｎの負入力端子は、電源入力端子１と接地点との間に接続された分圧用の抵抗９_１〜９_ｎと抵抗１０との直列回路における抵抗相互間の分圧点にそれぞれ接続されている。

また、第２の比較器８_１〜８_ｎの出力端子は、ｎ個の第２のスイッチング素子７_１〜７_ｎのベースにそれぞれ接続され、これらのスイッチング素子７_１〜７_ｎのコレクタは抵抗６_１〜６_ｎを介してＦＥＴ５_ｎのソースＳに接続されている。また、スイッチング素子７_１〜７_ｎのエミッタは全て接地されている。
なお、バイパス閾値設定手段１６Ａの構成は、分圧用の抵抗９_１〜９_ｎの直列回路を除けば第１，第２実施形態と同一であるため、ここでは説明を省略する。

この第３実施形態では、電源投入後にコンデンサ３の電圧Ｖ_ｃが徐々に上昇していくにつれて（入力電圧Ｖ_ｉと電圧Ｖ_ｃとの差が小さくなるにつれて）、ＦＥＴ５_１〜５_ｎは、５_ｎ→５_ｎ-１→……→５_２→５_１という順にオン状態となる。
例えば、抵抗９_１〜９_ｎの直列回路の合成抵抗値と抵抗１０の抵抗値との比を９：１とした場合、入力電圧Ｖ_ｉが５［Ｖ］の時に抵抗９_ｎ，１０同士の接続点の電圧Ｖ _ｉｄｎ は０．５［Ｖ］であり、この電圧Ｖ_ｉｄｎが比較器８_ｎの負入力端子にバイパス閾値として加わる。このため、コンデンサ３の電圧Ｖ_ｃが０．５［Ｖ］を超えた時点で比較器８_ｎの出力信号が「Ｈｉｇｈ」レベルになり、スイッチング素子７_ｎがオン状態になってＦＥＴ５_ｎもオン状態になる。この時点で、ＦＥＴ５_ｎのソースＳ−ドレインＤ間の電圧は僅かな値である。

また、抵抗９_１〜９_ｎ，１０による分圧点の電圧はＶ_ｉｄｎ→Ｖ_{ｉｄｎ−１}→……→Ｖ_ｉｄ２→Ｖ_ｉｄ１という順で高くなっていくので、コンデンサ３の電圧Ｖ_ｃが上昇するにつれて比較器は８_ｎ→８_ｎ−１→……→８_２→８_１という順で出力信号が「Ｈｉｇｈ」レベルになり、ＦＥＴも５_ｎ→５_ｎ−１→……→５_２→５_１という順でオン状態になる。
すなわち、コンデンサ３の電圧Ｖ_ｃの上昇と共に電流制限抵抗が２_ｎ→２_ｎ−１→……→２_２→２_１という順でバイパスされていき、電圧Ｖ_ｃが抵抗９_１，９_２による分圧点の電圧Ｖ_ｉｄ１を超えた時点で、全ての電流制限抵抗２_１〜２_ｎがバイパスされる。
従って、分圧用の抵抗９_１，〜９_ｎ，１０の値を適切に選定すれば、全ての電流制限抵抗がバイパスされた場合の電流制限抵抗２_１〜２_ｎの直列回路の両端電位差を小さくすることができ、過大な突入電流がコンデンサ３や負荷４に流入することはない。

入力電圧Ｖ_ｉが極めて大きい場合には、その大きさに応じて分圧点の電圧Ｖ_ｉｄ１〜Ｖ_ｉｄｎもそれぞれ大きくなるが、入力電圧Ｖ_ｉが小さい場合と同様の動作により、電流制限抵抗２_１〜２_ｎの直列回路の両端電位差は小さい値になるため、バイパス動作によりＦＥＴ５_１〜５_ｎを介して流れる電流を低減して突入電流の発生を防止することができる。

なお、この第３実施形態においても、第２実施形態と同様に、第２の比較器８_１〜８_ｎにヒステリシス特性を持たせても良いし、第２の比較器８_１〜８_ｎと第２のスイッチング素子７_１〜７_ｎとの間に遅延回路を挿入しても良い。

本発明は、電源からの定格入力電圧範囲が広く、負荷に所定の大きさの直流電圧を供給する用途を持つ各種の直流電源装置として利用することができる。

１：電源入力端子
２，２_１〜２_ｎ：電流制限抵抗
３：コンデンサ
４：負荷
５，５_１〜５_ｎ：ＦＥＴ
７，７_１〜７_ｎ，１１：スイッチング素子
６，６_１〜６_ｎ，９，９_１〜９_ｎ，１０，１２，１３，１７，１９，２０，２３，２４：抵抗
８，８_１〜８_ｎ，１４：比較器
１５：基準電源
１６，１６Ａ：バイパス閾値設定手段
１８：ツェナーダイオード
２１：ダイオード
２２：コンデンサ
Ｇ：ゲート
Ｓ：ソース
Ｄ：ドレイン

Claims (9)

1. 電源入力端子に電源電圧が印加された時に流入する突入電流を高抵抗素子により抑制し、負荷への出力電圧がバイパス閾値を超えた時に、前記高抵抗素子と並列に接続された低抵抗のバイパス素子を動作させて前記高抵抗素子をバイパスするようにした突入電流防止回路において、
   前記出力電圧に応じて、前記電源電圧を分圧してその分圧点の電圧値により前記バイパス閾値を設定するバイパス閾値設定手段を備えたことを特徴とする突入電流防止回路。
2. 請求項１に記載した突入電流防止回路において、
   前記バイパス閾値設定手段は、
   前記負荷への出力電圧相当値と第１の閾値とを比較する第１の比較器と、
   前記出力電圧相当値が前記第１の閾値を超えた時の前記第１の比較器の出力信号により動作する第１のスイッチング素子と、
   前記第１のスイッチング素子の動作により前記電源電圧を分圧する分圧回路と、を備え、
   前記出力電圧相当値が前記第１の閾値を超えた時に、前記分圧回路における分圧点の電圧値を前記バイパス閾値として設定することを特徴とする突入電流防止回路。
3. 請求項２に記載した突入電流防止回路において、
   前記出力電圧相当値を、前記負荷への出力電圧を分圧した電圧とし、かつ、前記第１の閾値を、定格入力電圧範囲の下限値に応じて設定したことを特徴とする突入電流防止回路。
4. 請求項２または３に記載した突入電流防止回路において、
   前記第１の閾値を、前記負荷の最低動作電圧より低く設定したことを特徴とする突入電流防止回路。
5. 請求項２〜４の何れか１項に記載した突入電流防止回路において、
   前記負荷への出力電圧と前記バイパス閾値とを比較する第２の比較器と、
   前記出力電圧が前記バイパス閾値を超えた時の前記第２の比較器の出力信号により動作する第２のスイッチング素子と、を備え、
   前記第２のスイッチング素子の動作により、前記バイパス素子が前記高抵抗素子をバイパスすることを特徴とする突入電流防止回路。
6. 請求項５に記載した突入電流防止回路において、
   前記第２の比較器がヒステリシス特性を有することを特徴とする突入電流防止回路。
7. 請求項５または６に記載した突入電流防止回路において、
   前記第２の比較器の出力信号を遅延させて前記第２のスイッチング素子に加えるための遅延回路を備えたことを特徴とする突入電流防止回路。
8. 請求項１〜４の何れか１項に記載した突入電流防止回路において、
   前記高抵抗素子と前記バイパス素子との並列回路を前記電源入力端子と前記負荷との間にｎ（ｎは複数）個直列に接続し、
   前記バイパス閾値設定手段は、前記電源電圧を分圧する分圧回路におけるｎ個の分圧点の電圧をｎ個の前記バイパス閾値として設定し、
   前記出力電圧が各バイパス閾値を超えた時にｎ個の前記バイパス素子をそれぞれ動作させて当該バイパス素子に並列接続された前記高抵抗素子をバイパスすることを特徴とする突入電流防止回路。
9. 請求項５〜７の何れか１項に記載した突入電流防止回路において、
   前記高抵抗素子と前記バイパス素子との並列回路を前記電源入力端子と前記負荷との間にｎ（ｎは複数）個直列に接続し、
   前記バイパス閾値設定手段は、前記分圧回路におけるｎ個の分圧点の電圧をｎ個の前記バイパス閾値としてｎ個の前記第２の比較器にそれぞれ与え、
   前記出力電圧が各バイパス閾値を超えた時にｎ個の前記第２のスイッチング素子をそれぞれオンさせることにより、ｎ個の前記バイパス素子をそれぞれオンさせて当該バイパス素子に並列接続された前記高抵抗素子をバイパスすることを特徴とする突入電流防止回路。

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