JP3394389B2 - 直流安定化電源回路 - Google Patents
直流安定化電源回路Info
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- G05F—SYSTEMS FOR REGULATING ELECTRIC OR MAGNETIC VARIABLES
- G05F1/00—Automatic systems in which deviations of an electric quantity from one or more predetermined values are detected at the output of the system and fed back to a device within the system to restore the detected quantity to its predetermined value or values, i.e. retroactive systems
- G05F1/10—Regulating voltage or current
- G05F1/46—Regulating voltage or current wherein the variable actually regulated by the final control device is dc
- G05F1/56—Regulating voltage or current wherein the variable actually regulated by the final control device is dc using semiconductor devices in series with the load as final control devices
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Description
【０００１】
【発明の属する技術分野】本発明は、直流安定化電源回
路に関し、特に出力トランジスタとしてＰＮＰ型トラン
ジスタを使用し、出力ラインに電流検知用の抵抗を介在
していない低損失型の直流安定化電源回路において、前
記出力トランジスタでのパワー損失を抑制し、該出力ト
ランジスタを保護する機能を有する直流安定化電源回路
に関する。
路に関し、特に出力トランジスタとしてＰＮＰ型トラン
ジスタを使用し、出力ラインに電流検知用の抵抗を介在
していない低損失型の直流安定化電源回路において、前
記出力トランジスタでのパワー損失を抑制し、該出力ト
ランジスタを保護する機能を有する直流安定化電源回路
に関する。
【０００２】
【従来の技術】図７は、典型的な従来技術の直流安定化
電源回路１の電気的構成を示すブロック図である。この
直流安定化電源回路１は、汎用の、いわゆる三端子レギ
ュレータであり、入力端子Ｔ１から出力端子Ｔ２に亘る
入出力ライン２，３間に、ＮＰＮ型の出力トランジスタ
Ｔｒ１が介在されており、また出力ライン３には電流検
知抵抗Ｓ１が介在されている。
電源回路１の電気的構成を示すブロック図である。この
直流安定化電源回路１は、汎用の、いわゆる三端子レギ
ュレータであり、入力端子Ｔ１から出力端子Ｔ２に亘る
入出力ライン２，３間に、ＮＰＮ型の出力トランジスタ
Ｔｒ１が介在されており、また出力ライン３には電流検
知抵抗Ｓ１が介在されている。
【０００３】前記出力端子Ｔ２と接地端子Ｔ３との間に
は分圧抵抗Ｓ２，Ｓ３が介在されており、その接続点４
は差動増幅器５の反転入力端子に接続されている。前記
差動増幅器５の非反転入力端子には、基準電圧Ｖｒｅｆ
が印加されている。したがって、差動増幅器５は、前記
接続点４の電位が前記基準電圧Ｖｒｅｆよりも低くなる
程、大きな電流を駆動トランジスタＴｒ２のベースに与
える。前記駆動トランジスタＴｒ２のコレクタは前記入
力端子Ｔ１に接続され、エミッタは前記出力トランジス
タＴｒ１のベースに接続されている。したがって、前記
接続点４の電位が基準電圧Ｖｒｅｆよりも低くなる程、
大きな電流が出力トランジスタＴｒ１を介して出力され
ることになり、こうして定電圧動作が行われる。
は分圧抵抗Ｓ２，Ｓ３が介在されており、その接続点４
は差動増幅器５の反転入力端子に接続されている。前記
差動増幅器５の非反転入力端子には、基準電圧Ｖｒｅｆ
が印加されている。したがって、差動増幅器５は、前記
接続点４の電位が前記基準電圧Ｖｒｅｆよりも低くなる
程、大きな電流を駆動トランジスタＴｒ２のベースに与
える。前記駆動トランジスタＴｒ２のコレクタは前記入
力端子Ｔ１に接続され、エミッタは前記出力トランジス
タＴｒ１のベースに接続されている。したがって、前記
接続点４の電位が基準電圧Ｖｒｅｆよりも低くなる程、
大きな電流が出力トランジスタＴｒ１を介して出力され
ることになり、こうして定電圧動作が行われる。
【０００４】また、出力トランジスタＴｒ１のベースと
エミッタとの間には抵抗Ｓ４，Ｓ５が介在されており、
それらの接続点６の電位は、過電流保護回路７と入出力
間電圧検出回路８とに入力されている。過電流保護回路
７は、前記接続点６と出力端子Ｔ２との間の電圧から出
力ライン３を流れる電流を検知し、過電流となると、前
記差動増幅器５から駆動トランジスタＴｒ２への駆動電
流を抑制し、前記過電流状態を解消する。
エミッタとの間には抵抗Ｓ４，Ｓ５が介在されており、
それらの接続点６の電位は、過電流保護回路７と入出力
間電圧検出回路８とに入力されている。過電流保護回路
７は、前記接続点６と出力端子Ｔ２との間の電圧から出
力ライン３を流れる電流を検知し、過電流となると、前
記差動増幅器５から駆動トランジスタＴｒ２への駆動電
流を抑制し、前記過電流状態を解消する。
【０００５】さらにまた、入出力間電圧検出回路８は、
前記接続点６と入力端子Ｔ１との間の電圧を検出し、そ
の電圧が大きくなると、したがって出力トランジスタＴ
ｒ１でのパワー損失が大きくなると、前記駆動トランジ
スタＴｒ２への駆動電流を抑制する。
前記接続点６と入力端子Ｔ１との間の電圧を検出し、そ
の電圧が大きくなると、したがって出力トランジスタＴ
ｒ１でのパワー損失が大きくなると、前記駆動トランジ
スタＴｒ２への駆動電流を抑制する。
【０００６】したがって、この直流安定化電源回路１に
おける出力電流Ｉｏと出力電圧Ｖｏとの関係は、図８で
示すような、いわゆる「フ」の字特性となる。この図８
において参照符α１，α２，α３は入力電圧Ｖｉと前記
出力電圧Ｖｏとの差である入出力間電圧Ｖｉ−ｏに対応
しており、該入出力間電圧Ｖｉ−ｏが大きくなる程、参
照符α１から参照符α３で示すように、出力電流Ｉｏが
減少してゆき、このようにして、出力トランジスタＴｒ
１でのパワー損失の増大に対して、出力電流Ｉｏを抑制
することによって、該出力トランジスタＴｒ１の保護動
作が行われる。
おける出力電流Ｉｏと出力電圧Ｖｏとの関係は、図８で
示すような、いわゆる「フ」の字特性となる。この図８
において参照符α１，α２，α３は入力電圧Ｖｉと前記
出力電圧Ｖｏとの差である入出力間電圧Ｖｉ−ｏに対応
しており、該入出力間電圧Ｖｉ−ｏが大きくなる程、参
照符α１から参照符α３で示すように、出力電流Ｉｏが
減少してゆき、このようにして、出力トランジスタＴｒ
１でのパワー損失の増大に対して、出力電流Ｉｏを抑制
することによって、該出力トランジスタＴｒ１の保護動
作が行われる。
【０００７】ここで出力トランジスタＴｒ１でのパワー
損失Ｐｏは、 Ｐｏ＝Ｖｉ−ｏ×Ｉｏ …（１） である。したがって、パワー損失Ｐｏを所定レベル以内
として、出力トランジスタＴｒ１を保護するためには、
入出力間電圧Ｖｉ−ｏの増大、すなわち入力電圧Ｖｉの
上昇に対応して出力電流Ｉｏを抑制してゆく必要があ
る。
損失Ｐｏは、 Ｐｏ＝Ｖｉ−ｏ×Ｉｏ …（１） である。したがって、パワー損失Ｐｏを所定レベル以内
として、出力トランジスタＴｒ１を保護するためには、
入出力間電圧Ｖｉ−ｏの増大、すなわち入力電圧Ｖｉの
上昇に対応して出力電流Ｉｏを抑制してゆく必要があ
る。
【０００８】図９は、他の従来技術の直流安定化電源回
路１１の電気的構成を示すブロック図である。この直流
安定化電源回路１１では、入力ライン１２と出力ライン
１３との間には、ＰＮＰ型の出力トランジスタＴｒ１１
が介在されている。出力端子Ｔ１２と接地端子Ｔ１３と
の間には分圧抵抗Ｓ１１，Ｓ１２が介在されており、そ
れらの接続点１４の電位は差動増幅器１５の反転入力端
子に入力される。この差動増幅器１５の非反転入力端子
には前記基準電圧Ｖｒｅｆが入力されており、したがっ
て該差動増幅器１５からは、前記接続点１４の電位が前
記基準電圧Ｖｒｅｆよりも低くなる程、大きな駆動電流
が出力される。
路１１の電気的構成を示すブロック図である。この直流
安定化電源回路１１では、入力ライン１２と出力ライン
１３との間には、ＰＮＰ型の出力トランジスタＴｒ１１
が介在されている。出力端子Ｔ１２と接地端子Ｔ１３と
の間には分圧抵抗Ｓ１１，Ｓ１２が介在されており、そ
れらの接続点１４の電位は差動増幅器１５の反転入力端
子に入力される。この差動増幅器１５の非反転入力端子
には前記基準電圧Ｖｒｅｆが入力されており、したがっ
て該差動増幅器１５からは、前記接続点１４の電位が前
記基準電圧Ｖｒｅｆよりも低くなる程、大きな駆動電流
が出力される。
【０００９】前記差動増幅器１５からの駆動電流は、駆
動トランジスタＴｒ１２のベースに与えられる。駆動ト
ランジスタＴｒ１２のコレクタは前記入力ライン１２に
接続され、エミッタは駆動トランジスタＴｒ１３のベー
スに接続される。駆動トランジスタＴｒ１３のコレクタ
は前記出力トランジスタＴｒ１１のベースに接続され、
エミッタは抵抗Ｓ１３を介して接地されている。したが
って、ダーリントン接続されている駆動トランジスタＴ
ｒ１２，Ｔｒ１３によって前記駆動電流が増幅されて、
出力トランジスタＴｒ１１が駆動される。
動トランジスタＴｒ１２のベースに与えられる。駆動ト
ランジスタＴｒ１２のコレクタは前記入力ライン１２に
接続され、エミッタは駆動トランジスタＴｒ１３のベー
スに接続される。駆動トランジスタＴｒ１３のコレクタ
は前記出力トランジスタＴｒ１１のベースに接続され、
エミッタは抵抗Ｓ１３を介して接地されている。したが
って、ダーリントン接続されている駆動トランジスタＴ
ｒ１２，Ｔｒ１３によって前記駆動電流が増幅されて、
出力トランジスタＴｒ１１が駆動される。
【００１０】また、前記接続点１４の電位および抵抗Ｓ
１３の端子電圧は短絡・過電流保護回路１６に入力され
ており、この短絡・過電流保護回路１６は、接続点１４
の電位が低下した短絡状態および抵抗Ｓ１３の端子電圧
が上昇した過電流状態では、前記差動増幅器１５から駆
動トランジスタＴｒ１２へ供給される駆動電流を、ライ
ン１７からライン１８によってバイパスして抑制し、出
力トランジスタＴｒ１１の保護動作を行う。
１３の端子電圧は短絡・過電流保護回路１６に入力され
ており、この短絡・過電流保護回路１６は、接続点１４
の電位が低下した短絡状態および抵抗Ｓ１３の端子電圧
が上昇した過電流状態では、前記差動増幅器１５から駆
動トランジスタＴｒ１２へ供給される駆動電流を、ライ
ン１７からライン１８によってバイパスして抑制し、出
力トランジスタＴｒ１１の保護動作を行う。
【００１１】このように直流安定化電源回路１１では、
出力ライン１３に前記電流検知抵抗Ｓ１を設けることな
く、低損失で電源供給を行うことができる。
出力ライン１３に前記電流検知抵抗Ｓ１を設けることな
く、低損失で電源供給を行うことができる。
【００１２】
【発明が解決しようとする課題】上述のような直流安定
化電源回路１１では、出力ライン１３の出力電流Ｉｏを
直接検出することができず、したがって接続点１４の電
圧低下を検出し、その値に応じて前記差動増幅器１５が
駆動電流を発生するように構成されている。しかしなが
ら、出力電流Ｉｏと出力電圧Ｖｏとの関係は図１０で示
すようになっており、「フ」の字特性となっているけれ
ども、前記図８で示す直流安定化電源回路１のように、
入出力間電圧Ｖｉ−ｏの増大に対して参照符α１１から
α１２で示すような変化が望まれるのに対して、ほとん
ど変化することはない。したがって、前記式１から、入
出力間電圧Ｖｉ−ｏの増加、すなわち入力電圧Ｖｉの増
加に伴って出力トランジスタＴｒ１１のパワー損失Ｐｏ
が増大することになり、破損する恐れがあり、出力トラ
ンジスタＴｒ１１の電流定格に余裕を持たせる必要があ
る。
化電源回路１１では、出力ライン１３の出力電流Ｉｏを
直接検出することができず、したがって接続点１４の電
圧低下を検出し、その値に応じて前記差動増幅器１５が
駆動電流を発生するように構成されている。しかしなが
ら、出力電流Ｉｏと出力電圧Ｖｏとの関係は図１０で示
すようになっており、「フ」の字特性となっているけれ
ども、前記図８で示す直流安定化電源回路１のように、
入出力間電圧Ｖｉ−ｏの増大に対して参照符α１１から
α１２で示すような変化が望まれるのに対して、ほとん
ど変化することはない。したがって、前記式１から、入
出力間電圧Ｖｉ−ｏの増加、すなわち入力電圧Ｖｉの増
加に伴って出力トランジスタＴｒ１１のパワー損失Ｐｏ
が増大することになり、破損する恐れがあり、出力トラ
ンジスタＴｒ１１の電流定格に余裕を持たせる必要があ
る。
【００１３】一方、このような不具合を防止するため
に、出力トランジスタＴｒ１１を、いわゆるマルチコレ
クタ構造とし、コレクタのメイン電極に対して、たとえ
ば１／１００程度の検知用電極を設け、この検知用電極
を流れる電流からコレクタ電流を求める方法が考えられ
る。
に、出力トランジスタＴｒ１１を、いわゆるマルチコレ
クタ構造とし、コレクタのメイン電極に対して、たとえ
ば１／１００程度の検知用電極を設け、この検知用電極
を流れる電流からコレクタ電流を求める方法が考えられ
る。
【００１４】しかしながらそのような構成は、出力トラ
ンジスタＴｒ１１を集積回路上で実現した場合に可能と
なるものであり、該直流安定化電源回路１１から供給す
べき出力電流Ｉｏが大きくなると、該直流安定化電源回
路１１は、出力トランジスタＴｒ１１の素子と、残余の
部分から成る制御用集積回路との２チップ構成となり、
出力トランジスタＴｒ１１には前記マルチコレクタ構造
を採用することができず、依然として出力トランジスタ
Ｔｒ１１の破損を防止することができないという問題が
ある。
ンジスタＴｒ１１を集積回路上で実現した場合に可能と
なるものであり、該直流安定化電源回路１１から供給す
べき出力電流Ｉｏが大きくなると、該直流安定化電源回
路１１は、出力トランジスタＴｒ１１の素子と、残余の
部分から成る制御用集積回路との２チップ構成となり、
出力トランジスタＴｒ１１には前記マルチコレクタ構造
を採用することができず、依然として出力トランジスタ
Ｔｒ１１の破損を防止することができないという問題が
ある。
【００１５】本発明の目的は、出力トランジスタを、該
出力トランジスタで発生する損失による破損から保護す
ることができる直流安定化電源回路を提供することであ
る。
出力トランジスタで発生する損失による破損から保護す
ることができる直流安定化電源回路を提供することであ
る。
【００１６】
【課題を解決するための手段】請求項１の発明に係る直
流安定化電源回路は、入出力端子間にＰＮＰ型トランジ
スタをスルー素子として介在し、出力端子の電圧を分圧
して予め定める基準電圧と比較し、両者の差に対応して
駆動電流供給手段が前記トランジスタのベース の駆動電
流を制御することによって出力電圧を制御するようにし
た、入出力端子間に電流検出抵抗を介在しない直流安定
化電源回路において、前記入出力端子間の電圧を検出
し、その検出結果に対応して前記駆動電流供給手段から
の駆動電流を抑制させる駆動電流抑制手段を設け、前記
駆動電流が増加すると、前記駆動電流抑制手段を能動化
する動作制御手段をさらに設けることを特徴とする。
流安定化電源回路は、入出力端子間にＰＮＰ型トランジ
スタをスルー素子として介在し、出力端子の電圧を分圧
して予め定める基準電圧と比較し、両者の差に対応して
駆動電流供給手段が前記トランジスタのベース の駆動電
流を制御することによって出力電圧を制御するようにし
た、入出力端子間に電流検出抵抗を介在しない直流安定
化電源回路において、前記入出力端子間の電圧を検出
し、その検出結果に対応して前記駆動電流供給手段から
の駆動電流を抑制させる駆動電流抑制手段を設け、前記
駆動電流が増加すると、前記駆動電流抑制手段を能動化
する動作制御手段をさらに設けることを特徴とする。
【００１７】上記の構成によれば、入出力端子間にＰＮ
Ｐ型トランジスタが介在され、出力端子の電圧を分圧し
て予め定める基準電圧と比較し、両者の差に対応して駆
動電流供給手段が前記トランジスタのベースの駆動電流
を制御することによって出力電圧を制御するようにし
た、すなわち出力ラインに電流検知抵抗を介在すること
なく、出力電圧を制御するようにした低損失型の直流安
定化電源回路において、駆動電流抑制手段を設けて、入
出力端子間の電圧を検出し、その検出結果から、該端子
間電圧が大きくなる程、前記駆動電流を抑制してゆく。
Ｐ型トランジスタが介在され、出力端子の電圧を分圧し
て予め定める基準電圧と比較し、両者の差に対応して駆
動電流供給手段が前記トランジスタのベースの駆動電流
を制御することによって出力電圧を制御するようにし
た、すなわち出力ラインに電流検知抵抗を介在すること
なく、出力電圧を制御するようにした低損失型の直流安
定化電源回路において、駆動電流抑制手段を設けて、入
出力端子間の電圧を検出し、その検出結果から、該端子
間電圧が大きくなる程、前記駆動電流を抑制してゆく。
【００１８】したがって、トランジスタとその制御回路
とが個別に形成される２チップ構成の直流安定化電源回
路であって、トランジスタの出力電流を直接検出するこ
とができなくても、出力電流を抑えて、該トランジスタ
の損失の増大による破損を未然に防止することができ
る。またこれによって、トランジスタの電流定格をむや
みに大きくする必要はなくなり、チップサイズを縮小す
ることができる。
とが個別に形成される２チップ構成の直流安定化電源回
路であって、トランジスタの出力電流を直接検出するこ
とができなくても、出力電流を抑えて、該トランジスタ
の損失の増大による破損を未然に防止することができ
る。またこれによって、トランジスタの電流定格をむや
みに大きくする必要はなくなり、チップサイズを縮小す
ることができる。
【００１９】また、動作制御手段は、前記駆動電流が、
たとえば無負荷に対応した値から増加したことを検知す
ると、前記駆動電流抑制手段を能動化する。
たとえば無負荷に対応した値から増加したことを検知す
ると、前記駆動電流抑制手段を能動化する。
【００２０】したがって、入出力端子間の電圧を検出す
る前記駆動電流抑制手段内の差動増幅器などによって、
低負荷時で、かつ特にトランジスタのベース−エミッタ
間の閾値電圧が低下する高温時に、出力電圧が不所望に
上昇してしまうことを防止することができる。
る前記駆動電流抑制手段内の差動増幅器などによって、
低負荷時で、かつ特にトランジスタのベース−エミッタ
間の閾値電圧が低下する高温時に、出力電圧が不所望に
上昇してしまうことを防止することができる。
【００２１】請求項２の発明に係る直流安定化電源回路
は、入出力端子間にＰＮＰ型トラン ジスタをスルー素子
として介在し、出力端子の電圧を分圧して予め定める基
準電圧と比較し、両者の差に対応して駆動電流供給手段
が前記トランジスタのベースの駆動電流を制御すること
によって出力電圧を制御するようにした、入出力端子間
に電流検出抵抗を介在しない直流安定化電源回路におい
て、前記入出力端子間の電圧を検出し、その検出結果に
対応して前記駆動電流供給手段からの駆動電流を抑制さ
せる駆動電流抑制手段を設け、前記駆動電流が予め定め
る値以上となると、前記駆動電流抑制手段を能動化する
動作制御手段をさらに設けることを特徴とする。
は、入出力端子間にＰＮＰ型トラン ジスタをスルー素子
として介在し、出力端子の電圧を分圧して予め定める基
準電圧と比較し、両者の差に対応して駆動電流供給手段
が前記トランジスタのベースの駆動電流を制御すること
によって出力電圧を制御するようにした、入出力端子間
に電流検出抵抗を介在しない直流安定化電源回路におい
て、前記入出力端子間の電圧を検出し、その検出結果に
対応して前記駆動電流供給手段からの駆動電流を抑制さ
せる駆動電流抑制手段を設け、前記駆動電流が予め定め
る値以上となると、前記駆動電流抑制手段を能動化する
動作制御手段をさらに設けることを特徴とする。
【００２２】上記の構成によれば、入出力端子間にＰＮ
Ｐ型トランジスタが介在され、出力端子の電圧を分圧し
て予め定める基準電圧と比較し、両者の差に対応して駆
動電流供給手段が前記トランジスタのベースの駆動電流
を制御することによって出力電圧を制御するようにし
た、すなわち出力ラインに電流検知抵抗を介在すること
なく、出力電圧を制御するようにした低損失型の直流安
定化電源回路において、駆動電流抑制手段を設けて、入
出力端子間の電圧を検出し、その検出結果から、該端子
間電圧が大きくなる程、前記駆動電流を抑制してゆく。
Ｐ型トランジスタが介在され、出力端子の電圧を分圧し
て予め定める基準電圧と比較し、両者の差に対応して駆
動電流供給手段が前記トランジスタのベースの駆動電流
を制御することによって出力電圧を制御するようにし
た、すなわち出力ラインに電流検知抵抗を介在すること
なく、出力電圧を制御するようにした低損失型の直流安
定化電源回路において、駆動電流抑制手段を設けて、入
出力端子間の電圧を検出し、その検出結果から、該端子
間電圧が大きくなる程、前記駆動電流を抑制してゆく。
【００２３】したがって、トランジスタとその制御回路
とが個別に形成される２チップ構成の直流安定化電源回
路であって、トランジスタの出力電流を直接検出するこ
とができなくても、出力電流を抑えて、該トランジスタ
の損失の増大による破損を未然に防止することができ
る。またこれによって、トランジスタの電流定格をむや
みに大きくする必要はなくなり、チップサイズを縮小す
ることができる。
とが個別に形成される２チップ構成の直流安定化電源回
路であって、トランジスタの出力電流を直接検出するこ
とができなくても、出力電流を抑えて、該トランジスタ
の損失の増大による破損を未然に防止することができ
る。またこれによって、トランジスタの電流定格をむや
みに大きくする必要はなくなり、チップサイズを縮小す
ることができる。
【００２４】また、動作制御手段は、前記駆動電流が所
定の閾値を超えたことを検知すると、前記駆動電流抑制
手段を能動化する。
定の閾値を超えたことを検知すると、前記駆動電流抑制
手段を能動化する。
【００２５】したがって、入出力端子間の電圧を検出す
る前記駆動電流抑制手段内の差動増幅器などによって、
低負荷時で、かつ特にトランジスタのベース−エミッタ
間の閾値電圧が低下する高温時に、出力電圧が不所望に
上昇してしまうことを防止す ることができる。
る前記駆動電流抑制手段内の差動増幅器などによって、
低負荷時で、かつ特にトランジスタのベース−エミッタ
間の閾値電圧が低下する高温時に、出力電圧が不所望に
上昇してしまうことを防止す ることができる。
【００２６】請求項３の発明に係る直流安定化電源回路
は、入出力端子間にＰＮＰ型トランジスタをスルー素子
として介在し、出力端子の電圧を分圧して予め定める基
準電圧と比較し、両者の差に対応して駆動電流供給手段
が前記トランジスタのベースの駆動電流を制御すること
によって出力電圧を制御するようにした、入出力端子間
に電流検出抵抗を介在しない直流安定化電源回路におい
て、前記入出力端子間の電圧を検出し、その検出結果に
対応して前記駆動電流供給手段からの駆動電流を抑制さ
せる駆動電流抑制手段を設け、前記トランジスタのベー
ス−エミッタ間電圧の立上がりを検知すると、前記駆動
電流抑制手段を能動化する動作制御手段をさらに設ける
ことを特徴とする。
は、入出力端子間にＰＮＰ型トランジスタをスルー素子
として介在し、出力端子の電圧を分圧して予め定める基
準電圧と比較し、両者の差に対応して駆動電流供給手段
が前記トランジスタのベースの駆動電流を制御すること
によって出力電圧を制御するようにした、入出力端子間
に電流検出抵抗を介在しない直流安定化電源回路におい
て、前記入出力端子間の電圧を検出し、その検出結果に
対応して前記駆動電流供給手段からの駆動電流を抑制さ
せる駆動電流抑制手段を設け、前記トランジスタのベー
ス−エミッタ間電圧の立上がりを検知すると、前記駆動
電流抑制手段を能動化する動作制御手段をさらに設ける
ことを特徴とする。
【００２７】上記の構成によれば、入出力端子間にＰＮ
Ｐ型トランジスタが介在され、出力端子の電圧を分圧し
て予め定める基準電圧と比較し、両者の差に対応して駆
動電流供給手段が前記トランジスタのベースの駆動電流
を制御することによって出力電圧を制御するようにし
た、すなわち出力ラインに電流検知抵抗を介在すること
なく、出力電圧を制御するようにした低損失型の直流安
定化電源回路において、駆動電流抑制手段を設けて、入
出力端子間の電圧を検出し、その検出結果から、該端子
間電圧が大きくなる程、前記駆動電流を抑制してゆく。
Ｐ型トランジスタが介在され、出力端子の電圧を分圧し
て予め定める基準電圧と比較し、両者の差に対応して駆
動電流供給手段が前記トランジスタのベースの駆動電流
を制御することによって出力電圧を制御するようにし
た、すなわち出力ラインに電流検知抵抗を介在すること
なく、出力電圧を制御するようにした低損失型の直流安
定化電源回路において、駆動電流抑制手段を設けて、入
出力端子間の電圧を検出し、その検出結果から、該端子
間電圧が大きくなる程、前記駆動電流を抑制してゆく。
【００２８】したがって、トランジスタとその制御回路
とが個別に形成される２チップ構成の直流安定化電源回
路であって、トランジスタの出力電流を直接検出するこ
とができなくても、出力電流を抑えて、該トランジスタ
の損失の増大による破損を未然に防止することができ
る。またこれによって、トランジスタの電流定格をむや
みに大きくする必要はなくなり、チップサイズを縮小す
ることができる。
とが個別に形成される２チップ構成の直流安定化電源回
路であって、トランジスタの出力電流を直接検出するこ
とができなくても、出力電流を抑えて、該トランジスタ
の損失の増大による破損を未然に防止することができ
る。またこれによって、トランジスタの電流定格をむや
みに大きくする必要はなくなり、チップサイズを縮小す
ることができる。
【００２９】また、動作制御手段は、前記ベース−エミ
ッタ間電圧が、たとえば無負荷およびそれに近い状態に
対応した電圧から定格負荷に対応した電圧に立上がった
ことを検知すると、前記駆動電流抑制手段を能動化す
る。
ッタ間電圧が、たとえば無負荷およびそれに近い状態に
対応した電圧から定格負荷に対応した電圧に立上がった
ことを検知すると、前記駆動電流抑制手段を能動化す
る。
【００３０】したがって、トランジスタとその制御回路
とが一体で封止されるなどして、トランジスタと制御回
路との温度環境が相互にほぼ等しいときには、トランジ
スタおよびその導通閾値を決定するための抵抗などの簡
単な構成で実現することができる動作制御手段によっ
て、駆動電流抑制手段の動作を制御することができる。
とが一体で封止されるなどして、トランジスタと制御回
路との温度環境が相互にほぼ等しいときには、トランジ
スタおよびその導通閾値を決定するための抵抗などの簡
単な構成で実現することができる動作制御手段によっ
て、駆動電流抑制手段の動作を制御することができる。
【００３１】
【発明の実施の形態】本発明の実施の一形態について、
図１〜図３に基づいて説明すれば以下のとおりである。
図１〜図３に基づいて説明すれば以下のとおりである。
【００３２】図１は、本発明の実施の一形態の直流安定
化電源回路２０の電気的構成を示すブロック図である。
この直流安定化電源回路２０は、ＰＮＰ型の出力トラン
ジスタＱ１が入力端子Ｐ１と出力端子Ｐ２との間にスル
ー素子として介在されている低損失型の直流安定化電源
回路であり、該出力トランジスタＱ１と、残余の回路素
子が一体化された集積回路で実現される制御回路Ａ０と
の２チップで構成されている。前記制御回路Ａ０は、基
準電圧発生回路Ａ１と、分圧回路Ａ２と、誤差増幅回路
Ａ３と、ベース駆動回路Ａ４と、駆動電流抑制回路Ａ５
とを備えて構成されている。前記制御回路Ａ０には、出
力トランジスタＱ１のエミッタ、ベース、コレクタにそ
れぞれ対応した端子Ｐ１１、Ｐ１２、Ｐ１３が設けられ
ているとともに、接地端子Ｐ３が設けられている。
化電源回路２０の電気的構成を示すブロック図である。
この直流安定化電源回路２０は、ＰＮＰ型の出力トラン
ジスタＱ１が入力端子Ｐ１と出力端子Ｐ２との間にスル
ー素子として介在されている低損失型の直流安定化電源
回路であり、該出力トランジスタＱ１と、残余の回路素
子が一体化された集積回路で実現される制御回路Ａ０と
の２チップで構成されている。前記制御回路Ａ０は、基
準電圧発生回路Ａ１と、分圧回路Ａ２と、誤差増幅回路
Ａ３と、ベース駆動回路Ａ４と、駆動電流抑制回路Ａ５
とを備えて構成されている。前記制御回路Ａ０には、出
力トランジスタＱ１のエミッタ、ベース、コレクタにそ
れぞれ対応した端子Ｐ１１、Ｐ１２、Ｐ１３が設けられ
ているとともに、接地端子Ｐ３が設けられている。
【００３３】端子Ｐ１１と接地端子Ｐ３との間には基準
電圧発生回路Ａ１が設けられており、この基準電圧発生
回路Ａ１は、入力電圧Ｖｉから予め定める基準電圧Ｖｒ
ｅｆを作成する。また、端子Ｐ１３と接地端子Ｐ３との
間には、分圧抵抗Ｒ１，Ｒ２から成る分圧回路Ａ２が設
けられており、この分圧回路Ａ２は、出力端子Ｐ２から
の出力電圧Ｖｏを分圧した電圧Ｖａｄｊを出力する。こ
うして得られた電圧Ｖａｄｊと前記基準電圧Ｖｒｅｆと
の差が、誤差増幅回路Ａ３で増幅される。この誤差増幅
回路Ａ３は、差動増幅器などで実現され、該誤差増幅回
路Ａ３には、端子Ｐ１１と接地端子Ｐ３との間の電圧、
すなわち前記入力電圧Ｖｉが電源電圧として印加されて
いる。前記誤差増幅回路Ａ３からの出力はベース駆動回
路Ａ４に与えられ、このベース駆動回路Ａ４は、前記誤
差増幅回路Ａ３からの出力に対応して、前記電圧Ｖａｄ
ｊが基準電圧Ｖｒｅｆよりも低くなる程、すなわち出力
電圧Ｖｏが低くなる程、端子Ｐ１２を介して出力トラン
ジスタＱ１のベースの駆動電流Ｉｄを引込み、出力電流
Ｉｏを増加させ、こうして定電圧動作を実現する。
電圧発生回路Ａ１が設けられており、この基準電圧発生
回路Ａ１は、入力電圧Ｖｉから予め定める基準電圧Ｖｒ
ｅｆを作成する。また、端子Ｐ１３と接地端子Ｐ３との
間には、分圧抵抗Ｒ１，Ｒ２から成る分圧回路Ａ２が設
けられており、この分圧回路Ａ２は、出力端子Ｐ２から
の出力電圧Ｖｏを分圧した電圧Ｖａｄｊを出力する。こ
うして得られた電圧Ｖａｄｊと前記基準電圧Ｖｒｅｆと
の差が、誤差増幅回路Ａ３で増幅される。この誤差増幅
回路Ａ３は、差動増幅器などで実現され、該誤差増幅回
路Ａ３には、端子Ｐ１１と接地端子Ｐ３との間の電圧、
すなわち前記入力電圧Ｖｉが電源電圧として印加されて
いる。前記誤差増幅回路Ａ３からの出力はベース駆動回
路Ａ４に与えられ、このベース駆動回路Ａ４は、前記誤
差増幅回路Ａ３からの出力に対応して、前記電圧Ｖａｄ
ｊが基準電圧Ｖｒｅｆよりも低くなる程、すなわち出力
電圧Ｖｏが低くなる程、端子Ｐ１２を介して出力トラン
ジスタＱ１のベースの駆動電流Ｉｄを引込み、出力電流
Ｉｏを増加させ、こうして定電圧動作を実現する。
【００３４】また、ベース駆動回路Ａ４は、前記駆動電
流Ｉｄが大きくなると、予め定めるレベルで抑制し、こ
うして過電流保護動作を行うとともに、前記電圧Ｖａｄ
ｊの低下に伴って前記駆動電流Ｉｄを抑制し、短絡保護
動作を行う。
流Ｉｄが大きくなると、予め定めるレベルで抑制し、こ
うして過電流保護動作を行うとともに、前記電圧Ｖａｄ
ｊの低下に伴って前記駆動電流Ｉｄを抑制し、短絡保護
動作を行う。
【００３５】さらにまた、本発明では、前記端子Ｐ１
１，Ｐ１３間に駆動電流抑制回路Ａ５が設けられてお
り、この駆動電流抑制回路Ａ５は、入出力間電圧Ｖｉ−
ｏが予め定められた以上となると、ベース駆動回路Ａ４
に駆動電流Ｉｄの引込みを抑制させる。
１，Ｐ１３間に駆動電流抑制回路Ａ５が設けられてお
り、この駆動電流抑制回路Ａ５は、入出力間電圧Ｖｉ−
ｏが予め定められた以上となると、ベース駆動回路Ａ４
に駆動電流Ｉｄの引込みを抑制させる。
【００３６】図２および図３に入出力間電圧Ｖｉ−ｏの
変化に対するパワー損失Ｐｏおよび出力電流Ｉｏの変化
をそれぞれ示す。前記駆動電流抑制回路Ａ５を設けてい
ない構成では、入出力間電圧Ｖｉ−ｏの増加に対して、
パワー損失Ｐｏは参照符γ１で示すように増加してゆ
く。このため、入出力間電圧Ｖｉ−ｏの定格値をＶ１と
し、その設計余裕をＶ２とするとき、出力トランジスタ
Ｑ１の安全動作領域はＰｏ１となる。これに対して本発
明のように、駆動電流抑制回路Ａ５を設けることによっ
て、入出力間電圧Ｖｉ−ｏの増加に対して、パワー損失
Ｐｏは参照符γ２で示されるように抑制され、これによ
って前記安全動作領域をＰｏ２まで狭くすることができ
る。
変化に対するパワー損失Ｐｏおよび出力電流Ｉｏの変化
をそれぞれ示す。前記駆動電流抑制回路Ａ５を設けてい
ない構成では、入出力間電圧Ｖｉ−ｏの増加に対して、
パワー損失Ｐｏは参照符γ１で示すように増加してゆ
く。このため、入出力間電圧Ｖｉ−ｏの定格値をＶ１と
し、その設計余裕をＶ２とするとき、出力トランジスタ
Ｑ１の安全動作領域はＰｏ１となる。これに対して本発
明のように、駆動電流抑制回路Ａ５を設けることによっ
て、入出力間電圧Ｖｉ−ｏの増加に対して、パワー損失
Ｐｏは参照符γ２で示されるように抑制され、これによ
って前記安全動作領域をＰｏ２まで狭くすることができ
る。
【００３７】同様に、出力電流Ｉｏも、参照符γ１１か
ら参照符γ１２で示すように抑制することができ、出力
トランジスタＱ１の安全動作領域を参照符γ２１から参
照符γ２２で示すように狭くすることができる。
ら参照符γ１２で示すように抑制することができ、出力
トランジスタＱ１の安全動作領域を参照符γ２１から参
照符γ２２で示すように狭くすることができる。
【００３８】このようにして、出力トランジスタＱ１と
制御回路Ａ０との２チップで構成され、出力ラインに電
流検知抵抗を介在することなく低損失化を実現すること
ができる直流安定化電源回路２０において、入出力間電
圧Ｖｉ−ｏが大きいときの出力トランジスタＱ１のパワ
ー損失を抑制することができるとともに、出力短絡時の
保護を行うこともできる。またこれによって、出力トラ
ンジスタＱ１の電流定格をむやみに大きくする必要はな
くなり、チップサイズを縮小することができる。
制御回路Ａ０との２チップで構成され、出力ラインに電
流検知抵抗を介在することなく低損失化を実現すること
ができる直流安定化電源回路２０において、入出力間電
圧Ｖｉ−ｏが大きいときの出力トランジスタＱ１のパワ
ー損失を抑制することができるとともに、出力短絡時の
保護を行うこともできる。またこれによって、出力トラ
ンジスタＱ１の電流定格をむやみに大きくする必要はな
くなり、チップサイズを縮小することができる。
【００３９】本発明の実施の他の形態について、図４お
よび図５に基づいて説明すれば以下のとおりである。
よび図５に基づいて説明すれば以下のとおりである。
【００４０】図４は、本発明の実施の他の形態の直流安
定化電源回路２１の電気回路図である。この直流安定化
電源回路２１は、前述の直流安定化電源回路２０の具体
的構成を示すものであり、対応する部分には同一の参照
符号を付して示す。この直流安定化電源回路２１では、
制御回路２２は、定電圧回路２３と、過電流保護回路２
４と、短絡保護回路２５と、駆動電流抑制回路２６と、
動作制御回路２７と、分圧回路２８とを備えて構成され
ている。
定化電源回路２１の電気回路図である。この直流安定化
電源回路２１は、前述の直流安定化電源回路２０の具体
的構成を示すものであり、対応する部分には同一の参照
符号を付して示す。この直流安定化電源回路２１では、
制御回路２２は、定電圧回路２３と、過電流保護回路２
４と、短絡保護回路２５と、駆動電流抑制回路２６と、
動作制御回路２７と、分圧回路２８とを備えて構成され
ている。
【００４１】出力端子Ｐ２と接地端子Ｐ３との間には分
圧抵抗Ｒ１，Ｒ２から成る分圧回路２８が介在されてお
り、これらの分圧抵抗Ｒ１，Ｒ２の接続点である出力調
整用端子２９からは出力電圧Ｖｏが分圧された電圧Ｖａ
ｄｊが出力され、定電圧回路２３内の差動増幅器３１の
反転入力端子に与えられている。前記差動増幅器３１の
非反転入力端子には、図示しない基準電圧発生回路で作
成された予め定める基準電圧Ｖｒｅｆが入力されてい
る。
圧抵抗Ｒ１，Ｒ２から成る分圧回路２８が介在されてお
り、これらの分圧抵抗Ｒ１，Ｒ２の接続点である出力調
整用端子２９からは出力電圧Ｖｏが分圧された電圧Ｖａ
ｄｊが出力され、定電圧回路２３内の差動増幅器３１の
反転入力端子に与えられている。前記差動増幅器３１の
非反転入力端子には、図示しない基準電圧発生回路で作
成された予め定める基準電圧Ｖｒｅｆが入力されてい
る。
【００４２】前記定電圧回路２３は、この差動増幅器３
１と、ダーリントン接続された駆動トランジスタＱ２，
Ｑ３とを備えて構成されている。駆動トランジスタＱ２
のコレクタは端子Ｐ１１から入力端子Ｐ１に接続されて
入力電圧Ｖｉが印加されており、エミッタは短絡保護回
路２５内の抵抗Ｒ３，Ｒ４および過電流保護回路２４内
の抵抗Ｒ５を介して接地端子Ｐ３に接続されるととも
に、駆動トランジスタＱ３のベースに接続されている。
駆動トランジスタＱ３のコレクタは端子Ｐ１２から出力
トランジスタＱ１のベースに接続されており、エミッタ
は前記抵抗Ｒ４，Ｒ５を介して接地端子Ｐ３に接続され
ている。
１と、ダーリントン接続された駆動トランジスタＱ２，
Ｑ３とを備えて構成されている。駆動トランジスタＱ２
のコレクタは端子Ｐ１１から入力端子Ｐ１に接続されて
入力電圧Ｖｉが印加されており、エミッタは短絡保護回
路２５内の抵抗Ｒ３，Ｒ４および過電流保護回路２４内
の抵抗Ｒ５を介して接地端子Ｐ３に接続されるととも
に、駆動トランジスタＱ３のベースに接続されている。
駆動トランジスタＱ３のコレクタは端子Ｐ１２から出力
トランジスタＱ１のベースに接続されており、エミッタ
は前記抵抗Ｒ４，Ｒ５を介して接地端子Ｐ３に接続され
ている。
【００４３】したがって、差動増幅器３１は、前記電圧
Ｖａｄｊが基準電圧Ｖｒｅｆよりも低くなる程、大きな
駆動電流を駆動トランジスタＱ２のベースに入力し、こ
れによって出力トランジスタＱ１の駆動電流Ｉｄが増加
し、出力電圧Ｖｏを一定に保持する定電圧動作が実現さ
れる。
Ｖａｄｊが基準電圧Ｖｒｅｆよりも低くなる程、大きな
駆動電流を駆動トランジスタＱ２のベースに入力し、こ
れによって出力トランジスタＱ１の駆動電流Ｉｄが増加
し、出力電圧Ｖｏを一定に保持する定電圧動作が実現さ
れる。
【００４４】前記短絡保護回路２５は、前記駆動トラン
ジスタＱ２のエミッタ電流が流れる抵抗Ｒ３と、この抵
抗Ｒ３を介する電流および前記駆動トランジスタＱ３を
介する駆動電流Ｉｄが流れる前記抵抗Ｒ４と、前記抵抗
Ｒ４の端子間電圧によってＯＮ／ＯＦＦ駆動されるトラ
ンジスタＱ４と、前記駆動トランジスタＱ２への駆動電
流をバイパスすることができる一対のバイパストランジ
スタＱ５，Ｑ６とを備えて構成されている。
ジスタＱ２のエミッタ電流が流れる抵抗Ｒ３と、この抵
抗Ｒ３を介する電流および前記駆動トランジスタＱ３を
介する駆動電流Ｉｄが流れる前記抵抗Ｒ４と、前記抵抗
Ｒ４の端子間電圧によってＯＮ／ＯＦＦ駆動されるトラ
ンジスタＱ４と、前記駆動トランジスタＱ２への駆動電
流をバイパスすることができる一対のバイパストランジ
スタＱ５，Ｑ６とを備えて構成されている。
【００４５】この短絡保護回路２５は、バイパストラン
ジスタＱ５の導通に要するベース−エミッタ間電圧をＶ
BE5 とし、トランジスタＱ４の導通に要するベース−エ
ミッタ間電圧をＶBE4 とするとき、 Ｖａｄｊ＋ＶBE5 ≒ＶBE4 ＋Ｒ５×Ｉｄ …（２） の条件で動作し、すなわち出力電圧Ｖｏに対応した駆動
電流Ｉｄとなるように、前記差動増幅器３１から駆動ト
ランジスタＱ２への駆動電流をバイパストランジスタＱ
５，Ｑ６によってバイパスして抑制し、図５で示すよう
な「フ」の字特性を実現し、出力電圧Ｖｏの低下に対し
て出力トランジスタＱ１を保護する。なお、出力端子Ｐ
２が完全に地絡すると、Ｖａｄｊ＝０Ｖとなり、前記式
２は、 ＶBE5 ＝（Ｒ４＋Ｒ５）×Ｉｄｓ …（３） となって、Ｉｄｓで表す出力トランジスタＱ１のベース
電流が抑制され、短絡保護動作が実現される。
ジスタＱ５の導通に要するベース−エミッタ間電圧をＶ
BE5 とし、トランジスタＱ４の導通に要するベース−エ
ミッタ間電圧をＶBE4 とするとき、 Ｖａｄｊ＋ＶBE5 ≒ＶBE4 ＋Ｒ５×Ｉｄ …（２） の条件で動作し、すなわち出力電圧Ｖｏに対応した駆動
電流Ｉｄとなるように、前記差動増幅器３１から駆動ト
ランジスタＱ２への駆動電流をバイパストランジスタＱ
５，Ｑ６によってバイパスして抑制し、図５で示すよう
な「フ」の字特性を実現し、出力電圧Ｖｏの低下に対し
て出力トランジスタＱ１を保護する。なお、出力端子Ｐ
２が完全に地絡すると、Ｖａｄｊ＝０Ｖとなり、前記式
２は、 ＶBE5 ＝（Ｒ４＋Ｒ５）×Ｉｄｓ …（３） となって、Ｉｄｓで表す出力トランジスタＱ１のベース
電流が抑制され、短絡保護動作が実現される。
【００４６】前記動作制御回路２７は、２つのトランジ
スタＱ７，Ｑ８と、そのバイアス用抵抗Ｒ６，Ｒ７とを
備えて構成されている。トランジスタＱ７は、前記トラ
ンジスタＱ４と並列に設けられており、前記抵抗Ｒ４に
よって発生された端子間電圧が抵抗Ｒ６によって降下さ
れて、そのベースに入力される。またトランジスタＱ７
のコレクタは、抵抗Ｒ７を介して入力端子Ｐ１に接続さ
れており、該トランジスタＱ７が導通すると、そのコレ
クタ電流によって発生する抵抗Ｒ７の端子間電圧によっ
てスイッチトランジスタＱ８が導通する。したがって、
前記駆動電流Ｉｄが抵抗Ｒ４，Ｒ６およびトランジスタ
Ｑ７のベース−エミッタ間電圧ＶBE7 によって決定され
る閾値電流よりも大きくなると、スイッチトランジスタ
Ｑ８を介して前記入力端子Ｐ１への入力電圧Ｖｉが駆動
電流抑制回路２６に印加されて、該駆動電流抑制回路２
６が能動化される。
スタＱ７，Ｑ８と、そのバイアス用抵抗Ｒ６，Ｒ７とを
備えて構成されている。トランジスタＱ７は、前記トラ
ンジスタＱ４と並列に設けられており、前記抵抗Ｒ４に
よって発生された端子間電圧が抵抗Ｒ６によって降下さ
れて、そのベースに入力される。またトランジスタＱ７
のコレクタは、抵抗Ｒ７を介して入力端子Ｐ１に接続さ
れており、該トランジスタＱ７が導通すると、そのコレ
クタ電流によって発生する抵抗Ｒ７の端子間電圧によっ
てスイッチトランジスタＱ８が導通する。したがって、
前記駆動電流Ｉｄが抵抗Ｒ４，Ｒ６およびトランジスタ
Ｑ７のベース−エミッタ間電圧ＶBE7 によって決定され
る閾値電流よりも大きくなると、スイッチトランジスタ
Ｑ８を介して前記入力端子Ｐ１への入力電圧Ｖｉが駆動
電流抑制回路２６に印加されて、該駆動電流抑制回路２
６が能動化される。
【００４７】駆動電流抑制回路２６は、カレントミラー
回路を構成する一対のトランジスタＱ９，Ｑ１０および
抵抗Ｒ８，Ｒ９と、前記動作制御回路２７からの出力に
よって駆動されるトランジスタＱ１１およびそのバイア
ス用の抵抗Ｒ１０と、トランジスタＱ１２とを備えて構
成されている。対を成すトランジスタＱ９，Ｑ１０のエ
ミッタは、抵抗Ｒ８，Ｒ９をそれぞれ介して、前記入力
端子Ｐ１に接続されている。トランジスタＱ９のコレク
タは、抵抗Ｒ１１およびトランジスタＱ１１から端子Ｐ
１３を介して、出力端子Ｐ２に接続されている。トラン
ジスタＱ１２は、前記カレントミラー回路の出力用であ
り、そのエミッタはトランジスタＱ９，Ｑ１０のベース
およびトランジスタＱ１０のコレクタに接続されてお
り、ベースは抵抗Ｒ１１とトランジスタＱ９のコレクタ
との接続点に接続されており、コレクタからはライン３
２へ後述するように入出力間電圧Ｖｉ−ｏに対応した電
流Ｉｆが出力される。前記動作制御回路２７のトランジ
スタＱ８が導通すると、抵抗Ｒ１０によってトランジス
タＱ１１のベースにバイアス電圧が印加され、これによ
って該トランジスタＱ１１が導通し、前記ライン３２へ
は前記電流Ｉｆが出力される。
回路を構成する一対のトランジスタＱ９，Ｑ１０および
抵抗Ｒ８，Ｒ９と、前記動作制御回路２７からの出力に
よって駆動されるトランジスタＱ１１およびそのバイア
ス用の抵抗Ｒ１０と、トランジスタＱ１２とを備えて構
成されている。対を成すトランジスタＱ９，Ｑ１０のエ
ミッタは、抵抗Ｒ８，Ｒ９をそれぞれ介して、前記入力
端子Ｐ１に接続されている。トランジスタＱ９のコレク
タは、抵抗Ｒ１１およびトランジスタＱ１１から端子Ｐ
１３を介して、出力端子Ｐ２に接続されている。トラン
ジスタＱ１２は、前記カレントミラー回路の出力用であ
り、そのエミッタはトランジスタＱ９，Ｑ１０のベース
およびトランジスタＱ１０のコレクタに接続されてお
り、ベースは抵抗Ｒ１１とトランジスタＱ９のコレクタ
との接続点に接続されており、コレクタからはライン３
２へ後述するように入出力間電圧Ｖｉ−ｏに対応した電
流Ｉｆが出力される。前記動作制御回路２７のトランジ
スタＱ８が導通すると、抵抗Ｒ１０によってトランジス
タＱ１１のベースにバイアス電圧が印加され、これによ
って該トランジスタＱ１１が導通し、前記ライン３２へ
は前記電流Ｉｆが出力される。
【００４８】一方、過電流保護回路２４は、前記トラン
ジスタＱ５，Ｑ６と同様に、差動増幅器３１から駆動ト
ランジスタＱ２への駆動電流をバイパスすることができ
るバイパストランジスタＱ１３と、そのバイアス用の前
記抵抗Ｒ５および抵抗Ｒ１２とを備えて構成されてい
る。前記ライン３２を介する電流Ｉｆは、バイパストラ
ンジスタＱ１３のベースに与えられる。またこのバイパ
ストランジスタＱ１３のベースには、抵抗Ｒ５の端子間
電圧が入力抵抗Ｒ１２を介して入力される。したがっ
て、この過電流保護回路２４は、バイパストランジスタ
Ｑ１３の導通に要するベース−エミッタ間電圧をＶBE13
とするとき、 ＶBE13≒Ｒ１２×Ｉｆ＋Ｒ５×（Ｉｆ＋Ｉｄ） …（４） となるように動作する。
ジスタＱ５，Ｑ６と同様に、差動増幅器３１から駆動ト
ランジスタＱ２への駆動電流をバイパスすることができ
るバイパストランジスタＱ１３と、そのバイアス用の前
記抵抗Ｒ５および抵抗Ｒ１２とを備えて構成されてい
る。前記ライン３２を介する電流Ｉｆは、バイパストラ
ンジスタＱ１３のベースに与えられる。またこのバイパ
ストランジスタＱ１３のベースには、抵抗Ｒ５の端子間
電圧が入力抵抗Ｒ１２を介して入力される。したがっ
て、この過電流保護回路２４は、バイパストランジスタ
Ｑ１３の導通に要するベース−エミッタ間電圧をＶBE13
とするとき、 ＶBE13≒Ｒ１２×Ｉｆ＋Ｒ５×（Ｉｆ＋Ｉｄ） …（４） となるように動作する。
【００４９】したがって、過電流によって前記入出力間
電圧Ｖｉ−ｏが大きくなって電流Ｉｆが大きくなると、
上式のＲ１２×Ｉｆ，Ｒ５×Ｉｆが大きくなり、Ｒ５×
Ｉｄが小さく、すなわち駆動電流Ｉｄが抑えられるよう
になる。こうして、過電流に対する保護動作が行われ
る。
電圧Ｖｉ−ｏが大きくなって電流Ｉｆが大きくなると、
上式のＲ１２×Ｉｆ，Ｒ５×Ｉｆが大きくなり、Ｒ５×
Ｉｄが小さく、すなわち駆動電流Ｉｄが抑えられるよう
になる。こうして、過電流に対する保護動作が行われ
る。
【００５０】上述のように構成された制御回路２２にお
いて、以下に本発明に従う駆動電流抑制回路２６による
出力トランジスタＱ１でのパワー損失Ｐｏの抑制動作を
詳述する。出力トランジスタＱ１による出力電流Ｉｏ
は、該出力トランジスタＱ１の電流増幅率をｈＦＥとす
ると、 Ｉｏ＝ｈＦＥ×Ｉｄ …（５） で表されるので、前記式１からパワー損失Ｐｏは、 Ｐｏ＝Ｖｉ−ｏ×ｈＦＥ×Ｉｄ …（６） となる。
いて、以下に本発明に従う駆動電流抑制回路２６による
出力トランジスタＱ１でのパワー損失Ｐｏの抑制動作を
詳述する。出力トランジスタＱ１による出力電流Ｉｏ
は、該出力トランジスタＱ１の電流増幅率をｈＦＥとす
ると、 Ｉｏ＝ｈＦＥ×Ｉｄ …（５） で表されるので、前記式１からパワー損失Ｐｏは、 Ｐｏ＝Ｖｉ−ｏ×ｈＦＥ×Ｉｄ …（６） となる。
【００５１】したがって、パワー損失Ｐｏは、電流増幅
率ｈＦＥの入出力間電圧Ｖｉ−ｏの依存性と、該入出力
間電圧Ｖｉ−ｏとに対応して、出力トランジスタＱ１の
駆動電流Ｉｄを制御することによって、所定レベル以下
に制御可能となることが理解される。
率ｈＦＥの入出力間電圧Ｖｉ−ｏの依存性と、該入出力
間電圧Ｖｉ−ｏとに対応して、出力トランジスタＱ１の
駆動電流Ｉｄを制御することによって、所定レベル以下
に制御可能となることが理解される。
【００５２】これに対して、前記駆動電流抑制回路２６
の動作状態では、 Ｖｉ−ｏ＝２×ＶBE＋Ｒ１１×Ｉ１１＋Ｖ８＋ＶCE11（ｓａｔ）…（７） が成立する。ただし、ＶBEはトランジスタＱ９，Ｑ１
０，Ｑ１２の導通に要するベース−エミッタ間電圧であ
り、Ｉ１１は抵抗Ｒ１１を流れる電流値であり、Ｖ８は
抵抗Ｒ８による降下電圧であり、ＶCE11（ｓａｔ）はト
ランジスタＱ１１のコレクタ−エミッタ間飽和電圧であ
る。
の動作状態では、 Ｖｉ−ｏ＝２×ＶBE＋Ｒ１１×Ｉ１１＋Ｖ８＋ＶCE11（ｓａｔ）…（７） が成立する。ただし、ＶBEはトランジスタＱ９，Ｑ１
０，Ｑ１２の導通に要するベース−エミッタ間電圧であ
り、Ｉ１１は抵抗Ｒ１１を流れる電流値であり、Ｖ８は
抵抗Ｒ８による降下電圧であり、ＶCE11（ｓａｔ）はト
ランジスタＱ１１のコレクタ−エミッタ間飽和電圧であ
る。
【００５３】また、トランジスタＱ９，Ｑ１０のカレン
トミラー動作によって、Ｉ１１≒Ｉｆである。したがっ
て、前記式７において、たとえばＶｉ−ｏ＝３Ｖ、ＶBE
＝０．７Ｖ、Ｒ１１＝１０ｋΩ、Ｖ８＝０．２Ｖ、Ｖ
CE11（ｓａｔ）＝０．１Ｖとすると、Ｉｆ＝１３０μＡ
となる。これに対して、Ｖｉ−ｏ＝２０Ｖとなると、Ｉ
ｆ＝１．８３ｍＡとなる。
トミラー動作によって、Ｉ１１≒Ｉｆである。したがっ
て、前記式７において、たとえばＶｉ−ｏ＝３Ｖ、ＶBE
＝０．７Ｖ、Ｒ１１＝１０ｋΩ、Ｖ８＝０．２Ｖ、Ｖ
CE11（ｓａｔ）＝０．１Ｖとすると、Ｉｆ＝１３０μＡ
となる。これに対して、Ｖｉ−ｏ＝２０Ｖとなると、Ｉ
ｆ＝１．８３ｍＡとなる。
【００５４】したがって、前記式４から、このような電
流Ｉｆの増加に反比例して駆動電流Ｉｄが減少し、前記
パワー損失Ｐｏが所定レベル以下となるような、駆動電
流Ｉｄの抑制動作が実現される。これによって、図５に
おいて参照符β１からβ２，β３で示すように、入出力
間電圧Ｖｉ−ｏの増大に対して、出力電流Ｉｏが抑制さ
れる。
流Ｉｆの増加に反比例して駆動電流Ｉｄが減少し、前記
パワー損失Ｐｏが所定レベル以下となるような、駆動電
流Ｉｄの抑制動作が実現される。これによって、図５に
おいて参照符β１からβ２，β３で示すように、入出力
間電圧Ｖｉ−ｏの増大に対して、出力電流Ｉｏが抑制さ
れる。
【００５５】このようにして、出力トランジスタＱ１と
制御回路２２との２チップで構成され、出力ライン３３
に電流検知値抵抗を介在することなく、低損失化を実現
する直流安定化電源回路２１において、出力トランジス
タＱ１によるパワー損失Ｐｏの増大に対して、出力電流
Ｉｏを抑制するので、出力トランジスタＱ１の損傷を未
然に防止することができる。またこれによって、出力ト
ランジスタＱ１の電流定格をむやみに大きくする必要は
なくなり、チップサイズを縮小することができる。
制御回路２２との２チップで構成され、出力ライン３３
に電流検知値抵抗を介在することなく、低損失化を実現
する直流安定化電源回路２１において、出力トランジス
タＱ１によるパワー損失Ｐｏの増大に対して、出力電流
Ｉｏを抑制するので、出力トランジスタＱ１の損傷を未
然に防止することができる。またこれによって、出力ト
ランジスタＱ１の電流定格をむやみに大きくする必要は
なくなり、チップサイズを縮小することができる。
【００５６】また、駆動電流抑制回路２６が常時能動化
されていると、無負荷に近い状態で入力電圧Ｖｉが高い
場合には、トランジスタＱ９，Ｑ１１を介して出力端子
Ｐ２へ電流が流れる。一方、トランジスタのベース−エ
ミッタ間の閾値電圧は、たとえば１℃の上昇当り２ｍＶ
低下する。このため、特に高温状態では、前記ベース−
エミッタ間電圧ＶBEの低下に伴い、出力電圧Ｖｏが不所
望に上昇してしまうけれども、動作制御回路２７によっ
て、駆動電流Ｉｄが減少すると、駆動電流抑制回路２６
は不能動化されており、したがって、上述のような不具
合が生じることもない。
されていると、無負荷に近い状態で入力電圧Ｖｉが高い
場合には、トランジスタＱ９，Ｑ１１を介して出力端子
Ｐ２へ電流が流れる。一方、トランジスタのベース−エ
ミッタ間の閾値電圧は、たとえば１℃の上昇当り２ｍＶ
低下する。このため、特に高温状態では、前記ベース−
エミッタ間電圧ＶBEの低下に伴い、出力電圧Ｖｏが不所
望に上昇してしまうけれども、動作制御回路２７によっ
て、駆動電流Ｉｄが減少すると、駆動電流抑制回路２６
は不能動化されており、したがって、上述のような不具
合が生じることもない。
【００５７】本発明の実施のさらに他の形態について、
図６に基づいて説明すれば以下のとおりである。
図６に基づいて説明すれば以下のとおりである。
【００５８】図６は、本発明の実施のさらに他の形態の
直流安定化電源回路４１の電気回路図である。この直流
安定化電源回路４１は、前述の直流安定化電源回路２１
に類似し、対応する部分には同一の参照符号を付して、
その説明を省略する。この直流安定化電源回路４１で
は、動作制御回路２７ａは、スイッチトランジスタＱ２
１と、抵抗Ｒ２１とを備えて構成されている。スイッチ
トランジスタＱ２１のベースは前記駆動トランジスタＱ
３のコレクタ、すなわち出力トランジスタＱ１のベース
と接続されており、コレクタは前記抵抗Ｒ１０およびト
ランジスタＱ１１のベースに接続されており、エミッタ
は抵抗Ｒ２１を介して前記入力端子Ｐ１に接続されてい
る。
直流安定化電源回路４１の電気回路図である。この直流
安定化電源回路４１は、前述の直流安定化電源回路２１
に類似し、対応する部分には同一の参照符号を付して、
その説明を省略する。この直流安定化電源回路４１で
は、動作制御回路２７ａは、スイッチトランジスタＱ２
１と、抵抗Ｒ２１とを備えて構成されている。スイッチ
トランジスタＱ２１のベースは前記駆動トランジスタＱ
３のコレクタ、すなわち出力トランジスタＱ１のベース
と接続されており、コレクタは前記抵抗Ｒ１０およびト
ランジスタＱ１１のベースに接続されており、エミッタ
は抵抗Ｒ２１を介して前記入力端子Ｐ１に接続されてい
る。
【００５９】したがって、前述の直流安定化電源回路２
１では、駆動電流Ｉｄが所定レベル以上となると駆動電
流抑制回路２６を能動化しているのに対して、この直流
安定化電源回路４１のように、出力トランジスタＱ１の
ベース−エミッタ間電圧の立上がりを検出して、駆動電
流抑制回路２６を能動化するようにしてもよい。このよ
うな構成は、出力トランジスタＱ１が制御回路２２と一
体で封止されるなどして、スイッチトランジスタＱ２１
を出力トランジスタＱ１と同じ温度環境とすることがで
きる場合に好適に実施することができ、動作制御のため
の構成を簡略化することができる。
１では、駆動電流Ｉｄが所定レベル以上となると駆動電
流抑制回路２６を能動化しているのに対して、この直流
安定化電源回路４１のように、出力トランジスタＱ１の
ベース−エミッタ間電圧の立上がりを検出して、駆動電
流抑制回路２６を能動化するようにしてもよい。このよ
うな構成は、出力トランジスタＱ１が制御回路２２と一
体で封止されるなどして、スイッチトランジスタＱ２１
を出力トランジスタＱ１と同じ温度環境とすることがで
きる場合に好適に実施することができ、動作制御のため
の構成を簡略化することができる。
【００６０】またこの構成は、該構成と同様に出力トラ
ンジスタと制御回路とが一体で構成される場合に実施可
能な、前述の出力トランジスタがマルチコレクタ構造の
構成に比べても、出力トランジスタＱ１に特殊な構造を
必要としないので、低コストに実現することができる。
ンジスタと制御回路とが一体で構成される場合に実施可
能な、前述の出力トランジスタがマルチコレクタ構造の
構成に比べても、出力トランジスタＱ１に特殊な構造を
必要としないので、低コストに実現することができる。
【００６１】さらにまた、前記動作制御には、たとえば
前記駆動電流Ｉｄが無負荷の値よりも大きくなったこ
と、または所定の変化率以上で大きくなったことを検知
するなどして、前記駆動電流Ｉｄの増加を検知するよう
にしてもよい。
前記駆動電流Ｉｄが無負荷の値よりも大きくなったこ
と、または所定の変化率以上で大きくなったことを検知
するなどして、前記駆動電流Ｉｄの増加を検知するよう
にしてもよい。
【００６２】
【発明の効果】請求項１の発明に係る直流安定化電源回
路は、以上のように、入出力端子間にＰＮＰ型トランジ
スタをスルー素子として介在し、出力端子の電圧を分圧
して予め定める基準電圧と比較し、両者の差に対応して
駆動電流供給手段が前記トランジスタのベースの駆動電
流を制御することによって出力電圧を制御するようにし
た、入出力端子間に電流検出抵抗を介在しない直流安定
化電源回路において、前記入出力端子間の電圧を検出
し、その検出結果に対応して前記駆動電流供給手段から
の駆動電流を抑制させる駆動電流抑制手段を設け、前記
駆動電流が増加すると、前記駆動電流抑制手段を能動化
する動作制御手段をさらに設ける。
路は、以上のように、入出力端子間にＰＮＰ型トランジ
スタをスルー素子として介在し、出力端子の電圧を分圧
して予め定める基準電圧と比較し、両者の差に対応して
駆動電流供給手段が前記トランジスタのベースの駆動電
流を制御することによって出力電圧を制御するようにし
た、入出力端子間に電流検出抵抗を介在しない直流安定
化電源回路において、前記入出力端子間の電圧を検出
し、その検出結果に対応して前記駆動電流供給手段から
の駆動電流を抑制させる駆動電流抑制手段を設け、前記
駆動電流が増加すると、前記駆動電流抑制手段を能動化
する動作制御手段をさらに設ける。
【００６３】それゆえ、トランジスタとその制御回路と
が個別に形成される２チップ構成でトランジスタの出力
電流を直接検出することができない構成であっても、た
とえば入力電圧の増大に対して、出力電流を抑えてトラ
ンジスタによる損失を抑制することができる。これによ
って、トランジスタの破損を未然に防止することができ
るとともに、その電流定格をむやみに大きくする必要が
なくなり、チップサイズを縮小することもできる。
が個別に形成される２チップ構成でトランジスタの出力
電流を直接検出することができない構成であっても、た
とえば入力電圧の増大に対して、出力電流を抑えてトラ
ンジスタによる損失を抑制することができる。これによ
って、トランジスタの破損を未然に防止することができ
るとともに、その電流定格をむやみに大きくする必要が
なくなり、チップサイズを縮小することもできる。
【００６４】また、前記駆動電流抑制手段内の差動増幅
器などによって、低負荷時で、かつ特にトランジスタの
ベース−エミッタ間の閾値電圧が低下する高温時に、出
力電 圧が不所望に上昇してしまうことを防止することが
できる。
器などによって、低負荷時で、かつ特にトランジスタの
ベース−エミッタ間の閾値電圧が低下する高温時に、出
力電 圧が不所望に上昇してしまうことを防止することが
できる。
【００６５】請求項２の発明に係る直流安定化電源回路
は、以上のように、入出力端子間にＰＮＰ型トランジス
タをスルー素子として介在し、出力端子の電圧を分圧し
て予め定める基準電圧と比較し、両者の差に対応して駆
動電流供給手段が前記トランジスタのベースの駆動電流
を制御することによって出力電圧を制御するようにし
た、入出力端子間に電流検出抵抗を介在しない直流安定
化電源回路において、前記入出力端子間の電圧を検出
し、その検出結果に対応して前記駆動電流供給手段から
の駆動電流を抑制させる駆動電流抑制手段を設け、前記
駆動電流が予め定める値以上となると、前記駆動電流抑
制手段を能動化する動作制御手段をさらに設ける。
は、以上のように、入出力端子間にＰＮＰ型トランジス
タをスルー素子として介在し、出力端子の電圧を分圧し
て予め定める基準電圧と比較し、両者の差に対応して駆
動電流供給手段が前記トランジスタのベースの駆動電流
を制御することによって出力電圧を制御するようにし
た、入出力端子間に電流検出抵抗を介在しない直流安定
化電源回路において、前記入出力端子間の電圧を検出
し、その検出結果に対応して前記駆動電流供給手段から
の駆動電流を抑制させる駆動電流抑制手段を設け、前記
駆動電流が予め定める値以上となると、前記駆動電流抑
制手段を能動化する動作制御手段をさらに設ける。
【００６６】それゆえ、トランジスタとその制御回路と
が個別に形成される２チップ構成でトランジスタの出力
電流を直接検出することができない構成であっても、た
とえば入力電圧の増大に対して、出力電流を抑えてトラ
ンジスタによる損失を抑制することができる。これによ
って、トランジスタの破損を未然に防止することができ
るとともに、その電流定格をむやみに大きくする必要が
なくなり、チップサイズを縮小することもできる。
が個別に形成される２チップ構成でトランジスタの出力
電流を直接検出することができない構成であっても、た
とえば入力電圧の増大に対して、出力電流を抑えてトラ
ンジスタによる損失を抑制することができる。これによ
って、トランジスタの破損を未然に防止することができ
るとともに、その電流定格をむやみに大きくする必要が
なくなり、チップサイズを縮小することもできる。
【００６７】また、前記駆動電流抑制手段内の差動増幅
器などによって、低負荷時で、かつ特にトランジスタの
ベース−エミッタ間の閾値電圧が低下する高温時に、出
力電圧が不所望に上昇してしまうことを防止することが
できる。
器などによって、低負荷時で、かつ特にトランジスタの
ベース−エミッタ間の閾値電圧が低下する高温時に、出
力電圧が不所望に上昇してしまうことを防止することが
できる。
【００６８】請求項３の発明に係る直流安定化電源回路
は、以上のように、入出力端子間にＰＮＰ型トランジス
タをスルー素子として介在し、出力端子の電圧を分圧し
て予め定める基準電圧と比較し、両者の差に対応して駆
動電流供給手段が前記トランジスタのベースの駆動電流
を制御することによって出力電圧を制御するようにし
た、入出力端子間に電流検出抵抗を介在しない直流安定
化電源回路において、前記入出力端子間の電圧を検出
し、その検出結果に対応して前記駆動電流供給手段 から
の駆動電流を抑制させる駆動電流抑制手段を設け、前記
トランジスタのベース−エミッタ間電圧の立上がりを検
知すると、前記駆動電流抑制手段を能動化する動作制御
手段をさらに設ける。
は、以上のように、入出力端子間にＰＮＰ型トランジス
タをスルー素子として介在し、出力端子の電圧を分圧し
て予め定める基準電圧と比較し、両者の差に対応して駆
動電流供給手段が前記トランジスタのベースの駆動電流
を制御することによって出力電圧を制御するようにし
た、入出力端子間に電流検出抵抗を介在しない直流安定
化電源回路において、前記入出力端子間の電圧を検出
し、その検出結果に対応して前記駆動電流供給手段 から
の駆動電流を抑制させる駆動電流抑制手段を設け、前記
トランジスタのベース−エミッタ間電圧の立上がりを検
知すると、前記駆動電流抑制手段を能動化する動作制御
手段をさらに設ける。
【００６９】それゆえ、トランジスタとその制御回路と
が個別に形成される２チップ構成でトランジスタの出力
電流を直接検出することができない構成であっても、た
とえば入力電圧の増大に対して、出力電流を抑えてトラ
ンジスタによる損失を抑制することができる。これによ
って、トランジスタの破損を未然に防止することができ
るとともに、その電流定格をむやみに大きくする必要が
なくなり、チップサイズを縮小することもできる。
が個別に形成される２チップ構成でトランジスタの出力
電流を直接検出することができない構成であっても、た
とえば入力電圧の増大に対して、出力電流を抑えてトラ
ンジスタによる損失を抑制することができる。これによ
って、トランジスタの破損を未然に防止することができ
るとともに、その電流定格をむやみに大きくする必要が
なくなり、チップサイズを縮小することもできる。
【００７０】また、トランジスタとその制御回路とが一
体で封止されるなどして、トランジスタと制御回路との
温度環境が相互にほぼ等しいときには、動作制御のため
の構成を簡略化して、上述のような低負荷、かつ高温時
における出力電圧の不所望な上昇を防止することができ
る。
体で封止されるなどして、トランジスタと制御回路との
温度環境が相互にほぼ等しいときには、動作制御のため
の構成を簡略化して、上述のような低負荷、かつ高温時
における出力電圧の不所望な上昇を防止することができ
る。
【図１】本発明の実施の一形態の基本的な直流安定化電
源回路の電気的構成を示すブロック図である。
源回路の電気的構成を示すブロック図である。
【図２】本発明に従う直流安定化電源回路による入出力
間電圧Ｖｉ−ｏの変化に対するパワー損失Ｐｏの変化を
示すグラフである。
間電圧Ｖｉ−ｏの変化に対するパワー損失Ｐｏの変化を
示すグラフである。
【図３】本発明に従う直流安定化電源回路による入出力
間電圧Ｖｉ−ｏの変化に対する出力電流Ｉｏの変化を示
すグラフである。
間電圧Ｖｉ−ｏの変化に対する出力電流Ｉｏの変化を示
すグラフである。
【図４】本発明の実施の他の形態の具体的な直流安定化
電源回路の電気回路図である。
電源回路の電気回路図である。
【図５】本発明に従う直流安定化電源回路による定電圧
制御動作を制御するためのグラフである。
制御動作を制御するためのグラフである。
【図６】本発明の実施のさらに他の形態の具体的な直流
安定化電源回路の電気回路図である。
安定化電源回路の電気回路図である。
【図７】典型的な従来技術の直流安定化電源回路の電気
的構成を示すブロック図である。
的構成を示すブロック図である。
【図８】図７で示す直流安定化電源回路の定電圧制御動
作を説明するためのグラフである。
作を説明するためのグラフである。
【図９】他の従来技術の直流安定化電源回路の電気的構
成を示すブロック図である。
成を示すブロック図である。
【図１０】図９で示す直流安定化電源回路の定電圧制御
動作を説明するためのグラフである。
動作を説明するためのグラフである。
２０ 直流安定化電源回路
２１ 直流安定化電源回路
２２ 制御回路
２３ 定電圧回路（駆動電流供給手段）
２４ 過電流保護回路
２５ 短絡保護回路
２６ 駆動電流抑制回路
２７ 動作制御回路
２７ａ 動作制御回路
２８ 分圧回路
２９ 出力調整用端子
３１ 差動増幅器
４１ 直流安定化電源回路
Ａ０ 制御回路
Ａ１ 基準電圧発生回路
Ａ２ 分圧回路
Ａ３ 誤差増幅回路
Ａ４ ベース駆動回路
Ａ５ 駆動電流抑制回路
Ｐ１ 入力端子
Ｐ２ 出力端子
Ｐ３ 接地端子
Ｑ１ 出力トランジスタ
Ｑ２ 駆動トランジスタ
Ｑ３ 駆動トランジスタ
Ｑ５ バイパストランジスタ
Ｑ６ バイパストランジスタ
Ｑ８ スイッチトランジスタ
Ｑ１３ バイバストランジスタ
Ｑ２１ スイッチトランジスタ
─────────────────────────────────────────────────────
フロントページの続き
(58)調査した分野(Int.Cl.7，ＤＢ名)
G05F 1/445,1/56
G05F 1/613,1/618
Claims (3)
- 【請求項１】入出力端子間にＰＮＰ型トランジスタをス
ルー素子として介在し、出力端子の電圧を分圧して予め
定める基準電圧と比較し、両者の差に対応して駆動電流
供給手段が前記トランジスタのベースの駆動電流を制御
することによって出力電圧を制御するようにした、入出
力端子間に電流検出抵抗を介在しない直流安定化電源回
路において、 前記入出力端子間の電圧を検出し、その検出結果に対応
して前記駆動電流供給手段からの駆動電流を抑制させる
駆動電流抑制手段を設け、 前記駆動電流が増加すると、前記駆動電流抑制手段を能
動化する動作制御手段をさらに設けることを特徴とする
直流安定化電源回路。 - 【請求項２】入出力端子間にＰＮＰ型トランジスタをス
ルー素子として介在し、出力端子の電圧を分圧して予め
定める基準電圧と比較し、両者の差に対応して駆動電流
供給手段が前記トランジスタのベースの駆動電流を制御
することによって出力電圧を制御するようにした、入出
力端子間に電流検出抵抗を介在しない直流安定化電源回
路において、 前記入出力端子間の電圧を検出し、その検出結果に対応
して前記駆動電流供給手段からの駆動電流を抑制させる
駆動電流抑制手段を設け、 前記駆動電流が予め定める値以上となると、前記駆動電
流抑制手段を能動化する動作制御手段をさらに設けるこ
とを特徴とする直流安定化電源回路。 - 【請求項３】入出力端子間にＰＮＰ型トランジスタをス
ルー素子として介在し、出力端子の電圧を分圧して予め
定める基準電圧と比較し、両者の差に対応して駆動電流
供給手段が前記トランジスタのベースの駆動電流を制御
することによって出力電圧を制御するようにした、入出
力端子間に電流検出抵抗を介在しない直流安定化電源回
路において、 前記入出力端子間の電圧を検出し、その検出結果に対応
して前記駆動電流供給手段からの駆動電流を抑制させる
駆動電流抑制手段を設け、 前記トランジスタのベース−エミッタ間電圧の立上がり
を検知すると、前記駆動電流抑制手段を能動化する動作
制御手段をさらに設けることを特徴とする直流安定化電
源回路。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13222496A JP3394389B2 (ja) | 1995-07-13 | 1996-05-27 | 直流安定化電源回路 |
| TW085107668A TW306089B (en) | 1996-05-27 | 1996-06-26 | DC-stabilized power circuit |
| CN96110807A CN1121000C (zh) | 1995-07-13 | 1996-07-10 | 直流稳压电源电路 |
| US08/678,794 US5831471A (en) | 1995-07-13 | 1996-07-12 | DC-stabilized power circuit |
| KR1019960028111A KR100193041B1 (ko) | 1995-07-13 | 1996-07-12 | 직류 안정화 전원 회로 |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17765995 | 1995-07-13 | ||
| JP7-177659 | 1995-07-13 | ||
| JP13222496A JP3394389B2 (ja) | 1995-07-13 | 1996-05-27 | 直流安定化電源回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0991048A JPH0991048A (ja) | 1997-04-04 |
| JP3394389B2 true JP3394389B2 (ja) | 2003-04-07 |
Family
ID=26466850
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP13222496A Expired - Fee Related JP3394389B2 (ja) | 1995-07-13 | 1996-05-27 | 直流安定化電源回路 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5831471A (ja) |
| JP (1) | JP3394389B2 (ja) |
| KR (1) | KR100193041B1 (ja) |
| CN (1) | CN1121000C (ja) |
Families Citing this family (32)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5796289A (en) * | 1996-01-30 | 1998-08-18 | Cypress Semiconductor Corporation | Pass transistor capacitive coupling control circuit |
| US6066979A (en) * | 1996-09-23 | 2000-05-23 | Eldec Corporation | Solid-state high voltage linear regulator circuit |
| JP3442942B2 (ja) * | 1996-10-08 | 2003-09-02 | シャープ株式会社 | 直流安定化電源回路の出力ドライブ回路 |
| US6018370A (en) * | 1997-05-08 | 2000-01-25 | Sony Corporation | Current source and threshold voltage generation method and apparatus for HHK video circuit |
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