KR100193041B1 - 직류 안정화 전원 회로 - Google Patents

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쓰지 하루오
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Abstract

직류 안정화 전원 회로는, 입출력 단자 간에 개재된 PNP형 출력 트랜지스터와, 출력 단자로부터의 출력 전압을 분압한 전압과 미리 정해진 기준 전압의 차이에 대응하여, 출력 트랜지스터의 베이스의 구동 전류를 제어하는 베이스 구동 회로와, 입출력 단자간의 전압을 검출하여, 그 검출 결과에 대응하여 베이스 구동 회로에 의한 구동 전류를 억제시키는 구동 전류 억제 회로를 구비하고, 이 구동 전류 억제 회로에 의해서 입출력간 전압이 커지는 만큼, 베이스 구동 회로로부터 출력 트랜지스터의 구동 전류를 억제시켜 출력 전류를 억제시킨다. 이에 의해, 출력 라인에 전류 검출 저항을 개재하지 않고, 출력 전압에 대응하여 출력 트랜지스터의 베이스에 구동 전류를 공급하는 집적 회로화된 제어 회로를 구비하는 저손실형 직류 안정화 전원 회로에서, 출력 트랜지스터에 의한 파워 손실을 소정 레벨 이하로 억제하고, 이 출력 트랜지스터의 손상을 미연에 방지할 수 있다.

Description

직류 안정화 전원 회로
본 발명은 직류 안정화 전원 회로에 관한 것으로, 특히 출력 트랜지스터로서 PNP형 트랜지스터를 사용하고, 출력 라인에 전류 검출용 저항을 개재하지 않은 저손실형 직류 안정화 전원 회로에서, 상기 출력 트랜지스터에서의 파워 손실을 제어하여 이 출력 트랜지스터를 보호하는 기능을 가지는 직류 안정화 전원 회로에 관한 것이다.
제7도는 전형적인 종래 기술의 직류 안정화 전원 회로(1)의 전기적 구성을 나타내는 블럭도이다. 이 직류 안정화 전원 회로(1)는 소위 범용 삼단자 레귤레이터로서, 입력 단자(T1)로부터 출력 단자(T2)에 걸친 입출력 라인(2, 3) 간에 NPN형 출력 트랜지스터(Tr1)가 개재되어 있고, 또한 출력 라인(3)에는 전류 검출 저항(S1)이 개재되어 있다.
상기 출력 단자(T2)와 접지 단자(T3)와의 사이에는 분압 저항(S2, S3)이 개재되어 있고, 이 접속점(4)은 차동 증폭기(5)의 반전 입력 단자에 접속되어 있다. 상기 차동 증폭기(5)의 비반전 입력 단자에는, 기준 전압(Vref)이 인가되어 있다. 따라서, 차동 증폭기(5)는 상기 접속점(4)의 전위가 상기 기준 전압(Vref)보다 낮아질수록, 큰 전류를 구동 트랜지스터(Tr2)의 베이스에 인가하게 된다. 상기 구동 트랜지스터(Tr2)의 콜렉터는 상기 입력 단자(T1)에 접속되어 있고, 에미터는 상기 출력 트랜지스터(Tr1)의 베이스에 접속되어 있다. 따라서, 상기 접속점(4)의 전위가 기준 전압(Vref)보다 낮아질수록, 큰 전류가 출력 트랜지스터(Tr1)를 거쳐 출력되게 되고, 이렇게 하여 정전압 동작을 행할 수 있다.
또한, 출력 트랜지스터(Tr1)의 베이스와 에미터의 사이에는 저항(S4, S5)이 개재되어 있고, 이들의 접속점(6)의 전위는 과전류 보호 회로(7)와 입출력간 전압 검출 회로(8)에 입력되어 있다. 과전류 보호 회로(7)는 상기 접속점(6)과 출력 단자(T2)간의 전압으로부터 출력 라인(3)을 흐르는 전류를 검지하여, 과전류 상태가 되면, 상기 차동 증폭기(5)로부터 구동 트랜지스터(Tr2)에의 구동 전류를 억제하여, 상기 과전류 상태를 해소한다.
또한, 입출력간 전압 검출 회로(8)는 상기 접속점(6)과 입력 단자(T1)간의 전압을 검출하여, 이 전압이 커지게 되면 이에 따라 출력 트랜지스터(Tr1)에서의 파워 손실이 커지게 되고, 이로 인해 상기 구동 트랜지스터(Tr2)에의 구동 전류를 억제시킨다.
따라서, 이 직류 안정화 전원 회로(1)에서의 출력 전류(Io)와 출력 전압(Vo)의 관계는, 제8도에서 나타낸 바와 같이, 소위 'ㄱ'자 특성이 된다. 이 제8도에서 참조 부호 α1, α2, α3는 입력 전압(Vi)과 상기 출력 전압(Vo)의 차이인 입출력간 전압(Vi-o)에 대응하고 있고, 이 입출력간 전압(Vi-o)가 커질수록, 참조 부호 α1로부터 참조 부호 α3으로 나타낸 바와 같이, 출력 전류(Io)가 감소하고 있고, 이로 인해 출력 트랜지스터(Tr1)에서의 파워 손실의 증대에 대해, 출력 전류(Io)를 억제함으로써, 이 출력 트랜지스터(Tr1)의 보호 동작을 행할 수 있다.
여기에서 출력 트랜지스터(Tr1)에서의 파워 손실(Po)은,
Po = Vi-o x Io ---- (1)
이다. 따라서, 파워 손실(Po)을 소정 레벨 이내로 하여, 출력 트랜지스터(Tr1)를 보호하기 위해서는, 입출력간 전압(vi-o)의 증대, 입력 전압(Vi)의 상승에 대응하여 출력 전류(Io)를 억제해야 할 필요가 있다.
제9도는 다른 종래 기술의 직류 안정화 전원 회로(11)의 전기적 구성을 나타내는 블럭도이다. 이 직류 안정화 전원 회로(11)에서는, 입력 라인(12)과 출력 라인(13)사이에는, PNP형 출력 트랜지스터(Tr11)가 개재되어 있다. 출력 단자(T2)와 접지 단자(T13)의 사이에는 분압 저항(S11, S12)이 개재되어 있고, 이들 접속점(14)의 전위는 차동 증폭기(15)의 반전 입력 단자에 입력된다. 이 차동 증폭기(15)의 비 반전 입력 단자에는 상기 기준 전압(Vref)이 입력되어 있고, 이에 따라 이 차동 증폭기(15)로부터는 상기 접속점(14)의 전위가 상기 기준 전압(Vref)보다 낮아지는 만큼 큰 구동 전류가 출력된다.
상기 차동 증폭기(15)로부터의 구동 전류는, 구동 트랜지스터(Tr12)의 베이스에 인가된다. 구동 트랜지스터(Tr2)의 콜렉터는 상기 입력 라인(12)에 접속되고, 에미터는 구동 트랜지스터(Tr13)의 베이스에 접속된다. 구동 트랜지스터(Tr13)의 콜렉터는 상기 출력 트랜지스터(Tr11)의 베이스에 접속되고, 에미터는 저항(S13)을 거쳐 접지되어 있다. 따라서, 달링턴 접속되어 있는 구동 트랜지스터(Tr12, Tr13)에 의해 상기 구동 전류가 증폭되어, 출력 트랜지스터(Tr11)가 구동된다.
또, 상기 접속점(14)의 전위 및 저항(S13)의 단자 전압은 단락·과전류 보호회로(16)에 입력되어 있고, 이 단락·과전류 보호회로(16)는 접속점(14)의 전위가 저하한 단락 상태 및 저항(S13)의 단자 전압이 상승한 과전류 상태에서는, 상기 차동 증폭기(15)로부터 구동 트랜지스터(Tr12)에 공급된 구동 전류를 라인(17)으로부터 라인(18)에 의해 바이패스하여 억제하여, 출력 트랜지스터(Tr11)의 보호 동작을 행한다.
이와 같이 직류 안정화 전원 회로(11)에서는, 출력 라인(13)에 상기 전류 검출 저항(S1)을 설치하지 않고, 저손실로 전원 공급을 행할 수 있다. 다시 말해, 이 직류 안정화 전원 회로(11)에서는, 출력 라인(13)의 출력 전류(Io)를 직접 검출할 수 없고, 이에 의해 접속점(14)의 전압 저하를 검출하고, 이 값에 따라 상기 차동 증폭기(15)가 구동 전류를 발생하도록 구성되어 있다. 그렇지만, 출력 전류(Io)와 출력 전압(Vo)의 관계는 제10도에서 나타낸 바와 같이 되어 있고, 'ㄱ'자 특성이 되어 있지만, 상기 제8도에서 나타낸 직류 안정화 전원 회로(1)와 같이 입출력 전압(Vi-o)의 증대에 대하여 참조 부호 α11로부터 α12에서 나타낸 바와 같은 변화가 바람직한 데에 반하여, 거의 변화하는 일이 없다. 따라서, 상기 TR1으로부터, 입출력 전압(Vi-o)의 증가, 입력 전압(Vi)의 증가에 수반하여 출력 트랜지스터(Tr11)의 파워 손실(Po)이 증대하게 되고, 파손할 우려가 있어, 출력 트랜지스터(Tr11)의 전류 정격에 여유를 두게 할 필요가 있다.
한편, 이와 같은 불합리를 방지하기 위해서, 출력 트랜지스터(Tr11)를 소위 멀티콜렉터 구조로 하고, 콜렉터의 메인 전극에 대하여 예를 들어 1/100 정도의 검지용 전극을 설치하여, 이 검지용 전극을 흐르는 전류로부터 콜렉터 전류를 구하는 방법이 고려되고 있다.
그렇지만 이와 같은 구성은, 출력 트랜지스터(Tr11)을 집적 회로상에서 실현했을 경우에 가능하게 되는 것으로, 이직류 안정화 전원 회로(11)로부터 공급되어야 하는 출력 전류(Io)가 커지게 되면, 이직류 안정화 전원 회로(11)는 출력 트랜지스터(Tr11)의 소자와, 나머지 부분으로 이루어진 제어용 집적 회로의 2개의 칩 구성으로 되어 있고, 출력 트랜지스터(Tr11)에는 상기 멀티콜렉터 구조를 채용할 수 없어, 여전히 출력 트랜지스터(Tr11)의 파손을 방지할 수 없다고 하는 문제가 있었다.
본 발명의 목적은, 출력 트랜지스터를, 이 출력 트랜지스터에서 발생하는 손실에 의한 파손으로부터 보호할 수 있는 직류 안정화 전원 회로를 제공하는 데에 있다.
본 발명의 직류 안정화 전원 회로는, 다음의 목적을 달성하기 위해서,
입출력 단자사이에 스루 소자로 개재된 PNP형 트랜지스터와,
출력 단자의 전압을 분압한 전압과 미리 정한 기준 전압의 차이에 대응하여, 상기 트랜지스터의 베이스의 구동 전류를 제어하는 구동 전류 공급 수단과,
상기 입출력 단자 간의 전압을 검출하여, 이 검출 결과에 대응하여 상기 구동 전류 공급 수단에 의한 구동 전류를 억제시키는 구동 전류 억제 수단을 구비하고 있다.
상기 구성에 의하면, 입출력 단자 사이에 PNP형 트랜지스터가 개재되고, 출력 단자의 전압을 분압하여 미리 정한 기준 전압과 비교하고, 양자의 차이에 대응하여 구동 전류 공급 수단이 상기 트랜지스터의 베이스의 구동 전류를 억제함으로써 출력 전압을 억제하도록 한, 즉 출력 라인에 전류 검출 저항을 개재하지 않고 출력 전압을 제어하도록 한 저손실형 직류 안정화 전원 회로에 있어서, 구동 전류 억제 수단을 설치하고, 입출력 단자 간의 전압을 검출하여, 이 검출 결과로부터 해당 단자간의 전압이 커지는 만큼, 상기 구동 전류의 억제는 계속되게 된다.
따라서, 트랜지스터와 그 제어 회로가 개별적으로 형성된 2개의 칩 구성의 직류 안정화 전원 회로로서, 트랜지스터의 출력 전류를 직접 검출할 수는 없어도, 출력 전류를 억제하여 이 트랜지스터의 손실의 증대에 의한 파손을 미연에 방지할 수 있다. 예를 들면 입력 전압의 증대에 대하여 출력 전류를 억제하여 트랜지스터에 의한 손실을 억제할 수 있다. 또한 이에 의하여, 트랜지스터의 전류 정격을 무작정 크게 할 필요가 없게 되어, 칩의 크기를 축소할 수 있다.
바람직하게는, 상기 구동 전류가 증가하면, 또는 미리 정한 값 이상이 되면, 상기 구동 전류 억제 수단을 능동화하는 동작 제어수단을 설치한다. 이 구성에 의하면, 동작 제어 수단은 상기 구동 전류가 예를 들어 무부하에 대응한 값으로부터 증가하고, 또는 소정의 임계치를 초과한 것을 검지하면, 상기 구동 전류 억제 수단을 능동화한다. 따라서, 입출력 단자 간의 전압을 검출하는 상기 구동 전류 억제 수단 내의 차동 증폭기 등에 의해서, 저부하시에 특히 트랜지스터의 베이스 에미터 사이의 임계치 전압이 저하하는 고온시에 출력 전압이 바람직하지 않게 상승하여 버리는 것을 방지할 수 있다.
또한 바람직하게는, 상기 트랜지스터의 베이스 에미터간 전압의 상승을 검출하면, 상기 구동 전류 억제 수단을 능동화하는 동작 제어 수단을 설치한다. 이 구성에 의하면, 동작 제어 수단은 상기 베이스 에미터간의 전압 예를 들어 무부하 및 이에 근접한 상태에 대응한 전압으로부터 정격 부하에 대응한 전압으로 상승한 것을 검지하면, 상기 구동 전류 억제 수단을 능동화한다. 따라서, 트랜지스터와 그 제어 회로가 일체로 봉지되는 등으로, 트랜지스터와 제어 회로와의 온도 환경이 상호 거의 동일한 때에는, 트랜지스터 및 그 도통 임계치를 결정하기 위한 저항 등의 간단한 구성으로 실현할 수 있는 동작 제어 수단에 의해, 구동 전류 억제 수단의 동작을 제어할 수 있다. 즉 동작 제어를 위한 구성을 간략화하여, 상술한 바와 같은 저부하, 또 고온시에서의 출력 전압이 바람직하지 않게 상승하는 것을 방지할 수 있다.
본 발명의 또 다른 목적, 특징, 및 우수한 점은 이하에서 나타낸 기재에 의하여 충분히 알 수 있게 될 것이다. 또, 본 발명의 이점은 첨부 도면을 참조한 다음 설명에서 명백하게 될 것이다.
제1도는 본 발명의 일 실시 형태의 기본적인 직류 안정화 전원 회로의 전기적 구성을 나타내는 블럭도이다.
제2도는 본 발명에 따른 직류 안정화 전원 회로에 의한 입출력간 전압(Vi-o)의 변화에 대한 파워 손실(Po)의 변화를 나타내는 그래프이다.
제3도는 본 발명에 따른 직류 안정화 전원 회로에 의한 입출력간 전압 (Vi-o)의 변화에 대한 출력 전류(Io)의 변화를 나타내는 그래프이다.
제4도는 본 발명의 다른 실시 형태의 구체적인 직류 안정화 전원 회로의 전기 회로도이다.
제5도는 본 발명에 따른 직류 안정화 전원 회로에 의한 정전압 제어 동작을 설명하기 위한 그래프이다.
제6도는 본 발명의 또 다른 실시 형태의 구체적인 직류 안정화 전원 회로의 전기 회로도이다.
제7도는 전형적인 종래 기술의 직류 안정화 전원 회로의 전기적 구성을 나타내는 블럭도이다.
제8도는 제7도에서 나타낸 직류 안정화 전원 회로의 정전압 제어 동작을 설명하기 위한 그래프이다.
제9도는 다른 종래 기술의 직류 안정화 전원 회로의 전기적 구성을 나타내는 블럭도이다.
제10도는 제9도에서 나타낸 직류 안정화 전원 회로의 정전압 제어 동작을 설명하기 위한 그래프이다.
* 도면의 주요부분에 대한 부호의 설명
20, 21 : 직류 안정화 전원 회로 22 : 제어 회로
23 : 정전압 회로 24 : 과전류 보호 회로
25 : 단락 보호 회로 26 : 구동 전류 억제 회로
27 : 동작 제어 회로
본 발명의 일 실시 형태에 대해서, 제1도∼제3도에 기초하여 설명하면 이하와 같다.
제1도는 본 발명의 일실시 형태의 직류 안정화 전원 회로(20)의 전기적 구성을 나타내는 불럭도이다. 직류 안정화 전원 회로(20)는, PNP형 출력 트랜지스터(Q1)가 입력 단자(P1)와 출력 단자(P2)의 사이에 스루 소자로서 개재되어 있는 저손실형 직류 안정화 전원 회로이고, 이 출력 트랜지스터(Q1)와, 나머지 회로 소자가 일체화된 집적 회로로 실현되는 제어 회로 (A0)의 2개 칩으로 구성되어 있다. 상기 제어 회로(A0)는 기준 전압 발생 회로(A1)와, 분압 회로(A2)와, 오차 증폭 회로(A3)와, 베이스 구동 회로(A4)(구동 전류 공급 수단)와, 구동 전류 억제 회로(A5)(구동 전류 억제 수단)을 구비하여 구성되어 있다. 상기 제어 회로(A0)에는 출력 트랜지스터(Q1)의 에미터, 베이스, 콜렉터에 각각 대응한 단자(P11, P12, P13)가 설치되어 있음과 동시에, 접지 단자(P3)가 설치되어 있다.
단자(P11)와 접지 단자(P3) 사이에는 기준 전압 발생 회로(A1)가 설치되어 있고, 이 기준 전압 발생 회로(A1)는, 입력 전압(Vi)으로부터 미리 정해진 기준 전압(Vref)을 작성한다. 또, 단자(P13)와 접지 단자(P3)의 사이에는, 분압 저항(R1, R2)으로 이루어진 분압 회로(A2)가 설치되어 있고, 이 분압 회로(A2)는 출력 단자(P2)로부터의 출력 전압 (Vo)을 분압한 전압(Vadj)(조정용 전압)을 출력한다. 이렇게 하여 얻어진 전압(Vadj)과 상기 기준 전압(Vref)의 차이가 오차 증폭 회로(A3)에서 증폭된다. 이 오차 증폭 회로(A3)는 차동 증폭기 등으로 실현되고, 이 오차 증폭 회로(A3)에는 단자(P11)와 접지 단자(P3)간의 전압, 즉 상기 입력 전압(Vi)이 전원 전압으로 인가되고 있다. 상기 오차 증폭 회로(A3)로부터의 출력은 베이스 구동 회로(A4)에 인가되고, 이 베이스 구동 회로(A4)는 상기 오차 증폭 회로(A3)로부터의 출력에 대응하여 상기 전압(Vadj)이 기준 전압(Vref)보다 낮아질수록, 즉 출력 전압(Vo)이 낮아질수록, 단자(P12)를 거쳐 출력 트랜지스터(Q1)의 베이스의 구동 전류(Id)를 인입하여, 출력 전류(Io)를 증가시키고, 이로 인해 정전압 동작을 실현할 수 있게 된다.
또한, 베이스 구동 회로(A4)는 상기 구동 전류(Id)가 커지게 되면, 미리 정해진 레벨로 억제하고, 이로 인해 과전류 보호 동작을 행할 수 있다. 또한 전압(Vadj)의 저하에 따라서, 상기 구동 전류(Id)를 억제하여, 단락 보호 동작을 행한다.
게다가, 본 실시 형태에서는, 상기 단자(P11, P13) 간에는 구동 전류 억제 회로(A5)가 설치되어 있는데, 이 구동 전류 억제 회로(A5)는 입출력간 전압(Vi-o)이 미리 정해진 값 이상이 되면, 베이스 구동 회로(A4)로의 구동 전류(Id)의 인입을 억제시킨다.
제2도 및 제3도에서는 입출력간 전압(Vi-o)의 변화에 대한 파워 손실(Po) 및 출력 전류(Io)의 변화를 각각 나타내고 있다. 상기 구동 전류 억제 회로(A5)를 설치하고 있지 않은 구성에서는, 입출력간 전압(Vi-o)의 증가에 대하여 파워 손실(Po)은 참조 부호(γ1)로 나타낸 바와 같이 증가하게 된다. 이 때문에, 입출력간 전압(Vi-o)의 정격값을 V1으로 하고, 이 설계 여유를 V2로 할 때에, 출력 트랜지스터(Q1)의 안전 동작 영역은 Po1이 된다. 이에 반하여 본 실시 형태와 같이, 구동 전류 억제 회로(A5)를 설치함으로써, 입출력간 전압(Vi-o)의 증가에 대하여 파워 손실(Po)은 참조 부호(γ2)로 나타낸 바와 같이 억제되고, 이에 의해 상기 안전 동작 영역을 Po2까지 좁히는 것이 가능하다.
동일하게, 출력 전류(Io)도, 참조 부호(γ11)로부터 참조 부호(γ12)로 나타낸 바와 같이 억제할 수 있고, 출력 트랜지스터(Q1)의 안전 동작 영역을 참조 부호(γ21)로부터 참조 부호(γ22)로 나타낸 바와 같이 좁히는 것이 가능하다.
이와 같이 하여, 출력 트랜지스터(Q1)와 제어 회로 (A0)의 2개의 칩으로 구성되어, 출력 라인에 전류 검출 저항을 개재하지 않고 저손실화를 실현할 수 있는 직류 안정화 전원 회로(20) 에서, 입출력간 전압(Vi-o)이 클 때의 출력 트랜지스터(Q1)의 파워 손실을 억제할 수 있음과 동시에, 출력 단락시의 보호를 행할 수도 있다. 또 이에 의하여, 출력 트랜지스터(Q1)의 전류 정격을 무작정 크게 할 필요가 없게 되어, 칩의 크기를 축소할 수가 있다.
본 발명의 다른 실시 형태에 있어서, 제4도 및 제5도에 기초하여 설명하면 이하와 같다.
제4도는 본 발명의 다른 실시 형태의 직류 안정화 전원 회로(21)의 전기 회로도이다. 이 직류 안정화 전원 회로(21)는, 전술한 직류 안정화 전원 회로(20)의 구체적 구성을 나타내는 것으로, 대응하는 부분에는 동일한 참조 부호를 부가하여 나타낸다. 이 직류 안정화 전원 회로(21)에서는, 제어 회로(22)가 정전압 회로(23)(구동 전류 공급 수단)와, 과전류 보호 회로(24)와, 단락 보호 회로(25)와, 구동 전류 억제 회로(26)(구동 전류 억제 수단)와, 동작 제어 회로(27)(동작 제어 수단)와, 분압 회로(28)를 구비하여 구성되어 있다.
출력 단자(P2)와 접지 단자(P3)의 분압 저항(R1, R2)으로 이루어진 분압 회로(28)가 개재되어 있고, 이들 분압 저항(R1, R2)의 접속점인 출력 조정용 단자(29)로부터는 출력 전압(Vo)이 분압된 전압(Vadj)이 출력되고, 정전압 회로(23)내의 차동 증폭기(31)의 반전 입력 단자에 인가되고 있다. 상기 차동 증폭기(31)의 비반전 입력 단자에는 도시하지 않은 기준 전압 발생 회로에서 생성된 미리 정한 기준 전압(Vref)이 입력되고 있다.
상기 정전압 회로(23)는, 이 차동 증폭기(31)와, 달링톤 접속된 구동 트랜지스터(Q2, Q3)를 구비하여 구성되어 있다. 구동 트랜지스터(Q2)의 콜렉터는 단자(P11)로부터 입력 단자(P1)에 접속되어 입력 전압(Vi)이 인가되게 하고, 에미터는 단락 보호 회로(25)내의 저항(R3, R4) 및 과전류 보호 회로(24)내의 저항(R5)를 거쳐 접지 단자(P3)에 접속됨과 동시에, 구동 트랜지스터(Q3)의 베이스에 접속되어 있다. 구동 트랜지스터(Q3)의 콜렉터는 단자(P12)로부터 출력 트랜지스터(Q1)의 베이스에 접속되어 있고, 에미터는 상기 저항(R4, R5)을 거쳐 접지 단자(P3)에 접속되어 있다.
따라서, 차동 증폭기(31)는 상기 전압(Vadj)이 기준 전압(Vref)보다 낮아질수록, 더 큰 구동 전류를 구동 트랜지스터(Q2)의 베이스에 입력하고, 이에 의해 출력 트랜지스터(Q1)의 구동 전류(Id)가 증가하여, 출력 전압(Vo)을 일정하게 유지하는 정전압 동작이 실현된다.
상기 단락 보호 회로(25)는 상기 구동 트랜지스터(Q2)의 에미터 전류가 흐르는 저항(R3)과, 이 저항(R3)을 거치는 전류 및 상기 구동 트랜지스터(Q3)를 거치는 구동 전류(Id)가 흐르는 상기 저항(R4)과, 상기 저항(R4)의 단자간 전압에 의해 온/오프 구동되는 트랜지스터(Q4)와, 상기 구동 트랜지스터(Q2)에의 구동 전류를 바이패스할 수 있는 한 쌍의 바이패스 트랜지스터(Q5, Q6)를 구비하여 구성되어 있다.
이 단락 보호 회로(25)는 바이패스 트랜지스터(Q5)의 도통에 필요한 베이스-에미터간 전압을 VBE5로하고, 트랜지스터(Q4)의 도통에 필요한 베이스-에미터간 전압을 VBE4로 할 때에,
Vadj + VBE5≒ VBE4+ R5 x Id ----- (2)
의 조건으로 동작하고, 즉 출력 전압(Vo)에 대응한 구동 전류(Id)가 되도록, 상기 차동 증폭기(31)로부터 구동 트랜지스터(Q2)에의 구동 전류를 바이패스 트랜지스터(Q5, Q6)에 의해 바이패스하여 억제하고, 제5도에서 나타낸 바와 같은 'ㄱ'자 특성을 실현하고, 출력 전압(Vo)의 저하에 대하여 출력 트랜지스터(Q1)을 보호한다. 또, 출력 단자(P2)가 완전히 접지에 연결되면, Vadj - 0V가 되고, 상기 식2는,
VBE5= (R4 + R5) x Ids ----- (3)
가 되어, Ids로 표시한 출력 트랜지스터(Q1)의 베이스 전류가 억제되어, 단락 보호 동작이 실현된다.
상기 동작 제어 회로(27)는 두 개의 트랜지스터(Q7, Q8)와, 그 바이어스용 저항(R6, R7)을 구비하여 구성되어 있다. 트랜지스터(Q7)는 상기 트랜지스터(Q4)와 병렬로 설치되어 있고, 상기 저항(R4)에 의해 발생된 단자간 전압이 저항(R6)에 의해 강하되어, 그 베이스에 입력된다. 또한 트랜지스터(Q7)의 콜렉트는 저항 (R7)을 거쳐 입력 단자(P1)에 접속되어 있고, 이 트랜지스터(Q7)가 도통하면, 그 콜렉터 전류에 의해 발생하는 저항(R7)의 단자간 전압에 의해 스위치 트랜지스터(Q8)가 도통하게 된다. 따라서, 상기 구동 전류(Id)가 저항 (R4, R6) 및 트랜지스터(Q7)의 베이스-에미터간 전압(VBE7)에 의해 결정된 임계치 전류보다 커지면, 스위칭 트랜지스터(Q8)를 거쳐 상기 입력 단자(P1)에의 입력 전압(Vi)이 구동 전류 억제 회로(26)에 인가되어, 이 구동 전류 억제 회로(26)가 능동화 된다.
구동 전류 억제 회로(26)는 전류 미러 회로를 구성하는 한 쌍의 트랜지스터(Q9, Q10) 및 저항(R8, R9)과, 상기 동작 제어 회로(27)로부터의 출력에 의해 구동되는 트랜지스터(Q11) 및 그 바이어스용 저항(R10)과, 트랜지스터(Q12)를 구비하여 구성되어 있다. 쌍을 이루는 트랜지스터(Q9, Q10)의 에미터는 저항(R8, R9)를 각각 거쳐, 상기 입력 단자(P1)에 접속되어 있다. 트랜지스터(Q9)의 콜렉터는 저항(R11) 및 트랜지스터(Q11)로부터 단자(P13)을 거쳐, 출력 단자(P2)에 접속되어 있다. 트랜지스터(Q12)는 상기 전류 미러 회로의 출력용이고, 이 에미터는 트랜지스터(Q9, Q10)의 베이스 및 트랜지스터(Q10)의 콜렉터에 접속되어 있고, 베이스는 저항(R11)과 트랜지스터(Q9)의 콜렉터와의 접속점에 접속되어 있고, 콜렉터로부터는 라인(32)에 후술하는 바와 같이 입출력간 전압(Vi-o)에 대응한 전류(If)가 출력된다. 상기 동작 제어 회로(27)의 트랜지스터(Q8)가 도통하면, 저항(R10)에 의해 트랜지스터(Q11)의 베이스에 바이어스 전압이 인가되고, 이에 의해 이 트랜지스터(Q11)가 도통하여, 상기 라인(32)에는 상기 전류(If)가 출력된다.
한편, 과전류 보호 회로(24)는 상기 트랜지스터(Q5, Q6)와 동일하게, 차동 증폭기(31)로부터 구동 트랜지스터(Q2)에의 구동 전류를 바이패스할 수 있는 바이패스 트랜지스터(Q13)와, 그 바이어스용 상기 저항(R5) 및 저항(R12)를 구비하여 구성되어 있다. 상기 라인(32)을 거친 전류(If)는 바이패스 트랜지스터(Q13)의 베이스에 인가된다. 또 이 바이패스 트랜지스터(Q13)의 베이스에는, 저항(R5)의 단자간 전압이 입력 저항(R12)을 거쳐 입력된다. 따라서, 이 과전류 보호 회로(24)는 바이패스 트랜지스터(Q13)의 도통에 필요한 베이스 에미터간 전압 VBE13으로 할 때에,
VBE13≒ R12 x If + R5 x (If + Id) ----- (4)
가 되도록 동작한다.
따라서, 과전류에 의해 상기 입출력간 전압(Vi-o)이 커지게 되어 전류(If)가 커지게 되면, 상기 식의 R12×If, R5×If가 커지게 되고, R5×Id가 작아지고, 즉, 구동 전류(Id)가 억제될 수 있게 된다. 이로 인해, 과전류에 대한 보호 동작이 행해진다.
상술한 바와 같이 구성된 제어 회로(22)에서, 이하에 본 발명에 따른 구동 전류 억제 회로(26)에 의한 출력 트랜지스터(Q1)에서의 파워 손실(Po)의 억제 동작을 상술한다. 출력 트랜지스터(Q1)에 의한 출력 전류(Io)는 이 출력 트랜지스터(Q1)의 전류 증폭률을 hFE로 하면,
Io = hFE x Id ---- (5)
으로 표현하기 때문에, 상기 식1로부터 파워 손실(Po)은,
Po = Vi-o x hFE x Id ---- (6)
이 된다.
따라서, 파워 손실(Po)은 전류 증폭률(hFE)의 입출력간 전압(Vi-o)의 의존성과, 이 입출력간 전압(Vi-o)에 대응하여, 출력 트랜지스터(q1)의 구동 전류(Id)를 제어하는 것에 의해, 소정 레벨 이하로 제어 가능하게 되는 것을 이해할 수 있다.
이에 대하여, 상기 구동 전류 억제 회로(26)의 동작 상태에서는,
Vi-0 = 2 x VBE+ R11 x I11 + V8 + VCE11(sat) ---- (7)
이 성립한다. 단, VBE는 트랜지스터(Q9, Q10, Q12)의 도통에 필요한 베이스-에미터간 전압이고, I11은 저항(R11)을 흐르는 전류치이고, V8은 저항(R8)에 의한 강하 전압이고, VCE11(sat)는 트랜지스터(Q11)의 콜렉터-에미터간 포화 전압이다.
또한, 트랜지스터(Q9, Q10)의 전류 미러 동작에 의해, I11≒If이 된다. 따라서, 상기 식7에서, 예를 들어 Vi-o=3V, VBE=0.7V, R11=10kΩ, V8=0.2V, VCE11(sat)=0.1V로 하면, If=130μA가 된다. 이에 대하여, Vi-o=20V가 되면, If=1.83mA 가 된다.
따라서, 상기 식4로부터, 이와 같은 전류(If)의 증가에 반비례하여 구동 전류(Id)가 감소하고, 상기 파워 손실(Po)가 소정 레벨 이하가 되도록 하는 구동 전류(Id)의 억제 동작이 실현된다. 이에 의해, 제5도에서 참조 부호 β1 에서부터 β2, β3로 표시하고 있는 바와 같이, 입출력 전압(Vi-o)의 증대에 대하여, 출력 전류(Io)가 억제되게 된다.
이와 같이 하여, 출력 트랜지스터(Q1)과 제어 회로(22)의 2개의 칩으로 구성되어, 출력 라인(33)에 전류 검출 저항을 개재하지 않고, 저손실화를 실현하는 직류 안정화 전원 회로(21)에서 출력 트랜지스터(Q1)에 의한 파워 손실(Po)의 증대에 대하여 출력 전류(Io)를 억제하기 때문에, 출력 트랜지스터(Q1)의 손상을 미연에 방지 할 수가 있다. 또 이에 의하여, 출력 트랜지스터(Q1)의 전류 정격을 무작정 크게 할 필요가 없게 되어, 칩의 크기를 축소할 수 있다.
또한, 구동 전류 억제 회로(26)가 항시 능동화되어 있으면, 무부하에 근접한 상태에서 입력 전압(Vi)이 높은 경우에는, 트랜지스터(Q9, Q11)를 거쳐 출력 단자(P2)로 전류가 흐른다. 한편, 트랜지스터의 베이스-에미터간의 임계치 전압은, 예를 들어 1℃ 상승당 2mV 저하한다. 이 때문에, 특히 고온 상태에서는, 상기 베이스-에미터간 전압(VBE)의 저하에 수반하여, 출력 전압(Vo)이 바람직하지 않게 상승하여 버리지만, 동작 제어 회로(27)에 의해서 능동 전류(Id)가 감소하면, 구동 전류 억제회로(26)는 능동화되지 않게 되어, 상술한 바와 같은 불합리한 일이 생기지 않는다.
본 발명의 또 다른 실시 형태에 대해 제6도에 기초하여 설명하면 이하와 같다.
제6도는 본 발명의 또 다른 실시 형태의 직류 안정화 전원 회로(41)의 전기 회로도이다. 이 직류 안정화 전원 회로(41)는 전술한 직류 안정화 전원 회로(21)와 유사하여, 대응하는 부분에는 동일한 참조 부호를 붙이고, 이에 대한 설명은 생략한다. 이 직류 안정화 전원 회로(41)에서는, 동작 제어 회로(27a)는 스위치 트랜지스터(Q21)와, 저항(R21)을 구비하여 구성되어 있다. 스위치 트랜지스터(Q21)의 베이스는 상기 구동 트랜지스터(Q3)의 콜렉터, 즉 출력 트랜지스터(Q1)의 베이스와 접속 되어 있고, 콜렉터는 상기 저항(R10) 및 트랜지스터(Q11)의 베이스에 접속 되어 있고, 에미터는 저항(R21)을 거쳐 상기 입력 단자(P1)에 접속 되어 있다.
따라서, 전술한 직류 안정화 전원 회로(21)에서는, 구동 전류(Id)가 소정 레벨 이상이 되면 구동 전류 억제 회로(26)를 능동화하고 있는 데 반하여, 이 직류 안정화 전원 회로(41)와 같이 출력 트랜지스터(Q1)의 베이스-에미터간 전압의 상승을 검출하여 구동 전류 억제 회로(26)를 능동화하도록 하여도 좋다. 이와 같은 구성은 출력 트랜지스터(Q1)가 제어 회로(22)와 일체로 봉지되어 있는 등으로 하여, 스위치 트랜지스터(Q21)를 출력 트랜지스터(Q1)와 동일한 온도 환경으로 할 수 있는 경우에 적절히 실시할 수 있어, 동작 제어를 위한 구성을 간략화할 수 있다.
또한 이 구성은, 이 구성과 동일하게 출력 트랜지스터와 제어 회로가 일체로 구성되는 경우에 실시 가능한 전술한 출력 트랜지스터가 멀티콜렉터 구조의 구성에 비하여, 출력 트랜지스터(Q1)에 특수한 구조를 필요로 하지 않기 때문에, 저비용으로 실현할 수 있다.
게다가, 상기 동작 제어에는, 예를 들어 상기 구동 전류(Id)가 무부하의 값보다 커지게 된 것, 또는 소정의 변화률 이상으로 커지게 된 것을 검지하는 등으로서, 상기 구동 전류(Id)의 증가를 검지하도록 하여도 좋다.
발명의 상세한 설명란에 있어서 구체적인 실시 형태 또는 실시예는, 어디까지나 본 발명의 기술 내용을 명확하게 하는 것으로서, 이와 같은 구체예만으로 한정하여 협의 해석해야 하는 것은 아니고, 본 발명의 정신과 다음에 기재된 특허 청구 사항의 범위내에서 여러가지로 변경하여 실시할 수 있는 것이다.

Claims (9)

  1. 입출력 단자간에 전류 검출 저항이 개재되어 있지 않는 직류 안정화 전원 회로에 있어서, 입출력 단자간에 스루 소자로서 개재된 PNP형 트랜지스터; 출력 단자의 전압을 분압한 전압과 미리 정한 기준 전압의 차이에 대응하여, 상기 트랜지스터의 베이스의 구동 전류를 제어하는 구동 전류 공급 수단; 및 상기 입출력 단자간의 전압을 검출하고, 그 검출 결과에 대응하여 상기 구동 전류 공급 수단에 의한 구동 전류를 억제시키는 구동 전류 억제 수단을 구비하는 것을 특징으로 하는 직류 안정화 전원 회로.
  2. 제1항에 있어서, 상기 구동 전류가 증가하면, 또는 미리 정해진 값 이상이 되면, 상기 구동 전류 억제 수단을 능동화하는 동작 제어 수단을 더 구비하는 것을 특징으로 하는 직류 안정화 전원 회로.
  3. 제1항에 있어서, 상기 트랜지스터의 베이스-에미터 간의 전압의 상승을 검지하면, 상기 구동 전류 억제 수단을 능동화하는 동작 제어 수단을 더 구비하는 것을 특징으로 하는 직류 안정화 전원 회로.
  4. 입출력 단자간에 전류 검출 저항이 개재되어 있지 않는 직류 안정화 전원 회로에 있어서, 입력 단자와 출력 단자간에 스루 소자로서 개재된 PNP형 출력 트랜지스터; 상기 입력 단자로부터의 입력 전압으로부터 미리 정해진 기준 전압을 작성하는 기준 전압 발생 회로; 상기 출력 단자로부터의 출력 전압을 분압하여 조정요 전압을 출력하는 분압회로; 상기 조정용 전압과 상기 기준 전압과의 차이를 증폭하여 출력하는 오차 증폭 회로; 상기 오차 증폭 회로로부터의 출력에 대응하여, 조정용 전압이 기준 전압보다 낮아지는 만큼, 상기 출력 트랜지스터의 베이스의 구동 전류를 인입하는 베이스 구동 회로; 및 상기 입출력 단자 간의 전압을 검출하여, 그 검출 결과에 대응하여 상기 베이스 구동 회로의 구동 전류의 인입을 억제시키는 구동 전류 억제 회로를 구비하는 것을 특징으로 하는 직류 안정화 전원 회로.
  5. 제4항에 있어서, 상기 출력 트랜지스터가 설치되는 칩과, 상기 기준 전압 발생 회로, 상기 분압 회로, 상기 오차 증폭 회로, 상기 베이스 구동 회로 및 상기 구동 전류 억제 회로가 일체화된 제어 회로의 2개의 칩으로 구성되는 것을 특징으로 하는 직류 안정화 전원 회로.
  6. 입출력 단자간에 전류 검출 저항을 개재하지 않은 직류 안정화 전원 회로에 있어서, 입력 단자와 출력 단자사이에 스루 소자로서 개재된 PNP형 출력 트랜지스터; 상기 출력 단자로부터의 출력 전압을 분압하여 조정용 전압을 출력하는 분압회로; 상기 조정용 전압과 미리 정해진 기준 전압과의 차이에 대응하여, 상기 출력 트랜지스터의 베이스의 구동 전류를 제어하여, 상기 출력 전압을 일정하게 유지하는 정전압 회로; 상기 조정용 전압의 저하에 수반하여 상기 구동 전류를 억제하고, 상기 출력 전압의 저하에 대하여 상기 출력 트랜지스터의 보호 동작을 행하는 단락 보호 회로; 상기 입출력 단자간의 전압에 대응한 전류를 출력하여, 상기 구동 전류를 억제시키는 구동 전류 억제 회로; 상기 구동 전류 억제 회로를 능동화하는 동작 제어 회로; 및 상기 구동 전류가 미리 정해진 값 이상이 될 때 또는 상기 구동 전류 억제 회로로부터의 전류에 따라서, 상기 구동 전류를 억제하여 과전류에 대한 보호 동작을 행하는 과전류 보호 회로를 구비하는 것을 특징으로 하는 직류 안정화 전원 회로.
  7. 제6항에 있어서, 상기 동작 제어 회로는, 상기 구동 전류가 증가하면, 또는 미리 정해진 값 이상이 되면, 상기 구동 전류 억제회로를 능동화시키는 것을 특징으로 하는 직류 안정화 전원 회로.
  8. 제6항에 있어서, 상기 동작 제어 회로는, 상기 출력 트랜지스터의 베이스-에미터간 전압의 상승을 검지하면, 상기 구동 전류 억제회로를 능동화하는 것을 특징으로 하는 직류 안정화 전원 회로.
  9. 제6항에 있어서, 상기 출력 트랜지스터가 설치되는 칩과, 상기 분압 회로, 상기 정전압회로, 상기 단락 보호 회로, 상기 구동 전류 억제 회로, 상기 동작 제어 회로 및 상기 과전류 보호 회로가 일체화된 제어 회로의 2개의 칩으로 구성되어 있는 것을 특징으로 하는 직류 안정화 전원 회로.
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