KR100341001B1 - 단락 회로 보호 기능을 갖는 출력 전력 증폭 회로 - Google Patents

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Abstract

본 발명은 보호 동작 범위가 넓고, 사이리스터 회로를 사용하지 않고서, 출력 트랜지스터의 단락이 해제될 때까지 보호 동작을 유지할 수 있는 단락 회로 보호 기능을 갖는 출력 전력 증폭 회로를 제공하는 것을 목적으로 한다.
본 발명에 따른 단락 회로 보호 기능을 갖는 출력 전력 증폭 회로는, 전력 증폭 신호를 발생시키는 출력 트랜지스터와, 상기 출력 트랜지스터의 콜렉터 전류 및 콜렉터 전압을 검출하는 검출 회로와, 상기 검출 회로에 의하여 검출되는 콜렉터 전류의 값이 소정의 전류치에 도달하고 상기 검출 회로에 의하여 검출되는 콜렉터 전압의 값이 소정의 설정 범위내의 값이 되었을 때 상기 출력 트랜지스터의 보호 동작을 실행하는 보호 동작 회로를 구비하는 것을 특징으로 하고 있다.

Description

단락 회로 보호 기능을 갖는 출력 전력 증폭 회로{OUTPUT POWER AMPLIFIER CIRCUIT WITH SHORT-CIRCUIT PROTECTIVE FUNCTION}
본 발명은 단락 회로 보호 기능을 갖는 출력 전력 증폭 회로에 관한 것으로, 특히, 반도체 집적 회로에 있어서의 출력 전력 증폭 회로에 적합한 것에 관한 것이다.
도 5는 종래의 단락 회로 보호 기능을 갖는 출력 전력 증폭 회로의 구성의 일예를 도시한 회로도이다.
도 5에 도시한 종래의 출력 전력 증폭 회로의 구성의 접속 관계는 다음과 같다. 기준 전위 노드 Vcc와 접지 전위 노드 GND 와의 사이에는 PNP 트랜지스터 (Q1), NPN 트랜지스터(Q2)가 순서대로 직렬 접속되어 있고, PNP 트랜지스터(Q1)의 콜렉터와 NPN 트랜지스터(Q2)의 콜렉터와의 접속 노드가 출력 전위 노드 Vout로 되어 있다. 트랜지스터(Q1, Q2)는 후술하는 바와 같이, B급 푸시풀 출력 전력 증폭 회로의 출력 트랜지스터이고, 트랜지스터(Q1, Q2)의 베이스는 트랜지스터(Q1, Q2)를 구동하는 구동 트랜지스터에 각각 접속되어 있다.
차례로 직렬 접속된 저항 R1, PNP 트랜지스터(Q3), NPN 트랜지스터(Q4), 저항 R3이 PNP 트랜지스터(Q1)에 병렬로 접속되어 있다. PNP 트랜지스터(Q1, Q3)의 베이스는 서로 접속되고, NPN 트랜지스터(Q4)의 베이스와 콜렉터는 서로 접속되어 있다. 차례로 직렬 접속된 NPN 트랜지스터(Q7), 저항 R7 및 R8도 PNP 트랜지스터 (Q1)에 병렬로 접속되어 있다. 차례로 직렬 접속된 NPN 트랜지스터(Q6), 저항 R4는 저항 R8에 병렬로 접속되어 있고, NPN 트랜지스터(Q6)의 베이스는 NPN 트랜지스터(Q4)의 베이스와 서로 접속되어 있다. 기준 전위 노드 Vcc와 소정의 전위 노드 Vs와의 사이에는 직류 전압원 Vsat1, 제너 다이오드(Z1), PNP 트랜지스터(Q8)가 차례로 직렬 접속되어 있다.
차례로 직렬 접속된 저항 R5, NPN 트랜지스터(Q5), 저항 R2가 NPN 트랜지스터(Q2)에 병렬로 접속되어 있고, 저항 R6이 NPN 트랜지스터(Q5), 저항 R2에 병렬로 접속되어 있다. NPN 트랜지스터(Q2, Q5)의 베이스는 서로 접속되어 있다. 출력 전위 노드 Vout과 소정의 전위 노드 Vs와의 사이에는 제너 다이오드(Z2), PNP 트랜지스터(Q9), NPN 트랜지스터(Q10)가 차례로 직렬 접속되어 있다. PNP 트랜지스터(Q9)의 베이스는 NPN 트랜지스터(Q5)의 콜렉터에 접속되고, NPN 트랜지스터(Q10)의 베이스와 콜렉터는 서로 접속되어 있다.
또한, 기준 전위 노드 Vcc와 접지 전위 노드 GND와의 사이에는 NPN 트랜지스터(Q11), PNP 트랜지스터(Q12), 저항(R9, R10, Rl1), NPN 트랜지스터(Q13), PNP 트랜지스터(Q14)가 차례로 직렬 접속되어 있고, NPN 트랜지스터(Q11)의 베이스와 콜렉터와의 사이에는 직류 전압원 Vsat2가 접속되며, PNP 트랜지스터(Q12), NPN 트랜지스터(Q13), PNP 트랜지스터(Q14)의 베이스와 콜렉터는 각각 서로 접속되어 있다. NPN 트랜지스터(Q11)의 에미터와 PNP 트랜지스터(Q12)의 에미터와의 접속 노드와 접지 전위 노드 GND와의 사이에는 저항 R15, 제너 다이오드(Z3)가 차례로 직렬 접속되어 있다.
기준 전위 노드 Vcc와 출력 전위 노드 Vout과의 사이에는 PNP 트랜지스터(Q15), 저항 R12, NPN 트랜지스터(Q16), PNP 트랜지스터(Q21), 저항 R14가 차례로 직렬 접속되어 있다. PNP 트랜지스터(Q15)의 베이스와 콜렉터는 서로 접속되고, NPN 트랜지스터(Q16)의 베이스는 저항 R10과 저항 R11과의 접속 노드에 접속되며, PNP 트랜지스터(Q21)의 베이스와 콜렉터는 서로 접속되어 있다.
기준 전위 노드 Vcc와 접지 전위 노드 GND와의 사이에는 PNP 트랜지스터 (Q17), 저항 R13이 차례로 직렬 접속되어 있고, PNP 트랜지스터(Q21)의 콜렉터와 PNP 트랜지스터(Q17)의 콜렉터와의 사이에는 PNP 트랜지스터(Q20), PNP 트랜지스터 (Q18)가 차례로 직렬 접속되어 있다. PNP 트랜지스터(Q17)의 베이스는 PNP 트랜지스터(Q15)의 베이스에 접속되고, PNP 트랜지스터(Q20)의 베이스와 콜렉터는 서로 접속되며, PNP 트랜지스터(Q18)의 베이스는 저항 R9와 저항 R10과의 접속 노드에 접속되어 있다.
기준 전위 노드 Vcc와 접지 전위 노드 GND와의 사이에는 NPN 트랜지스터 (Q22), PNP 트랜지스터(Q24), 저항 R19 및 R20이 차례로 직렬 접속되어 있고, NPN 트랜지스터(Q22)의 베이스는 저항 R15와 제너 다이오드(Z3)와의 접속 노드에 접속되어 있다. 또한, 차례로 직렬 접속된 저항 R21 및 R22, NPN 트랜지스터(Q25) 및차례로 직렬 접속된 PNP 트랜지스터(Q26), 저항 R23 및 R24가 차례로 직렬 접속된 PNP 트랜지스터(Q24), 저항 R19 및 R20에 각각 병렬로 접속되어 있다. PNP 트랜지스터(Q24, Q26)의 베이스는 저항 R21과 저항 R22와의 접속 노드에 접속되어 있고, NPN 트랜지스터(Q25)의 베이스는 저항 R19와 저항 R20과의 접속 노드에 접속되고, 이 접속 노드는 소정의 전위 노드 Vs에 접속되어 있다.
소정의 전위 노드 Vs와 접지 전위 노드 GND와의 사이에는 저항 R16 및 R17이 차례로 직렬 접속되고, 저항 R16과 저항 R17과의 접속 노드와 접지 전위 노드 GND 와의 사이에는 NPN 트랜지스터(Q19)가 접속되어 있으며, NPN 트랜지스터(Q19)의 베이스는 PNP 트랜지스터(Q17, Q18)의 콜렉터에 접속되어 있다. 저항 R16과 저항 R17 과의 접속 노드와 NPN 트랜지스터(Q22)의 에미터와의 사이에는 저항 R18이 접속되어 있다. 또한, 소정의 전위 노드 Vs와 접지 전위 노드 GND와의 사이에는 NPN 트랜지스터(Q23)가 접속되고, NPN 트랜지스터(Q23)의 베이스는 NPN 트랜지스터 (Q19)의 콜렉터에 접속되어 있다.
기준 전압원 V1의 고전위측 노드와 접지 전위 노드 GND와의 사이에는 저항 R26, NPN 트랜지스터(Q27, Q28)가 차례로 직렬 접속되어 있고, NPN 트랜지스터 (Q27, Q28)의 베이스와 콜렉터는 각각 서로 접속되어 있다. NPN 트랜지스터(Q27)의 베이스에 베이스가 접속된 NPN 트랜지스터(Q30)의 에미터와 접지 전위 노드 GND와의 사이에는 저항 R27이 접속되어 있고, NPN 트랜지스터(Q30)의 콜렉터는 출력 증폭 회로의 바이어스 정전류원 소자에 접속되어 있다. NPN 트랜지스터(Q27, Q30)의 베이스와 접지 전위 노드 GND와의 사이에 접속된 NPN 트랜지스터(Q29)의 베이스와, 저항 R23과 저항 R24와의 접속 노드의 사이에는 저항 R25가 접속되어 있다.
도 5에 도시한 종래의 단락 회로 보호 기능을 갖는 출력 전력 증폭 회로의 기능적 구성은 다음과 같다. 트랜지스터(Q1, Q2)는 상술한 바와 같이, B급 푸시풀 출력 전력 증폭 회로의 출력 트랜지스터이다. 트랜지스터(Q3∼Q10), 저항 R1∼R8, 제너 다이오드(Z1∼Z2), 직류 전압원 Vsat1으로 구성되는 회로는 단락시에는 출력 트랜지스터 전력 검출부이고, 접지 전위 노드 GND에 대하여 단락시에는 트랜지스터(Q3, Q4, Q6∼Q8), 저항(R1, R3, R4, R7, R8), 제너 다이오드(Z1), 직류 전압원 Vsat1에서 전력 검출을 행하고, 전원 전위 노드 Vcc에 대하여 단락시에는 트랜지스터(Q5, Q9, Q10), 저항(R2, R5, R6), 제너 다이오드(Z2)에서 전력 검출을 행한다. 또한, 트랜지스터(Q22∼Q26), 저항 R15∼R24, 제너 다이오드(Z3)로 구성되는 회로는 단락시 보호 동작을 유지하는 사이리스터 회로이고, 트랜지스터(Q11∼Q21), 저항 R9∼R14, 직류 전압원 Vsat2로 구성되는 회로는 사이리스터의 리셋 회로로서, 출력 전압 검출을 행하고 있다. 트랜지스터(Q27, Q28, Q30), 저항 R26 및 R27, 기준 전압원 V1은 바이어스 정전류원 회로, 트랜지스터(Q29), 저항 R25는 보호 동작으로서 전력 증폭 회로의 바이어스를 해제하는 회로이다. 직류 전압원 Vsat1 및 Vsat2의 전압은 PNP 스위치 트랜지스터의 포화 전압이다. 직류 전압원 V1의 전압은 NPN 트랜지스터(Q27, Q30)의 베이스의 전위가 NPN 트랜지스터(Q30)의 순방향 전압 VF의 2배인 2VF가 되도록 설정된다.
보호 동작을 행하기 위해서는 먼저 기준 전위 노드 Vcc 또는 접지 전위 노드 GND에 단락되어 대전류를 흐르게 하는 출력 트랜지스터(Q1, Q2)의 콜렉터ㆍ에미터간 전압 Vce 및 콜렉터 전류 Ic, 즉 전력을 검출할 필요가 있다. 검출된 전력이설정 감도 수준을 초과하고, 출력 전압 Vout이 설정 범위내에 들어가면, 트랜지스터(Q8, Q9, Q10)와, 트랜지스터(Q19)가 온함으로써 사이리스터가 온한다. 이것에 의해 트랜지스터(Q29)가 온, 트랜지스터(Q30)가 오프가 되며, 출력 트랜지스터가 단락되어 있는 동안 보호 동작을 행한다.
출력대 기준 전위 노드 Vcc와의 단락시의 구체적인 보호 회로 동작에 대해서 설명한다. 먼저, 전력 검출부에 있어서 트랜지스터(Q9, Q10)가 온하기 위한 조건은 저항 R5의 양단 전압이 Vz(Z2)+VF(Q9)를 초과할 때이고, 다음의 수학식 1과 같이 표시된다.
(R5/(R5+R6)) ×Vout
+ ((R5 ×R6)/(R5+R6)) ×Ic(Q5)
＞ Vz(Z2)+VF(Q9)
단, Vz는 제너 다이오드의 역전압, VF는 트랜지스터의 순방향 전압으로 한다.
또한, 트랜지스터(Q5)는 트랜지스터(Q2)와 함께 전류 미러를 구성하고 있고, 콜렉터 전류(Ic(Q2))는 다음의 수학식 2로부터 구해진다.
Ic(Q5)
= 1/Re(Q2) ×(R2 ×Ic(Q5)
+ VT ×1n((Se(Q2)/Se(Q5) ×Ic(Q5))/Ic(Q2))
단, Re는 트랜지스터 내부의 에미터 저항, Se는 베이스ㆍ에미터간 접합 면 적, VT(=kT/q)는 열전압으로 한다.
다음에, 전압 검출부에 있어서 트랜지스터(Q19)가 온하기 위해서는 트랜지스터(Q18, Q20)가 온해야만 되고, 그 조건은 포화 전압 Vsat2=0으로 하면 다음의 수학식 3과 같이 표시된다.
Vout ＞ Vcc－(Vcc－4Vbe) ×(R9/(R9+R10+R11))
이상의 조건이 충족된 경우에, 트랜지스터(Q9, Q10)와, 트랜지스터(Q19)가 온함으로써 사이리스터가 온하고, 이것에 의해 트랜지스터(Q29)가 온, 트랜지스터 (Q30)가 오프가 되며, 출력 트랜지스터가 단락되어 있는 동안 보호 동작을 행한다.
또한, 출력대 GND 단락시의 검출 동작도 동일한 원리가 된다.
도 6은 종래의 출력 전력 증폭 회로의 보호 동작 시스템을 도식적으로 나타낸 설명도이다. 상술한 바와 같이, 출력 트랜지스터 전력 검출 회로(61)가 출력 트랜지스터의 전력 검출을 행함으로써, 사이리스터 회로(62)가 래치 동작하고, 이것에 의해 출력 트랜지스터가 전원 전위 노드 Vcc 또는 접지 전위 노드 GND에 단락되어 있는 동안 보호 동작(63)이 유지된다. 또한, 사이리스터 리셋 회로(64)는 출력 전압을 검출하고, 사이리스터 회로(62)의 래치 동작을 유지하는 것이 필요없게 되었을 때에는 사이리스터 회로(62)의 래치 동작을 해제한다.
그러나, 종래의 출력 전력 증폭 회로에 있어서는, 출력이 저항분을 갖는 와이어에 의해 단락되었을 경우에 다음과 같은 2 가지 문제점이 있었다.
도 7은 종래의 출력 전력 증폭 회로의 보호 감도 곡선을 도시한 그래프이다.
첫번째로, 출력대 전원 전위 노드 Vcc 단락의 경우, 저항분을 갖는 와이어에 의해 단락이 행해지면, 대전류가 흘러 와이어의 양단에 전압 강하가 발생하여 Vout＜Vcc가 되고, 도 7에 도시된 바와 같이 트랜지스터(Q2)의 콜렉터ㆍ에미터간 전압 Vce가 Vz(Z2)+VF(Q9) 이하에서는 전력 검출을 행할 수 없다.
두번째로, 전압 검출에 있어서는 Vcc－Vout＞V(R9)가 되었을 경우에 검출 범위로부터 벗어나 트랜지스터(Q19)가 온할 수 없게 된다.
본 발명은 상기 문제점을 감안하여 이루어진 것으로, 그 목적은 보호 동작 범위가 넓고, 사이리스터 회로를 사용하지 않고서 출력 트랜지스터의 단락이 해제될 때까지 보호 동작을 유지할 수 있는 단락 회로 보호 기능을 갖는 출력 전력 증폭 회로를 제공하는 것이다.
도 1은 본 발명의 제1 실시예에 따른 출력 전력 증폭 회로의 회로도.
도 2는 본 발명에 따른 출력 전력 증폭 회로의 보호 동작 시스템을 도식적으로 나타낸 설명도.
도 3은 본 발명에 따른 출력 전력 증폭 회로의 보호 감도 곡선을 도시한 그래프.
도 4는 본 발명의 제2 실시예에 따른 출력 전력 증폭 회로의 회로도.
도 5는 종래의 단락 회로 보호 기능을 갖는 출력 전력 증폭 회로의 구성의 일예를 도시한 회로도.
도 6은 종래의 출력 전력 증폭 회로의 보호 동작 시스템을 도식적으로 나타낸 설명도.
도 7은 종래의 출력 전력 증폭 회로의 보호 감도 곡선을 도시한 그래프.
〈도면의 주요부분에 대한 부호의 설명〉
Q: 바이폴라 트랜지스터
R: 저항
Z: 제너 다이오드
V: 직류 전압원 또는 전위 노드
20: 검출 회로
21: 출력 트랜지스터 전류 검출 회로
22: 출력 전압 검출 회로
23, 63: 보호 동작
61: 출력 트랜지스터 전력 검출 회로
62: 사이리스터 회로
64: 사이리스터 리셋 회로
본 발명에 따른 단락 회로 보호 기능을 갖는 출력 전력 증폭 회로에 의하면,
전력 증폭 신호를 발생시키는 출력 트랜지스터와,
상기 출력 트랜지스터의 콜렉터 전류 및 콜렉터 전압을 검출하는 검출 회로와,
상기 검출 회로에 의하여 검출되는 콜렉터 전류의 값이 소정의 전류치에 도달하고, 상기 검출 회로에 의하여 검출되는 콜렉터 전압의 값이 소정의 설정 범위내의 값이 되었을 때, 출력 트랜지스터의 보호 동작을 실행하는 보호 동작 회로를 구비하는 것을 특징으로 하고 있다.
이 구성에 의해, 출력 트랜지스터의 전력이 아니라 콜렉터 전류 및 콜렉터 전압을 각각 검출하기 때문에, 콜렉터 전류가 소정의 설정 기준 전류치 이상이 되었을 때, 콜렉터 전압의 값이 설정 범위내의 값으로 되어 있으면, 출력 트랜지스터의 보호 동작이 행해진다. 그 결과, 보호 동작 범위가 확대되고, 이상 상태를 확실하게 검출하여 보호 동작을 행할 수 있다.
본 발명에 따른 출력 전력 증폭 회로의 출력은 트랜지스터의 보호를 확실하게 행하기 위해서, 출력 트랜지스터의 콜렉터가 소정의 저임피던스 노드에 단락되어 있는 동안은 보호 동작을 유지하도록 구성하면 좋다.
보다 구체적인 구성으로서는,
전력 증폭 신호를 발생시키기 위해 푸시풀 접속된 제1 및 제2 트랜지스터와,
상기 제1 및 제2 트랜지스터와 함께 전류 미러를 각각 구성하는 제3 및 제4 트랜지스터와,
상기 제3 및 제4 트랜지스터의 콜렉터 전류 검출에 있어서의 기준 전류를 각각 발생하는 제5 및 제6 트랜지스터와,
상기 제3 트랜지스터의 콜렉터 전류와 상기 제5 트랜지스터의 콜렉터 전류가 동일하게 되었을 때, 제1 트랜지스터의 콜렉터 전압을 제1 비교 전압과 비교하는 제7 트랜지스터와,
상기 제4 트랜지스터의 콜렉터 전류와 상기 제6 트랜지스터의 콜렉터 전류가 동일하게 되었을 때, 제2 트랜지스터의 콜렉터 전압을 제2 비교 전압과 비교하는 제8 트랜지스터와,
통상 동작시에는 상기 제1 및 제2 트랜지스터로 바이어스 정전류를 공급하는 바이어스 정전류원 회로와,
상기 제1 트랜지스터의 콜렉터가 소정의 전원 전위 노드에 단락된 상태하에서 상기 제2 트랜지스터의 콜렉터 전압과 상기 제2 비교 전압의 비교 동작에 기초하여 상기 제8 트랜지스터를 오프시키거나 또는 상기 제2 트랜지스터의 콜렉터가 소정의 접지 전위 노드에 단락된 상태하에서 상기 제1 트랜지스터의 콜렉터 전압과 상기 제1 비교 전압의 비교 동작에 기초하여 상기 제7 트랜지스터를 오프시킬 때, 상기 바이어스 정전류의 공급을 정지시키는 바이어스 정전류 정지 회로와,
상기 제1 트랜지스터의 콜렉터가 소정의 전원 전위 노드에 단락되어 있는 동안은 제4 트랜지스터의 콜렉터 전류가 제6 트랜지스터의 콜렉터 전류보다 작아지더라도 상기 바이어스 정전류 정지 회로에 의한 바이어스 정전류의 공급 정지를 유지시키는 제1 보호 동작 유지 회로와,
상기 제2 트랜지스터의 콜렉터가 소정의 접지 전위 노드에 단락되어 있는 동안은 상기 제3 트랜지스터의 콜렉터 전류가 상기 제5 트랜지스터의 콜렉터 전류보다 작아지더라도 바이어스 정전류 정지 회로에 의한 바이어스 정전류의 공급 정지를 유지시키는 제2 보호 동작 유지 회로를 구비하는 것을 특징으로 한다.
이러한 구성에 의해, 상기 효과를 얻을 수 있고, 또한 사이리스터 회로(리셋 회로를 포함함)를 이용하지 않고서도 출력 트랜지스터의 콜렉터가 단락되어 있는 동안에는 보호 동작을 유지할 수 있다.
이하, 본 발명에 따른 출력 전력 증폭 회로의 실시예에 대해서 도면을 참조하면서 설명한다.
도 1은 본 발명의 제1 실시예에 따른 출력 전력 증폭 회로의 회로도이다.
도 1에 도시한 본 발명의 제1 실시예에 따른 출력 전력 증폭 회로의 접속 관계는 다음과 같다. 기준 전위 노드 Vcc와 접지 전위 노드 GND와의 사이에는 PNP 트랜지스터(Q1), NPN 트랜지스터(Q2)가 차례로 직렬 접속되어 있고, PNP 트랜지스터(Q1)의 콜렉터와 NPN 트랜지스터(Q2)의 콜렉터와의 접속 노드가 출력 전위 노드 Vout로 되어 있다. 트랜지스터(Q1, Q2)는 후술하는 바와 같이, B급 푸시풀 출력 전력 증폭 회로의 출력 트랜지스터이고, 트랜지스터(Q1, Q2)의 베이스는 트랜지스터(Q1, Q2)를 구동하는 구동 트랜지스터에 각각 접속되어 있다.
차례로 직렬 접속된 저항 R1, PNP 트랜지스터(Q3), NPN 트랜지스터(Q6), 저항 R4 및 차례로 직렬 접속된 저항 R3, PNP 트랜지스터(Q5), NPN 트랜지스터(Q4), 저항 R2가 차례로 직렬 접속된 PNP 트랜지스터(Q1), NPN 트랜지스터(Q2)에 각각 병렬 접속되어 있다. PNP 트랜지스터(Q3)의 베이스는 PNP 트랜지스터(Q1)의 베이스와 서로 접속되고, NPN 트랜지스터(Q2)의 베이스는 NPN 트랜지스터(Q2)의 베이스와 서로 접속되어 있다. PNP 트랜지스터(Q5), NPN 트랜지스터(Q6)의 베이스에는 각각 참조 전위 Vref1B 및 Vref2B가 부여되어 있다.
PNP 트랜지스터(Q5)의 콜렉터와 접지 전위 노드 GND와의 사이에는 PNP 트랜지스터(Q7)가 접속되어 있고, PNP 트랜지스터(Q7)의 베이스에는 참조 전위 Vref1A가 부여되어 있다. 기준 전위 노드 Vcc와 NPN 트랜지스터(Q6)의 콜렉터 사이에는 NPN 트랜지스터(Q8), PNP 트랜지스터(Q9)가 차례로 직렬 접속되어 있다. NPN 트랜지스터(Q8)의 베이스에는 참조 전위 Vref2A가 부여되어 있고, PNP 트랜지스터(Q9)의 베이스와 콜렉터는 서로 접속되어 있다.
콜렉터 전위가 제어 전위 Shunt1로 된 NPN 트랜지스터(Q11)의 에미터에는 저항 R7의 일단이 접속되고, 저항 R7의 타단에는 참조 전위 Vref1 이 부여되어 있다. NPN 트랜지스터(Q11)의 베이스ㆍ콜렉터 사이에는 NPN 트랜지스터(Q10)가 접속되어 있고, NPN 트랜지스터(Q10)의 베이스는 PNP 트랜지스터(Q5)의 콜렉터 및 PNP 트랜지스터(Q7)의 에미터에 접속되어 있다. NPN 트랜지스터(Q11)의 베이스 및 NPN 트랜지스터(Q10)의 콜렉터와 출력 전위 노드 Vout 사이에는 저항 R5가 접속되어 있다.
참조 전위 Vref2가 일단에 부여된 저항 R8의 타단에는 PNP 트랜지스터(Q13)의 에미터가 접속되고, PNP 트랜지스터(Q13)의 콜렉터 전위는 제어 전위 Shunt2로 되어 있다. PNP 트랜지스터(Q13)의 에미터ㆍ베이스 사이에는 PNP 트랜지스터(Q12)가 접속되어 있고, PNP 트랜지스터(Q12)의 베이스는 PNP 트랜지스터(Q9)의 베이스 및 콜렉터, PNP 트랜지스터(Q3) 및 NPN 트랜지스터(Q6)의 콜렉터에 접속되어 있다. PNP 트랜지스터(Q13)의 베이스 및 PNP 트랜지스터(Q12)의 콜렉터와 출력 전위 노드 Vout 사이에는 저항 R6이 접속되어 있다.
또한, 기준 전위 노드 Vcc와 접지 전위 노드 GND와의 사이에는 NPN 트랜지스터(Q21), 저항 R10, NPN 트랜지스터(Q22), PNP 트랜지스터(Q23), 저항 R11, PNP 트랜지스터(Q24)가 차례로 직렬 접속되어 있다. NPN 트랜지스터(Q21)의 베이스 콜렉터 사이에는 직류 전압원 Vsat1이 접속되어 있다. NPN 트랜지스터(Q22). PNP 트랜지스터(Q23)의 베이스와 콜렉터는 각각 서로 접속되어 있다. PNP 트랜지스터(Q24)의 베이스에는 기준 전위 Vcc의 1/2의 전위 Vcc/2가 부여되어 있다.
차례로 직렬 접속된 NPN 트랜지스터(Q25), PNP 트랜지스터(Q26)가 차례로 직렬 접속된 NPN 트랜지스터(Q21), 저항 R10, NPN 트랜지스터(Q22), PNP 트랜지스터 (Q23), 저항 R11, PNP 트랜지스터(Q24)에 병렬 접속되어 있다. NPN 트랜지스터 (Q25)의 베이스는 NPN 트랜지스터(Q22)의 콜렉터 및 베이스와 서로 접속되고, PNP 트랜지스터(Q26)의 베이스는 PNP 트랜지스터(Q23)의 콜렉터 및 베이스와 서로 접속되어 있다. NPN 트랜지스터(Q25), PNP 트랜지스터(Q26)의 콜렉터 전위가 참조 전압 Vref2로 되어 있다.
기준 전위 노드 Vcc와 접지 전위 노드 GND와의 사이에는 NPN 트랜지스터 (Q27), 저항 R12, NPN 트랜지스터(Q28), PNP 트랜지스터(Q29), 저항 R13, PNP 트랜지스터(Q30)가 차례로 직렬 접속되어 있다. NPN 트랜지스터(Q27)의 베이스에는 기준 전위 Vcc의 1/2의 전위 Vcc/2가 부여되어 있고, NPN 트랜지스터(Q28), PNP 트랜지스터(Q29), PNP 트랜지스터(Q30)의 베이스와 콜렉터는 각각 서로 접속되어 있다.
차례로 직렬 접속된 NPN 트랜지스터(Q31), PNP 트랜지스터(Q32)가 차례로 직렬 접속된 NPN 트랜지스터(Q27), 저항 R12, NPN 트랜지스터(Q28), PNP 트랜지스터 (Q29), 저항 R13, PNP 트랜지스터(Q30)에 병렬 접속되어 있다. NPN 트랜지스터 (Q31)의 베이스는 NPN 트랜지스터(Q28)의 콜렉터 및 베이스와 서로 접속되고, PNP 트랜지스터(Q32)의 베이스는 PNP 트랜지스터(Q29)의 콜렉터 및 베이스와 서로 접속되어 있다. NPN 트랜지스터(Q31), PNP 트랜지스터(Q32)의 콜렉터 전위가 참조 전압 Vref1으로 되어 있다.
기준 전위 노드 Vcc와 접지 전위 노드 GND와의 사이에는 NPN 트랜지스터 (Q33, Q34), 저항 R14, 제너 다이오드(Z1)가 차례로 직렬 접속되어 있고, NPN 트랜지스터(Q33, Q34)의 콜렉터와 베이스는 각각 서로 접속되어 있다.
기준 전위 노드 Vcc와 접지 전위 노드 GND와의 사이에는 NPN 트랜지스터 (Q35), 저항 R15, PNP 트랜지스터(Q36), NPN 트랜지스터(Q37), 저항 R16이 차례로 직렬 접속되어 있다. NPN 트랜지스터(Q35)의 베이스는 저항 R14와 제너 다이오드 (Z1)와의 접속 노드에 접속되어 있다. PNP 트랜지스터(Q36)의 베이스와 콜렉터는 서로 접속되어 있다. NPN 트랜지스터(Q35)의 에미터와 NPN 트랜지스터(Q37)의 베이스 사이에는 NPN 트랜지스터(Q45)가 접속되어 있고, NPN 트랜지스터(Q45)의 베이스는 PNP 트랜지스터(Q36) 및 NPN 트랜지스터(Q37)의 콜렉터에 접속되어 있다. PNP 트랜지스터(Q36)의 에미터 전위가 참조 전위 Vref2A로 되고, NPN 트랜지스터(Q45)의 에미터 전위가 참조 전위 Vref2B로 되어 있다.
기준 전위 노드 Vcc와 접지 전위 노드 GND와의 사이에는 저항 R17, PNP 트랜지스터(Q38), NPN 트랜지스터(Q39), 저항 R18이 차례로 직렬 접속되어 있다. PNP트랜지스터(Q38)의 베이스와 접지 전위 노드 GND 사이에는 PNP 트랜지스터(Q40)가 접속되어 있고, PNP 트랜지스터(Q40)의 베이스는 PNP 트랜지스터(Q38)의 콜렉터에 접속되어 있다. NPN 트랜지스터(Q39)의 베이스는 NPN 트랜지스터(Q45)의 에미터에 접속되어 있다. PNP 트랜지스터(Q38) 및 NPN 트랜지스터(Q39)의 콜렉터 전위가 참조 전위 Vref1A로 되고, PNP 트랜지스터(Q40)의 에미터 전위가 참조 전위 Vref1B로 되어 있다.
기준 전위 노드 Vcc와 접지 전위 노드 GND 사이에는 저항 R20, NPN 트랜지스터(Q41)가 차례로 직렬 접속되어 있고, NPN 트랜지스터(Q41)의 베이스와 접지 전위 노드 GND 사이에는 저항 R19가 접속되어 있다. NPN 트랜지스터(Q41)의 베이스에는 제어 전위 Shunt2가 부여되어 있다.
기준 전위 노드 Vcc와 접지 전위 노드 GND 사이에는 PNP 트랜지스터(Q42), 저항 R23이 차례로 직렬 접속되어 있고, 저항 R20과 NPN 트랜지스터(Q41)의 콜렉터와의 접속 노드와 PNP 트랜지스터(Q42)의 베이스의 사이에는 저항 R21이 접속되어 있다. 저항 R20, NPN 트랜지스터(Q41)의 콜렉터, 저항 R21이 서로 접속된 접속 노드에는 제어 전위 Shunt1 이 부여되어 있다.
저항 R22, NPN 트랜지스터(Q46, Q47)는 차례로 직렬 접속되어 있고, 저항 R22의 일단에는 기준 전압원 V1에 의해 소정의 전위 V1 이 부여되며, NPN 트랜지스터(Q47)의 에미터는 접지 전위 노드 GND에 접속되어 있다. NPN 트랜지스터(Q46, Q47)의 베이스와 콜렉터는 각각 서로 접속되어 있다. NPN 트랜지스터(Q46)의 베이스 및 콜렉터와 접지 전위 노드 GND의 사이에는 NPN 트랜지스터(Q44)가 접속되어 있고, NPN 트랜지스터(Q44)의 베이스는 PNP 트랜지스터(Q42)의 콜렉터와 저항 R23과의 접속 노드에 접속되어 있다. NPN 트랜지스터(Q46)의 베이스 및 콜렉터에 베이스가 접속된 NPN 트랜지스터(Q43)의 에미터와 접지 전위 노드 GND의 사이에는 저항 R24가 접속되어 있고, NPN 트랜지스터(Q43)의 콜렉터는 출력 증폭 회로의 바이어스 정전류원 소자에 접속되어 있다. 기준 전압원 V1의 전압은 NPN 트랜지스터(Q46)의 콜렉터 전위가 NPN 트랜지스터의 순방향 전압 VF의 2배인 2VF가 되도록 설정된다.
도 1에 도시한 본 발명의 제1 실시예에 따른 출력 전력 증폭 회로의 기능적 구성은 다음과 같다. 트랜지스터(Q1, Q2)는 상술한 바와 같이, B급 푸시풀 출력 전력 증폭 회로의 출력 트랜지스터이다. 트랜지스터(Q3∼Q13, Q21∼Q40), 저항(R1∼R8, R10∼R18), 제너 다이오드(Z1), 직류 전압원 Vsat1으로 구성되는 회로는 단락시 출력 트랜지스터 전류 및 전압 검출 회로이고, 트랜지스터(Q43, Q46, Q47), 저항 R22 및 R24, 기준 전압원 V1으로 구성되는 회로는 바이어스 정전류원 회로이며, 트랜지스터(Q41∼Q42, Q44), 저항 R19∼R23으로 구성되는 회로는 보호 동작으로서 전력 증폭 회로의 바이어스를 해제하는 회로이다. 접지 전위 노드 GND에 대하여 단락시에는 트랜지스터(Q3, Q6, Q8, Q9, Q12, Q13), Vref2, 저항(R1, R4, R6, R8)으로 구성되는 회로에서 전압 검출을 행하고, 기준 전위 노드 Vcc에 대하여 단락시에는 트랜지스터(Q4, Q5, Q7, Q10, Q11), Vref1, 저항(R2, R3, R5, R7)으로 구성되는 회로에서 전압 검출을 행한다. 또한, 트랜지스터(Q21∼Q32), 저항(R10∼R13)으로 구성되는 회로는 기준 전위 Vcc에 따라 결정되는 참조 전위 Vref1 및 Vref2를 발생시키는 회로이고, 트랜지스터(Q33∼Q40), 저항(R14∼R18), 제너 다이오드(Z1)로 구성되는 회로는 참조 전위 Vref1B 및 Vref2B를 발생시킴으로써, 단락시 출력 트랜지스터 전류 및 전압 검출 회로의 전류 검출에 있어서의 기준 전류를 발생시키는 회로이다. 또한, 트랜지스터(Q7∼Q9)는 단락시 보호 동작을 유지하기 위한 소자이고, 트랜지스터(Q7, Q8)를 제어하는 참조 전위 Vref1A 및 Vref2A는 트랜지스터 (Q33∼Q40), 저항 R14∼R18, 제너 다이오드(Z1)로 구성되는 회로에 의해 부여된다.
본 발명의 제1 실시예에 따른 출력 전력 증폭 회로의 기본 동작은 기준 전위 노드 Vcc 또는 접지 전위 노드 GND에 단락되어 대전류를 흐르게 하는 출력 트랜지스터의 콜렉터 전류 Ic가 설정 기준 전류치에 도달하고, 또한, 출력 전압이 설정 범위내에 들어가면, 트랜지스터(Q11) 또는 트랜지스터(Q13)가 온함으로써 트랜지스터(Q41, Q42, Q44)가 온, 트랜지스터(Q43)가 오프가 되며, 출력 트랜지스터가 단락되어 있는 동안은 보호 동작을 행하는 것이다.
이하에서는, 출력대 기준 전위 노드 Vcc 단락시의 구체적인 보호 회로 동작에 대해서 설명한다. 먼저, 전류 전압 검출부에 있어서 트랜지스터(Q11)가 온하기 위한 조건은 Vout＞Vref1+VF(Q11)의 관계를 충족시키고, 또한, 트랜지스터(Q10)가 오프하고 있는 것이다. 단, VF는 트랜지스터의 순방향 전압으로 한다. 트랜지스터(Q10)가 오프하는 조건은 기준 전류인 트랜지스터(Q5)의 콜렉터 전류와 트랜지스터(Q4)의 콜렉터 전류가 동일하게 되는 것, 즉 Ic(Q4)=Ic(Q5)가 성립하는 것이다. 트랜지스터(Q4)는 트랜지스터(Q2)와 전류 미러를 구성하고 있고, 콜렉터 전류(Ic(Q2))는 다음의 수학식 4로부터 구해진다.
Ic(Q4)
= 1/Re(Q2) ×(R2 ×Ic(Q4)
+ VT ×1n((Se(Q2)/Se(Q4) ×Ic(Q4))/Ic(Q2)))
단, Re는 트랜지스터 내부의 에미터 저항, Se는 베이스ㆍ에미터간 접합 면적, VT(=KT/q)는 열전압으로 한다.
또한, 참조 전위 Vref1은 다음의 수학식 5로 구해진다.
Vref1
= ((Vcc/2－4Vbe) ×(R13/(R12+R13)))+2Vbe
단, Vbe는 트랜지스터의 베이스ㆍ에미터간 전압이다.
이상의 조건이 충족된 경우에, 트랜지스터(Q11)가 온함으로써 트랜지스터 (Q41, Q42, Q44)가 온, 트랜지스터(Q43)가 오프가 되어 보호 동작을 행한다.
또한, 출력대 접지 전위 노드 GND 단락시에도 원리는 동일하다.
다음에, 단락시 래치 동작에 대해서, 기준 전위 노드 Vcc에 대하여 단락의 경우에 대해 설명한다. 통상 상태에 있어서는 콜렉터 전류(Ic(Q4))는 기준 전류(Ic(Q5))보다도 작고, 트랜지스터(Q10)가 온, 트랜지스터(Q11)는 오프로 되어 있다. 출력 트랜지스터의 단락후에는 Ic(Q4)=Ic(Q5)가 되기 때문에, 트랜지스터 (Q10)가 오프가 되고, 트랜지스터(Q11)는 온이 된다. 이것으로 보호 동작에 들어가고, 트랜지스터 (Q41, Q42, Q44)가 온, 트랜지스터(Q43)가 오프가 되어 바이어스 정전류원 회로에 의한 바이어스가 오프가 되며, 콜렉터 전류(Ic(Q2)) 및 콜렉터 전류(Ic(Q4))는 오프가 된다. 여기서 트랜지스터(Q7)는 Ic(Q4)＜Ic(Q5)인 동안은 트랜지스터(Q10)의 베이스 전위를 Vcc－VF－V(R17)로 고정하기 위한 것으로, 바이어스가 오프가 되고 콜렉터 전류(Ic(Q4))가 오프가 된 직후에도 동일한 전위가 된다. 그러나, 트랜지스터 (Q10)의 에미터 전위 Ve는 트랜지스터(Q11)가 온하고 있음으로써 Vcc－VF－V(R5)로 유지되고 있기 때문에, 트랜지스터(Q10)의 베이스ㆍ에미터간 전압 Vbe는 V(R17)－V(R5)가 된다. 이것은 VF(Q10)보다도 작게 설정되어 있기 때문에, 트랜지스터(Q10)는 온할 수 없다. 즉, Ic(Q4)＜Ic(Q5)의 상태임에도 불구하고 트랜지스터(Q10)는 오프하고 있게 되고, 그 결과, 출력 트랜지스터의 단락이 해제될 때까지 보호 상태가 유지된다.
도 2는 본 발명에 따른 출력 전력 증폭 회로의 보호 동작 시스템을 도식적으로 나타낸 설명도이다. 상술한 바와 같이, 검출 회로(20)에 포함되어 있는 출력 트랜지스터 전류 검출 회로(21)가 출력 트랜지스터의 전류 검출을 행함으로써 검출 회로(20)가 래치 동작하고, 이것에 의해 출력 트랜지스터가 전원 전위 노드 Vcc 또는 접지 전위 노드 GND에 단락되어 있는 동안, 보호 동작(23)이 유지된다. 또한, 검출 회로(20)에 포함되어 있는 출력 전압 검출 회로(22)는 출력 전압의 검출을 행하고, 래치 동작을 유지하는 것이 필요없게 되었을 때에는 래치 동작을 해제한다.
도 3은 본 발명에 따른 출력 전력 증폭 회로의 보호 감도 곡선을 도시한 그래프이다. 본 발명에 따른 출력 전력 증폭 회로는 출력 트랜지스터의 콜렉터 전류 Ic가 설정 기준 전류치에 도달하고, 또한, 출력 전압(출력 트랜지스터의 콜렉터 전압)이 설정 범위내에 들어가면, 출력 트랜지스터가 단락되어 있는 동안은 보호 동작을 행하기 때문에, 도 3에 도시한 바와 같은 영역이 보호 동작 영역이 된다.
종래의 출력 전력 증폭 회로는 전술한 바와 같이, 출력대 전원 전위 노드 Vcc 단락을 위한 와이어에 발생하는 전압 강하 때문에, 출력 트랜지스터의 콜렉터ㆍ에미터간 전압 Vce가 Vz(Z2)+VF(Q9) 이하일 때에는 전력 검출을 행할 수 없고, 보호 동작을 행할 수 없었다. 이것에 대하여, 본 발명에 따른 출력 전력 증폭 회로는 출력 트랜지스터의 콜렉터ㆍ에미터간 전압 Vce에 관해서는 Vref1+VF보다 크거나 또는 Vcc－(Vref2－VF)보다 작은 조건을 충족시키고 있으면, 보호 동작이 가능하다.
또한, 종래의 출력 전력 증폭 회로는 출력 트랜지스터의 출력 전력을 검출하고 있었기 때문에, 도 7에 도시한 바와 같이, 출력 트랜지스터의 콜렉터ㆍ에미터간 전압 Vce가 저하함에 따라, 보다 큰 콜렉터 전류가 흐르지 않으면 보호 동작을 행할 수 없었다. 이것에 대하여, 본 발명에 따른 출력 전력 증폭 회로는 콜렉터 전류 Ic가 일정한 설정 기준 전류치 이상이 되었을 때, 출력 트랜지스터의 콜렉터ㆍ에미터간 전압 Vce의 값이 설정 범위내의 값으로 되어 있으면, 출력 트랜지스터의 보호 동작이 행해지게 된다.
도 4는 본 발명의 제2 실시예에 따른 출력 전력 증폭 회로의 회로도이다. 도 4에 도시한 본 발명의 제2 실시예에 따른 출력 전력 증폭 회로는 도 1의 제1 실시예에 있어서의 출력 트랜지스터인 PNP 트랜지스터(Q1)와 저항 R1 및 PNP 트랜지스터(Q3)로 구성되는 부분의 회로를 이하의 회로로 대체한 것이다. 즉, 기준 전위 노드 Vcc와 접지 전위 노드 GND 사이에는 출력 트랜지스터로서 NPN 트랜지스터(Q50), NPN 트랜지스터(Q2)가 차례로 직렬 접속되어 있다. 차례로 직렬 접속된 PNP 트랜지스터(Q51), NPN 트랜지스터(Q52), 저항 R30이 NPN 트랜지스터(Q50)에 병렬 접속되어 있다. NPN 트랜지스터(Q50)의 베이스와 콜렉터는 서로 접속되어 있다. 기준 전위 노드 Vcc와 NPN 트랜지스터(Q6)의 콜렉터와의 사이에는 PNP 트랜지스터 (Q53)가 접속되어 있고, PNP 트랜지스터(Q53)의 베이스는 NPN 트랜지스터(Q50)의 베이스 및 콜렉터와 접속되며, PNP 트랜지스터(Q51)와 PNP 트랜지스터(Q53)는 전류 미러를 구성하고 있다. 그 이외의 부분의 구성은 도 1의 제1 실시예와 동일하고, 부하 단락 보호 회로로서의 기본적인 동작 원리도 동일하다.
본 발명에 따른 단락 회로 보호 기능을 갖는 출력 전력 증폭 회로에 의하면, 전력 증폭 신호를 발생시키는 출력 트랜지스터와, 출력 트랜지스터의 콜렉터 전류 및 콜렉터 전압을 검출하는 검출 회로와, 상기 검출 회로에 의하여 검출되는 콜렉터 전류의 값이 소정의 전류치에 도달하고 상기 검출 회로에 의하여 검출되는 콜렉터 전압의 값이 소정의 설정 범위내의 값이 되었을 때 출력 트랜지스터의 보호 동작이 실행되는 보호 동작 회로를 포함하고 있다. 그 결과, 보호 동작 범위가 확대되고, 출력 트랜지스터의 콜렉터가 낮은 출력 트랜지스터의 콜렉터ㆍ에미터간 전압 Vce에서 단락된 경우에 있어서도, 이상 상태를 확실하게 검출하여 보호 동작을 행할 수 있다. 또한, 저항분을 갖는 와이어에서 단락된 경우에도 확실하게 보호 동작을 행할 수 있다. 또한, 단락되어 있는 동안은 보호 동작을 지속시킬 수도 있다.

Claims (20)

  1. 전력 증폭 신호를 발생시키는 출력 트랜지스터와;
    상기 출력 트랜지스터의 콜렉터 전류 및 콜렉터 전압을 검출하는 검출 회로와;
    상기 검출 회로에 의하여 검출되는 콜렉터 전류의 값이 소정의 전류치에 도달하고, 상기 검출 회로에 의하여 검출되는 콜렉터 전압의 값이 소정의 설정 범위내의 값이 되었을 때, 상기 출력 트랜지스터의 보호 동작을 실행하는 보호 동작 회로
    를 구비하는 것을 특징으로 하는 출력 전력 증폭 회로.
  2. 제1항에 있어서, 상기 보호 동작 회로는 상기 출력 트랜지스터로 바이어스 전류의 공급을 차단하는 것을 특징으로 하는 출력 전력 증폭 회로.
  3. 전력 증폭 신호를 발생시키기 위해 푸시풀 접속된 제1 및 제2 트랜지스터와;
    상기 제1 및 제2 트랜지스터와 함께 전류 미러를 각각 구성하는 제3 및 제4 트랜지스터와;
    상기 제3 및 제4 트랜지스터의 콜렉터 전류 검출에 있어서의 기준 전류를 각각 발생하는 제5 및 제6 트랜지스터와;
    상기 제3 트랜지스터의 콜렉터 전류와 상기 제5 트랜지스터의 콜렉터 전류가 동일하게 되었을 때, 상기 제1 트랜지스터의 콜렉터 전압을 제1 비교 전압과 비교하는 제7 트랜지스터와;
    상기 제4 트랜지스터의 콜렉터 전류와 상기 제6 트랜지스터의 콜렉터 전류가 동일하게 되었을 때, 상기 제2 트랜지스터의 콜렉터 전압을 제2 비교 전압과 비교하는 제8 트랜지스터와;
    통상 동작시에는 상기 제1 및 제2 트랜지스터로 바이어스 정전류를 공급하는 바이어스 정전류원 회로와;
    상기 제1 트랜지스터의 콜렉터가 소정의 전원 전위 노드에 단락된 상태하에서 상기 제2 트랜지스터의 콜렉터 전압과 상기 제2 비교 전압의 비교 동작에 기초하여 상기 제8 트랜지스터를 오프시키거나 또는 상기 제2 트랜지스터의 콜렉터가 소정의 접지 전위 노드에 단락된 상태하에서 상기 제1 트랜지스터의 콜렉터 전압과 상기 제1 비교 전압의 비교 동작에 기초하여 상기 제7 트랜지스터를 오프시킬 때, 상기 바이어스 정전류의 공급을 정지시키는 바이어스 정전류 정지 회로와;
    상기 제1 트랜지스터의 콜렉터가 소정의 전원 전위 노드에 단락되어 있는 동안은 상기 제4 트랜지스터의 콜렉터 전류가 상기 제6 트랜지스터의 콜렉터 전류보다 작아지더라도 상기 바이어스 정전류 정지 회로에 의한 상기 바이어스 정전류의 공급 정지를 유지시키는 제1 보호 동작 유지 회로와;
    상기 제2 트랜지스터의 콜렉터가 소정의 접지 전위 노드에 단락되어 있는 동안은 상기 제3 트랜지스터의 콜렉터 전류가 상기 제5 트랜지스터의 콜렉터 전류보다 작아지더라도 상기 바이어스 정전류 정지 회로에 의한 상기 바이어스 정전류의 공급 정지를 유지시키는 제2 보호 동작 유지 회로
    를 구비하는 것을 특징으로 하는 출력 전력 증폭 회로.
  4. 제1항에 있어서, 상기 검출 회로는 상기 출력 트랜지스터에 설치된 전류 미러 회로를 통해 흐르는 전류를 모니터링하는 것에 의하여 상기 콜렉터 전류를 검출하는 것을 특징으로 하는 출력 전력 증폭 회로.
  5. 제4항에 있어서, 상기 검출 회로는 상기 전류 미러 회로를 통해 흐르는 전류를 모니터링하기 위해 사용되는 기준 전류를 발생시키는 기준 전류원을 더 포함하는 것을 특징으로 하는 출력 전력 증폭 회로.
  6. 제1항에 있어서, 상기 검출 회로는 전원 전압에 좌우되는 기준 전압을 사용해서 모니터링하는 것에 의하여 상기 콜렉터 전압을 검출하는 것을 특징으로 하는 출력 전력 증폭 회로.
  7. 전력 증폭 신호를 발생시키기 위해 푸시풀 접속된 제1 출력 트랜지스터 및 제2 출력 트랜지스터와;
    상기 제1 출력 트랜지스터 및 제2 출력 트랜지스터 중의 적어도 하나의 콜렉터 전류 및 콜렉터 전압을 검출하는 검출 회로와;
    상기 제1 및 제2 출력 트랜지스터의 콜렉터가 소정의 저임피던스 노드에 단락된 상태하에서 상기 제1 및 제2 출력 트랜지스터중 한쪽의 상기 콜렉터 전류의 값이 소정의 설정 전류치에 도달하고, 상기 제1 및 제2 출력 트랜지스터중 다른쪽의 상기 콜렉터 전압의 값이 소정의 설정 범위내의 값으로 하강되었을 때, 상기 출력 트랜지스터의 보호 동작을 실행하는 보호 동작 회로
    를 구비하는 것을 특징으로 하는 출력 전력 증폭 회로.
  8. 제7항에 있어서, 상기 제1 출력 트랜지스터는 PNP형 트랜지스터이고, 상기 제2 출력 트랜지스터는 NPN형 트랜지스터인 것을 특징으로 하는 출력 전력 증폭 회로.
  9. 제7항에 있어서, 상기 제1 출력 트랜지스터는 NPN형 트랜지스터이고, 상기 제2 출력 트랜지스터는 PNP형 트랜지스터인 것을 특징으로 하는 출력 전력 증폭 회로.
  10. 제7항에 있어서, 상기 검출 회로는, 상기 제1 출력 트랜지스터의 콜렉터 전류 및 콜렉터 전압을 검출하는 제1 검출부와, 상기 제2 출력 트랜지스터의 콜렉터 전류 및 콜렉터 전압을 검출하는 제2 검출부를 포함하는 것을 특징으로 하는 출력 전력 증폭 회로.
  11. 제7항에 있어서, 상기 보호 동작 회로는 상기 출력 트랜지스터로 바이어스 전류의 공급을 차단하는 것을 특징으로 하는 출력 전력 증폭 회로.
  12. 제7항에 있어서, 상기 검출 회로는 상기 출력 트랜지스터에 설치된 전류 미러 회로를 통해 흐르는 전류를 모니터링하는 것에 의하여 상기 콜렉터 전류를 검출하는 것을 특징으로 하는 출력 전력 증폭 회로.
  13. 제12항에 있어서, 상기 검출 회로는 상기 전류 미러 회로를 통해 흐르는 전류를 모니터링하기 위해 사용되는 기준 전류를 발생시키는 기준 전류원을 더 포함하는 것을 특징으로 하는 출력 전력 증폭 회로.
  14. 제7항에 있어서, 상기 검출 회로는 전원 전압에 좌우되는 기준 전압을 사용해서 모니터링하는 것에 의하여 상기 콜렉터 전압을 검출하는 것을 특징으로 하는 출력 전력 증폭 회로.
  15. 제7항에 있어서, 상기 출력 트랜지스터의 콜렉터가 상기 소정의 저임피던스 노드에 단락되어 있는 동안은 상기 보호 동작을 유지하는 것을 특징으로 하는 출력 전력 증폭 회로.
  16. 제3항에 있어서, 상기 제1 보호 동작 유지 회로는,
    상기 제8 트랜지스터의 베이스와 에미터의 사이에 접속되며, 그 베이스가 상기 제4 트랜지스터와 제6 트랜지스터 사이의 접속 노드에 접속되어 있는 제9 트랜지스터와;
    상기 제9 트랜지스터와 상기 접지 전위 노드의 사이에 접속된 제10 트랜지스터를 포함하는 것을 특징으로 하는 출력 전력 증폭 회로.
  17. 제16항에 있어서, 상기 제4 트랜지스터의 콜렉터 전류와 상기 제6 트랜지스터의 콜렉터 전류가 동일하게 되었을 때, 상기 제9 트랜지스터를 오프시키는 것을 특징으로 하는 출력 전력 증폭 회로.
  18. 제16항에 있어서, 상기 제1 보호 동작 유지 회로는 상기 제10 트랜지스터의 베이스로 제1 기준 전압을 공급하는 제1 기준 전압 발생기를 더 포함하는 것을 특징으로 하는 출력 전력 증폭 회로.
  19. 제3항에 있어서, 상기 제2 보호 동작 유지 회로는 상기 제7 트랜지스터의 베이스와 에미터의 사이에 접속되며, 그 베이스가 상기 제3 트랜지스터와 제5 트랜지스터 사이의 접속 노드에 접속되어 있는 제11 트랜지스터를 포함하는 것을 특징으로 하는 출력 전력 증폭 회로.
  20. 제19항에 있어서, 상기 제11 트랜지스터는 콜렉터 전류가 동일하게 되었을 때, 오프되는 것을 특징으로 하는 출력 전력 증폭 회로.
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