JP3317256B2 - コンパレータ回路 - Google Patents

コンパレータ回路

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JP3317256B2
JP3317256B2 JP34027898A JP34027898A JP3317256B2 JP 3317256 B2 JP3317256 B2 JP 3317256B2 JP 34027898 A JP34027898 A JP 34027898A JP 34027898 A JP34027898 A JP 34027898A JP 3317256 B2 JP3317256 B2 JP 3317256B2
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Description

【発明の詳細な説明】
【0001】
【発明の属する技術分野】本発明はバイポーラトランジ
スタを使用したコンパレータ回路に関し、特に高速動作
させるためにトランジスタの飽和を防止したコンパレー
タ回路に関する。
【0002】
【従来の技術】図6は従来のコンパレータ回路を示す回
路図である(特開平9−105763号公報)。PNP
トランジスタQ31、Q32は、電流源I1によってバ
イアスされ、エミッタが共通接続されて差動対を構成す
る。NPNトランジスタQ33,Q34は、カレントミ
ラー回路を構成し、差動対の能動負荷となる。NPNト
ランジスタQ35は、ベース(B点)がトランジスタQ
34のコレクタに接続され、コレクタ(S点)に電流源
I2が接続され、エミッタが接地されている。そして、
このコンパレータ回路は、トランジスタQ31のベース
端子を反転入力端子IN-、トランジスタQ32のベー
ス端子を非反転入力端子IN+に接続し、トランジスタ
Q35のコレクタ端子を出力端子OUTに接続してい
る。
【0003】この従来例の回路は、トランジスタQ31
のコレクタ(A点)からトランジスタQ33のコレクタ
(C点)にかけて順方向となるようにダイオードD31
を挿入し、トランジスタQ32のコレクタ(P点)から
トランジスタQ34のコレクタ(B点)にかけて順方向
となるようにダイオードD33を挿入し、ダイオードD
31のアノードにダイオードD32のアノード、ダイオ
ードD32のカソードに抵抗R31、トランジスタQ3
4のコレクタに抵抗R31の他端を接続し、ダイオード
D33のアノードにダイオードD34のアノード、トラ
ンジスタQ35のコレクタにダイオードD34のカソー
ドを接続したものである。
【0004】カレントミラー回路を能動負荷に持つ差動
増幅回路を入力段とするコンパレータ回路において、カ
レントミラー回路出力段トランジスタQ34の飽和を防
止するため、ダイオードD31,D32、抵抗R31を
接続することにより、トランジスタQ34を飽和させ
ず、二値化回路のトランジスタQ35をオフすることが
できる電位にB点をクランプする。更に、ダイオードD
33、D34を接続することによりトランジスタQ35
のコレクタを接地点よりダイオード1個の順方向分だけ
高い電位にクランプして、トランジスタQ35の飽和を
防止する。
【0005】
【発明が解決しようとする課題】しかしながら、上述の
従来のコンパレータは、以下に示す欠点を有する。即
ち、第1にトランジスタ飽和防止のためのクランプ回路
が最適化されていないため、トランジスタ飽和防止のた
めの追加素子がダイオード4個及び抵抗1個となり、追
加素子数が多いという欠点がある。このため、寄生容量
が余分に生じ、高速動作の妨げになるという難点があ
る。
【0006】また、入力段能動負荷を構成するカレント
ミラー回路において、通常の基本的なウィドラータイプ
のカレントミラー回路を使用しているため、ベース電流
補償型になっていないので、オフセット電圧が高い。
【0007】更に、出力トランジスタQ35がオフした
場合、即ち出力がハイレベルのとき、電流源I2を構成
している段トランジスタの飽和防止策がなされていない
ため、この電流源I2を構成しているトランジスタが飽
和し、高速動作の妨げとなる。
【0008】更にまた、出力段がダーリントントランジ
スタ構成となっていないため、即ち、出力段がトランジ
スタ1段構成となっているため、吸い込み駆動能力が小
さいという欠点がある。
【0009】更にまた、出力段の定電流源I2が正電源
から供給されているため、出力のハイレベルが正電源電
圧Vccで決まってしまい、自由に設定できない。
【0010】本発明はかかる問題点に鑑みてなされたも
のであって、いかなる時にもトランジスタを飽和させず
に高速動作を可能にし、また高駆動能力化と低オフセッ
ト電圧化を図ることができるコンパレータ回路を提供す
ることを目的とする。
【0011】
【課題を解決するための手段】本発明に係るコンパレー
タ回路は、エミッタが共通接続され電流源Iによってバ
イアスされて差動対を構成するPNPトランジスタQ
1、Q2と、カレントミラー回路を構成し前記差動対の
能動負荷となり、ベースとエミッタが夫々共通接続さ
れ、コレクタが夫々前記PNPトランジスタQ1、Q2
のコレクタに接続されたNPNトランジスタQ3,Q4
と、コレクタが正電源Vccに接続され、ベースが前記N
PNトランジスタQ3のコレクタに接続され、エミッタ
が前記NPNトランジスタQ3,Q4のベースに接続さ
れたNPNトランジスタQ5と、一端が前記NPNトラ
ンジスタQ3,Q4のベースに接続され、他端が接地電
位に接続された抵抗R1と、前記PNPトランジスタQ
1のコレクタの電位で前記PNPトランジスタQ2のコ
レクタの電位をクランプするクランプ素子と、前記NP
NトランジスタQ4のコレクタに接続された出力端子
と、前記PNPトランジスタQ1のベース端子に接続さ
れた反転入力端子IN-と、前記PNPトランジスタQ
2のベース端子に接続された非反転入力端子IN+と、
を有することを特徴とする。
【0012】このコンパレータ回路において、前記クラ
ンプ素子は、アノードが前記NPNトランジスタQ5の
ベースに接続され、カソードが前記NPNトランジスタ
Q4のコレクタに接続されたダイオードD1とするか、
又はベースが前記NPNトランジスタQ5のベースに接
続され、コレクタが前記電源Vccに接続され、エミッタ
が前記NPNトランジスタQ4のコレクタに接続された
NPNトランジスタQ8とすることができる。
【0013】また、このコンパレータ回路において、更
に、ベースが前記NPNトランジスタQ4のコレクタに
接続され、コレクタが正電源Vccに接続されたNPNト
ランジスタQ6と、一端が前記NPNトランジスタQ6
のエミッタに接続され、他端が接地電位に接続された抵
抗R2と、エミッタが接地電位に接続され、ベースが前
記NPNトランジスタQ6のエミッタに接続されたNP
NトランジスタQ7と、一端が前記NPNトランジスタ
Q7のコレクタに接続され、他端が定電圧源Vrに接続
された抵抗R3と、アノードが前記NPNトランジスタ
Q6のベースに接続され、カソードが前記NPNトラン
ジスタQ7のコレクタに接続されたダイオードD2と、
を設けることができる。
【0014】本発明に係る他のコンパレータ回路は、エ
ミッタが共通接続され電流源Iによってバイアスされて
差動対を構成するNPNトランジスタQ11、Q12
と、カレントミラー回路を構成し前記差動対の能動負荷
となり、ベースとエミッタが夫々共通接続され、コレク
タが夫々前記NPNトランジスタQ11、Q12のコレ
クタに接続されたPNPトランジスタQ13,Q14
と、コレクタが接地電位に接続され、ベースが前記PN
PトランジスタQ13のコレクタに接続され、エミッタ
が前記PNPトランジスタQ13,Q14のベースに接
続されたPNPトランジスタQ15と、一端が前記PN
PトランジスタQ13,Q14のベースに接続され、他
端が電源Vccに接続された抵抗R11と、前記NPNト
ランジスタQ11のコレクタの電位で前記NPNトラン
ジスタQ12のコレクタの電位をクランプするクランプ
素子と、前記PNPトランジスタQ14のコレクタに接
続された出力端子と、前記NPNトランジスタQ11の
ベース端子に接続された反転入力端子IN-と、前記N
PNトランジスタQ12のベース端子に接続された非反
転入力端子IN+と、を有することを特徴とする。
【0015】このコンパレータ回路において、前記クラ
ンプ素子は、アノードが前記PNPトランジスタQ14
のコレクタに接続され、カソードが前記PNPトランジ
スタQ15のベースに接続されたダイオードD11とす
るか、又は、ベースが前記PNPトランジスタQ15の
ベースに接続され、コレクタが前記接地電位に接続さ
れ、エミッタが前記PNPトランジスタQ14のコレク
タに接続されたPNPトランジスタQ18とすることが
できる。
【0016】
【0017】
【発明の実施の形態】以下、本発明の実施例について、
添付の図面を参照して具体的に説明する。図1は本発明
の第1実施例に係るコンパレータを示す回路図である。
本実施例においても、差動対を構成するPNPトランジ
スタQ1、Q2は、そのエミッタが共通接続されて、電
流源によってバイアスされている。NPNトランジス
タQ3,Q4は、カレントミラー回路を構成して前記差
動対の能動負荷となり、両者のベースとエミッタが夫々
共通接続されている。また、NPNトランジスタQ3,
Q4のコレクタ(C点、B点)は、夫々PNPトランジ
スタQ1、Q2のコレクタ(A点、P点)に接続されて
いる。
【0018】更に、NPNトランジスタQ3,Q4のベ
ース電流を補償するためにNPNトランジスタQ5が設
けられており、このNPNトランジスタQ5のコレクタ
が正電源Vccに接続され、ベースがNPNトランジスタ
Q3のコレクタに接続され、エミッタがNPNトランジ
スタQ3,Q4のベースに接続されている。抵抗R1は
その一端がNPNトランジスタQ3,Q4のベースに共
通接続され、他端が接地電位に接続されている。
【0019】NPNトランジスタQ6はそのベースがN
PNトランジスタQ4のコレクタ(B点)に接続され、
コレクタが正電源Vccに接続されている。また、抵抗R
2は、その一端がNPNトランジスタQ6のエミッタに
接続され、他端が接地電位に接続されている。NPNト
ランジスタQ7はそのエミッタが接地電位に接続され、
ベースがトランジスタQ6のエミッタに接続され、コレ
クタ(S点)が出力端子OUTに接続されている。
【0020】また、抵抗R3は、その一端がNPNトラ
ンジスタQ7のコレクタ及び出力端子(S点)に共通接
続され、他端が定電圧源Vrに接続されている。
【0021】更に、ダイオードD1はそのアノードがN
PNトランジスタQ5のベースに接続され、カソードが
NPNトランジスタQ6のベースに接続されている。こ
のダイオードD1は、A点の電位でB点の電位をクラン
プするクランプ素子として機能する。ダイオードD2は
そのアノードがNPNトランジスタQ6のベースに接続
され、カソードがNPNトランジスタQ7のコレクタに
接続されている。
【0022】そして、PNPトランジスタQ1のベース
端子を反転入力端子IN-、PNPトランジスタQ2の
ベース端子を非反転入力端子IN+に接続し、トランジ
スタQ7のコレクタ端子を出力端子OUTに接続してい
る。
【0023】次に、上述のごとく構成された本実施例の
コンパレータ回路の動作について説明する。本実施例の
ように、カレントミラー回路を能動負荷に持つ差動増幅
回路を入力段とするコンパレータ回路において、高速動
作のためには、カレントミラー回路の出力段トランジス
タQ4の飽和を防止する必要がある。このため、ダイオ
ードD1をA点とB点との間に接続することにより、ト
ランジスタQ4を飽和させず、二値化回路のトランジス
タQ6をオフすることができる電位にB点をクランプす
る。即ち、B点の電位VBは下記数式1により表され
る。
【0024】
【数1】 VB=VBE(Q3)+VBE(Q5)−V(D1)≒0.7V 但し、VBE(Q3)はトランジスタQ3のベース−エミッタ
間電圧であり、VBE(Q5)はトランジスタQ5のベース−
エミッタ間電圧であり、V(D1)はダイオードD1のアノ
ード−カソード間電圧である。
【0025】この電圧はトランジスタQ4を飽和させ
ず、かつトランジスタQ6とトランジスタQ7をオフさ
せる条件を満たすものである。更に、出力トランジスタ
Q7も高速動作のためには飽和させないようにする必要
がある。そのために、トランジスタQ7のコレクタ電圧
をクランプする必要がある。このクランプ電圧として
は、ダイオード1個分の電圧が良い。このため、ダイオ
ードD2をB点とS点との間に接続する。これにより、
トランジスタQ7がオンした時のコレクタ電圧、即ち出
力電圧Vout(L)は下記数式2により表される。
【0026】
【数2】 Vout(L)=VBE(Q6)+VBE(Q7)−V(D2)≒0.7V 但し、VBE(Q6)はトランジスタQ6のベース−エミッタ
間電圧、VBE(Q7)はトランジスタQ7のベース−エミッ
タ間電圧、V(D2)はダイオードD2のアノード−カソー
ド間電圧である。
【0027】この数式2から明らかなように、トランジ
スタQ7の飽和を防止できる。
【0028】図2は横軸に時間(10-7sec)をとり、
縦軸に入出力電圧(V)をとって、図1の実施例の回路
を実際にシミュレーションした結果を示す。この図2か
ら明らかなように、本実施例においては、特に立ち下が
り特性が優れており、10nS以下の応答時間が得られ
ている。また、立ち上がりに関しては、抵抗R3と負荷
容量に依存しており、抵抗を小さくするか、又は負荷容
量を小さくすることにより、特性改善を図ることができ
る。
【0029】このように、本実施例においては、NPN
トランジスタQ6,Q7による疑似ダーリントン構成と
し、出力駆動能力を向上させている。このとき、従来回
路と比較して素子の増加がないように、従来回路のダイ
オードD33をトランジスタQ6に置き換えるように構
成した。そして、本実施例においては、従来回路と同様
に、コンパレータ回路を構成する全てのトランジスタが
どのような状態においても飽和しないような回路構成に
した。これにより、高速動作が可能である。
【0030】このように、本実施例においては、入力段
回路トランジスタの飽和を防止する手段として、ダイオ
ードD1を挿入し、出力段回路トランジスタの飽和を防
止する手段として、ダイオードD2を挿入しており、飽
和防止のための追加素子が少ないため、余分な寄生容量
の付加が少ないため、高速動作が可能である。
【0031】このため、本実施例においては、従来回路
に比して素子数を増加させることなく、また従来回路と
同様の高速動作で、従来回路より高駆動化することがで
きる。
【0032】一方、本実施例においては、従来例のダイ
オードD31に相当する素子をトランジスタQ5に置き
換えて、能動負荷として働くカレントミラー回路のトラ
ンジスタQ3,Q4のベース電流を補償する回路に変更
した。これにより、本実施例は、従来回路に比べて、オ
フセット電圧を低減することができる。また、NPNト
ランジスタQ5は、NPNトランジスタQ3,Q4のベ
ース電流補償用だけでなく、NPNトランジスタQ4の
飽和防止のためのクランプ電圧発生も兼ねている。この
ように、本実施例においては、回路の兼用により、新た
な素子数の増加を防止している。
【0033】次に、本発明の第2実施例について図3を
参照して説明する。図3において、図1と同一構成物に
は同一符号を付してその詳細な説明を省略する。本実施
例においては、図1に示す第1実施例のコンパレータ回
路のダイオードD1を削除し、NPNトランジスタQ8
を設けた点が第1実施例と異なる。このNPNトランジ
スタQ8は、そのベースがNPNトランジスタQ5のベ
ースに接続され、コレクタが電源Vccに接続され、エミ
ッタがNPNトランジスタQ4のコレクタに接続されて
いる。このNPNトランジスタQ8も、ダイオードD1
と同様に、A点の電位でB点の電位をクランプするクラ
ンプ素子として機能する。
【0034】次に、本実施例回路の動作について説明す
る。本実施例においては、NPNトランジスタQ4の飽
和を防止するため、NPNトランジスタQ8のベース−
エミッタ間電圧によりトランジスタQ4のコレクタ電位
を約0.7Vにクランプする。基本的な動作は上述した
第1実施例と同様であるが、本実施例が第1実施例と異
なる点は、アクティブ負荷を構成するカレントミラー構
成のトランジスタに流れる電流である。第1実施例で
は、アクティブ負荷の各トランジスタ(Q3、Q4)に
流れるバイアス電流はダイオードD1の影響で定電流源
電流の1/2になる。これに対し、本第2実施例の場
合は、ダイオードD1をトランジスタQ8に置き換えた
ため、バイアスは定電流源電流と同じバイアス電流で
動作が可能である。
【0035】本第2実施例においては、アクティブ負荷
トランジスタのバイアス電流が第1実施例の2倍となる
ことから、更に一層の高速動作が可能である。また、第
1実施例においては、ダイオードD1は、通常、NPN
トランジスタのコレクタとベースをショートした形式で
使われる。このとき、コレクタ−Sub間容量が、高速
動作に影響する。しかし、本第2実施例では、トランジ
スタQ8のコレクタは電源に接続されているため、この
コレクタ−Sub間容量による影響がない。従って、本
実施例は第1実施例よりも更に高速動作に適する。
【0036】次に、図4を参照して本発明の第3実施例
について説明する。本実施例は、図1に示す第1実施例
の各バイポーラトランジスタの極性を逆にしたものであ
る。この図4に示すように、NPNトランジスタQ1
1、Q12は、エミッタが共通接続され電流源Iによっ
てバイアスされて差動対を構成する。PNPトランジス
タQ13,Q14はカレントミラー回路を構成し、前記
差動対の能動負荷となるものであり、そのベースとエミ
ッタが夫々共通接続され、コレクタが夫々前記NPNト
ランジスタQ11、Q12のコレクタに接続されてい
る。また、PNPトランジスタQ15は、コレクタが接
地電位に接続され、ベースが前記PNPトランジスタQ
13のコレクタに接続され、エミッタが前記PNPトラ
ンジスタQ13,Q14のベースに接続されている。抵
抗R11は、一端が前記PNPトランジスタQ13,Q
14のベースに接続され、他端が接地電位に接続されて
いる。ダイオードD11は、アノードが前記PNPトラ
ンジスタQ14のコレクタに接続され、カソードが前記
PNPトランジスタQ15のベースに接続されており、
このダイオードD11が前記NPNトランジスタQ11
のコレクタの電位で前記NPNトランジスタQ12のコ
レクタの電位をクランプするクランプ素子として機能す
る。
【0037】また、PNPトランジスタQ16は、その
ベースが前記PNPトランジスタQ14のコレクタに接
続され、コレクタが接地電位に接続されている。そし
て、抵抗R12は、一端が前記PNPトランジスタQ1
6のエミッタに接続され、他端が正電源Vccに接続され
ている。PNPトランジスタQ17は、エミッタが正電
源Vccに接続され、ベースが前記PNPトランジスタQ
16のエミッタに接続されている。抵抗R13は、一端
が前記PNPトランジスタQ17のコレクタに接続さ
れ、他端が定電圧源Vrに接続されている。そして、ダ
イオードD12は、アノードが前記PNPトランジスタ
Q17のコレクタに接続され、カソードが前記PNPト
ランジスタQ16のベースに接続されている。
【0038】そして、出力端子OUTは、前記PNPト
ランジスタQ14のコレクタに接続されており、反転入
力端子IN-は、前記NPNトランジスタQ11のベー
ス端子に接続され、非反転入力端子IN+は、前記NP
NトランジスタQ12のベース端子に接続されている。
【0039】このように構成された本実施例のコンパレ
ータ回路は、図1に示す第1実施例の回路と同様に機能
し、同様の効果を奏する。
【0040】次に、図5を参照して本発明の第4実施例
について説明する。本実施例は、図3に示す第2実施例
の各バイポーラトランジスタの極性を逆にしたものであ
る。従って、本実施例は、クランプ素子として、図4に
示す第3実施例のダイオードD11の替わりに、ベース
が前記PNPトランジスタQ15のベースに接続され、
コレクタが前記接地電位に接続され、エミッタが前記P
NPトランジスタQ14のコレクタに接続されたPNP
トランジスタQ18を設けたものである。
【0041】本実施例も、図3に示す第2実施例と同様
に機能し、同様の効果を奏する。
【0042】
【発明の効果】以上説明したように、本発明によれば、
素子数を増加させることなく、高速動作が可能であると
共に、高駆動化することができ、更に、オフセット電圧
を低減することができる。
【図面の簡単な説明】
【図1】本発明の第1実施例に係るコンパレータ回路を
示す回路図である。
【図2】本実施例回路の効果を説明するためのシミュー
レーション結果を示す図である。
【図3】本発明の第2実施例に係るコンパレータ回路を
示す回路図である。
【図4】本発明の第3実施例に係るコンパレータ回路を
示す回路図である。
【図5】本発明の第4実施例に係るコンパレータ回路を
示す回路図である。
【図6】従来のコンパレータ回路を示す回路図である。
【符号の説明】
Q1,Q2,Q13,Q14,Q15,Q16,Q1
7,Q18,Q31,Q32:PNPトランジスタ Q3,Q4,Q5,Q6,Q7,Q8,Q11,Q1
2,Q33,Q34,Q35:NPNトランジスタ R1,R2,R3,R11,R12,R13,R31:
抵抗 D1,D2,D11,D12,D31,D32,D3
3,D34:ダイオード

Claims (8)

    (57)【特許請求の範囲】
  1. 【請求項1】 エミッタが共通接続され電流源Iによっ
    てバイアスされて差動対を構成するPNPトランジスタ
    Q1、Q2と、カレントミラー回路を構成し前記差動対
    の能動負荷となり、ベースとエミッタが夫々共通接続さ
    れ、コレクタが夫々前記PNPトランジスタQ1、Q2
    のコレクタに接続されたNPNトランジスタQ3,Q4
    と、コレクタが正電源Vccに接続され、ベースが前記N
    PNトランジスタQ3のコレクタに接続され、エミッタ
    が前記NPNトランジスタQ3,Q4のベースに接続さ
    れたNPNトランジスタQ5と、一端が前記NPNトラ
    ンジスタQ3,Q4のベースに接続され、他端が接地電
    位に接続された抵抗R1と、前記PNPトランジスタQ
    1のコレクタの電位で前記PNPトランジスタQ2のコ
    レクタの電位をクランプするクランプ素子と、前記NP
    NトランジスタQ4のコレクタに接続された出力端子
    と、前記PNPトランジスタQ1のベース端子に接続さ
    れた反転入力端子IN-と、前記PNPトランジスタQ
    2のベース端子に接続された非反転入力端子IN+と、
    を有することを特徴とするコンパレータ回路。
  2. 【請求項2】 前記クランプ素子は、アノードが前記N
    PNトランジスタQ5のベースに接続され、カソードが
    前記NPNトランジスタQ4のコレクタに接続されたダ
    イオードD1であることを特徴とする請求項1に記載の
    コンパレータ回路。
  3. 【請求項3】 前記クランプ素子は、ベースが前記NP
    NトランジスタQ5のベースに接続され、コレクタが前
    記電源Vccに接続され、エミッタが前記NPNトランジ
    スタQ4のコレクタに接続されたNPNトランジスタQ
    8であることを特徴とする請求項1に記載のコンパレー
    タ回路。
  4. 【請求項4】 ベースが前記NPNトランジスタQ4の
    コレクタに接続され、コレクタが正電源Vccに接続され
    たNPNトランジスタQ6と、一端が前記NPNトラン
    ジスタQ6のエミッタに接続され、他端が接地電位に接
    続された抵抗R2と、エミッタが接地電位に接続され、
    ベースが前記NPNトランジスタQ6のエミッタに接続
    されたNPNトランジスタQ7と、一端が前記NPNト
    ランジスタQ7のコレクタに接続され、他端が定電圧源
    Vrに接続された抵抗R3と、アノードが前記NPNト
    ランジスタQ6のベースに接続され、カソードが前記N
    PNトランジスタQ7のコレクタに接続されたダイオー
    ドD2と、を有することを特徴とする請求項1乃至3の
    いずれか1項に記載のコンパレータ回路。
  5. 【請求項5】 エミッタが共通接続され電流源Iによっ
    てバイアスされて差動対を構成するNPNトランジスタ
    Q11、Q12と、カレントミラー回路を構成し前記差
    動対の能動負荷となり、ベースとエミッタが夫々共通接
    続され、コレクタが夫々前記NPNトランジスタQ1
    1、Q12のコレクタに接続されたPNPトランジスタ
    Q13,Q14と、コレクタが接地電位に接続され、ベ
    ースが前記PNPトランジスタQ13のコレクタに接続
    され、エミッタが前記PNPトランジスタQ13,Q1
    4のベースに接続されたPNPトランジスタQ15と、
    一端が前記PNPトランジスタQ13,Q14のベース
    に接続され、他端が電源Vccに接続された抵抗R11
    と、前記NPNトランジスタQ11のコレクタの電位で
    前記NPNトランジスタQ12のコレクタの電位をクラ
    ンプするクランプ素子と、前記PNPトランジスタQ1
    4のコレクタに接続された出力端子と、前記NPNトラ
    ンジスタQ11のベース端子に接続された反転入力端子
    IN-と、前記NPNトランジスタQ12のベース端子
    に接続された非反転入力端子IN+と、を有することを
    特徴とするコンパレータ回路。
  6. 【請求項6】 前記クランプ素子は、アノードが前記P
    NPトランジスタQ14のコレクタに接続され、カソー
    ドが前記PNPトランジスタQ15のベースに接続され
    たダイオードD11であることを特徴とする請求項5に
    記載のコンパレータ回路。
  7. 【請求項7】 前記クランプ素子は、ベースが前記PN
    PトランジスタQ15のベースに接続され、コレクタが
    前記接地電位に接続され、エミッタが前記PNPトラン
    ジスタQ14のコレクタに接続されたPNPトランジス
    タQ18であることを特徴とする請求項5に記載のコン
    パレータ回路。
  8. 【請求項8】 ベースが前記PNPトランジスタQ14
    のコレクタに接続され、コレクタが接地電位に接続され
    たPNPトランジスタQ16と、一端が前記PNPトラ
    ンジスタQ16のエミッタに接続され、他端が正電源V
    ccに接続された抵抗R12と、エミッタが正電源Vccに
    接続され、ベースが前記PNPトランジスタQ16のエ
    ミッタに接続されたPNPトランジスタQ17と、一端
    が前記PNPトランジスタQ17のコレクタに接続さ
    れ、他端が定電圧源Vrに接続された抵抗R13と、ア
    ノードが前記PNPトランジスタQ17のコレクタに接
    続され、カソードが前記PNPトランジスタQ16のベ
    ースに接続されたダイオードD12と、を有することを
    特徴とする請求項5乃至7のいずれか1項に記載のコン
    パレータ回路。
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