KR100189776B1

KR100189776B1 - 히스테리시스를 갖는 서멀 셧트 다운회로

Info

Publication number: KR100189776B1
Application number: KR1019950056426A
Authority: KR
Inventors: 홍경의
Original assignee: 윤종용; 삼성전자주식회사; 김덕중; 페어차일드코리아반도체주식회사
Priority date: 1995-12-26
Filing date: 1995-12-26
Publication date: 1999-06-01
Also published as: KR970048599A

Abstract

본 발명은 아날로그 스위치를 사용하여 저항비로서 히스테리시스의 값을 설정하는 히스테리시스를 갖는 서멀 셧트 다운 회로에 관한 것으로, 셧트 다운 전류를 입력으로 온도의 변화를 감지하는 온도 감지부, 상기 온도 감지부의 온도 감지 결과에 따라 히스테리시스를 발생시키는 히스테리시스 발생부, 상기 히스테리시스 발생부에서 발생된 히스테리시스와 상기 온도 감지부의 출력에 따라 히스테리시스 전압을 설정하는 히스테리시스 전압 설정부 및 상기 히스테리시스 전압 설정부에서 설정된 히스테리시스 전압을 일정하게 고정시키는 상측 아날로그 스위치를 포함하여 구성되는 것을 특징으로 한다.

따라서 본 발명은 트랜지스터의 포화 상태에서의 콜렉터와 에미터간의 포화 전압(Vce-sat)을 이용하는 대신 아날로그 스위치를 사용하여 저항비로서 히스테리시스의 값을 설정함으로써 서멀 셧트 다운 회로가 보다 정확하게 동작할 수 있도록 하는 효과가 있다.

Description

히스테리시스를 갖는 서멀 셧트 다운 회로

제1도는 종래의 서멀 셧트 다운 회로의 구성도.

제2도는 본 발명에 의한 히스테리시스를 갖는 서멀 셧트 다운 회로의 구성도.

* 도면의 주요부분에 대한 부호의 설명

10 : 온도감지부 20 : 히스테리시스 발생부

30 : 히스테리시스 전압 설정부 40 : 상측 아날로그 스위치

50 : 하측 아날로그 스위치 Q11 내지 Q23 : 트랜지스터

R11 내지 R15 : 저항

본 발명은 히스테리시스를 갖는 서멀 셧트 다운 회로(Thermal Shut-Down Circuit With Hysteresis)에 관한 것으로, 특히 아날로그 스위치와 저항을 사용하여 저항비로서 히스테리시스의 값을 설정하는 히스테리시스를 갖는 서멀 셧트 다운 회로에 관한 것이다.

제1도는 종래의 서멀 셧트 다운 회로의 회로도이다.

종래의 서멀 셧트 다운 회로는 제1도에 도시한 바와 같이 전원(Vcc)에 에미터가 연결된 pnp트랜지스터(Q1), pnp트랜지스터(Q1)의 베이스와 전원(Vcc)에 연결된 저항(R6), pnp트랜지스터(Q1)의 베이스에 일단이 연결된 저항(R5), 저항(R5)의 타단에 콜렉터가 연결되고 전원(Vcc)을 통해 인가되는 전류(I1)를 베이스 입력으로 하고 접지에 에미터가 연결된 npn트랜지스터(Q4), npn트랜지스터(Q4)의 베이스에 일단이 연결된 저항(R4), 저항(R4)의 타단에 콜렉터가 연결되고 전원(Vcc)을 통해 인가되는 전류(I2)를 베이스 입력으로 하고 접지에 에미터가 연결된 npn트랜지스터(Q3), 저항(R4)의 타단과 접지에 연결된 저항(R3), pnp트랜지스터(Q1)의 콜렉터에 일단이 연결된 저항(R2), 저항(R2)의 타단에 베이스가 연결되고 전원(Vcc)을 통해 인가되는 전류(I2)를 콜렉터 입력으로 하고 접지에 에미터가 연결된 npn트랜지스터(Q2) 및 pnp트랜지스터(Q1)의 콜렉터와 접지에 연결된 저항(R1)으로 구성된다.

이와 같이 구성되는 종래의 서멀 셧트 다운 회로의 동작을 설명한다.

종래의 서멀 셧트 다운 회로는 제1도에 도시한 바와 같이 서멀 오실레이터(Thermal Oscillation)에 의해 발생되는 스트레스(Stress)로 부터 회로 및 패키지를 보호하기 위해 히스테리시스를 갖도록 구성되어 있다.

즉, 제1도에 도시한 서멀 셧트 다운 회로는 온도에 안정한 기준 전압(Vts) (Temperature-Stable reference bias voltage)을 얻기 위해 두 개의 저항(R3, R4)을 직렬로 연결하고 여기에 온도와 무관한 일정 전류를 흐르게 한다.

또한, 하단의 저항(R3)을 npn트랜지스터(Q3)의 콜렉터에 병렬로 연결시켜 npn트랜지스터(Q3)를 오프 상태와 포화 상태로 동작시킴으로써 트랜지스터의 포화 전압(Vce-sat)과 저항(R3)에서 발생하는 전압 차이에 의해 히스테리시스를 얻고 있다.

그러나 종래의 서멀 셧트 다운 회로는 포화 상태일 경우 포화 전압(Vce-sat)을 정확하게 규정지을 수 없기 때문에 정확한 히스테리시스의 값을 얻기가 힘든 단점이 있었다.

상기 단점을 개선하기 위한 본 발명은 아날로그 스위치와 저항을 사용하여 저항비로써 히스테리시스의 값을 설정함으로써 보다 정확하게 동작하도록 하기 위한 히스테리시스를 갖는 서멀 셧트 다운 회로를 제공함에 그 목적이 있다.

상기 목적을 달성하기 위해 본 발명은 셧트 다운 전류를 입력으로 온도의 변화를 감지하는 온도 감지부, 상기 온도 감지부의 온도 감지 결과에 따라 히스테리시스를 발생시키는 히스테리시스 발생부, 상기 히스테리시스 발생부에서 발생된 히스테리시스와 상기 온도 감지부의 출력에 따라 히스테리시스 전압을 설정하는 히스테리시스 전압 설정부, 상기 히스테리시스 전압 설정부에서 설정된 히스테리시스 전압을 일정하게 고정시키는 상측 아날로그 스위치 및 상기 히스테리시스 전압 설정부에 연결되어 상기 상측 아날로그 스위치의 포화 전압을 상쇄시키는 하측 아날로그 스위치를 포함하여 구성되는 것을 특징으로 한다.

이하 첨부한 도면을 참조하여 본 발명의 일실시예를 상세히 설명한다.

제2도는 본 발명에 의한 히스테리시스를 갖는 서멀 셧트 다운 회로의 구성도이다.

본 발명에 의한 히스테리시스를 갖는 서멀 셧트 다운 회로는 제2도에 도시한 바와 같이 온도 감지부(10), 히스테리시스 발생부(20), 히스테리시스 전압 설정부(30), 상측 아날로그 스위치(40) 및 하측 아날로그 스위치(50)로 구성된다.

온도 감지부(10)는 셧트 다운 전류(I13)를 입력으로 온도의 변화를 감지하는 것으로, 전원(Vcc)에 일단이 연결된 저항(R11), 저항(R11)의 타단에 베이스가 연결되고 전원(Vcc)에 에미터가 연결되고 히스테리시스 발생부(20)에 콜렉터가 연결된 pnp트랜지스터(Q11), 셧트 다운 전류(I13)를 콜렉터 입력으로 하고 pnp트랜지스터(Q11)의 콜렉터에 베이스가 연결되고 접지에 에미터가 연결된 npn트랜지스터(Q12), 저항(R11)의 타단에 콜렉터가 연결되고 히스테리시스 전압 설정부(30)에 베이스가 연결되고 접지에 에미터가 연결되어 온도를 감지하는 npn트랜지스터(Q13) 및 npn트랜지스터(Q12)의 베이스와 접지에 연결된 저항(R12)로 구성된다.

히스테리시스 발생부(20)는 온도 감지부(10)의 온도 감지 결과에 따라 히스테리시스를 발생시키는 것으로, 전원(Vcc)을 통해 인가되는 전류(I11)를 콜렉터와 베이스 입력으로 하고 접지에 에미터가 연결된 npn트랜지스터(Q14), npn트랜지스터(Q14)의 콜렉터에 콜렉터가 연결되고 전원(Vcc)을 통해 인가되는 전류(I12)를 베이스 입력으로 하고 접지에 에미터가 연결된 npn트랜지스터(Q15), 히스테리시스 전압 설정부(30)에 콜렉터가 연결되고, npn트랜지스터(Q14)의 콜렉터에 베이스가 연결된 npn트랜지스터(Q16) 및 온도 감지부(10)의 pnp트랜지스터(Q11)의 콜렉터에 베이스가 연결되고 전류(I12)를 콜렉터 입력으로 하고 접지에 에미터가 연결된 npn트랜지스터(Q17)로 구성된다.

히스테리시스 전압 설정부(30)는 히스테리시스 발생부(20)에서 발생된 히스테리시스와 온도 감지부(10)의 출력에 따라 히스테리시스 전압을 설정하는 것으로, 히스테리시스 발생부(20)의 npn트랜지스터(Q16)의 콜렉터에 콜렉터와 베이스가 연결된 pnp트랜지스터(Q18), pnp트랜지스터(Q18)의 콜렉터에 베이스가 연결되고 기준 전압(Vref)을 에미터 입력으로 하고 pnp트랜지스터(Q18)의 에미터에 콜렉터가 연결된 pnp트랜지스터(Q19), pnp트랜지스터(Q19)의 콜렉터에 일단이 연결되고 온도 감지부(10)의 npn트랜지스터(Q13)의 베이스에 타단이 연결된 저항(R13), 상측 아날로그 스위치(40)에 일단이 연결되고 온도 감지부(10)의 npn트랜지스터(Q13)의 베이스에 타단이 연결된 저항(R14) 및 온도 감지부(10)의 npn트랜지스터(Q13)의 베이스에 일단이 연결되고 하측 아날로그 스위치(50)에 타단이 연결된 저항(R15)으로 구성된다.

상측 아날로그 스위치(40)는 히스테리시스 전압 설정부(30)에서 설정된 히스테리시스 전압을 일정하게 고정시키는 것으로, 기준 전압(Vref)을 에미터 입력으로 하고 접지를 통해 인가되는 전류(I10)를 베이스 입력으로 하고 히스테리시스 전압 설정부(30)의 저항(R14)의 일단에 콜렉터가 연결된 트랜지스터(Q20), 트랜지스터(Q20)의 콜렉터에 에미터가 연결되고 전류(I10)를 베이스 및 콜렉터 전류로 하는 트랜지스터(Q21)로 구성된다.

여기서, 트랜지스터(Q20, Q21)는 pnp트랜지스터로 이루어진다.

하측 아날로그 스위치는 상측 아날로그 스위치 자체의 포화전압을 상쇄시켜 오로지 저항 R14, R13, R15만으로서 히스테리시스를 구현한다.

히스테리시스 전압 설정부(30)의 저항(R15)의 타단에 에미터가 연결되고 인가되는 전류(I14)를 콜렉터와 베이스 입력으로 하는 트랜지스터(Q22), 및 트랜지스터(Q22)의 에미터에 콜렉터가 연결되고 트랜지스터(Q22)의 콜렉터에 베이스가 연결되고 접지에 에미터가 연결된 트랜지스터(Q23)로 구성된다.

여기서, 트랜지스터(Q22, Q23)는 npn트랜지스터로 이루어진다.

또한, 인가되는 전류(I11, I10, I14)는 동일한 전류이다.

이와 같이 구성되는 본 발명에 의한 히스테리시스를 갖는 서멀 셧트 다운 회로의 동작을 설명한다.

서멀 셧트 다운 회로는 미리 정해진 한계(Limit) 온도에서 인에이블되어 전체 회로의 전원 공급을 차단하여 고온에서 패키지나 회로가 입게 되는 손상을 미연에 방지하는 회로이다.

따라서 서멀 셧트 다운 회로의 온/오프(ON/OFF) 온도는 서로 다르게 히스테리시스를 갖도록 하고, 오프(OFF)시의 온도를 온(ON)시의 온도보다 낮게 설정하여 동작시킨다.

먼저 상온에서는 온도 감지 트랜지스터인 npn트랜지스터(Q13)가 오프상태에 있으므로 셧트 다운 전류(I13)가 흐르지 않는 오프상태가 된다.

온도감지 트랜지스터인 npn트랜지스터(Q13)를 특정 온도로 보통 150℃이상에서 온시키기 위한 npn트랜지스터(Q13)의 베이스 에미터간의 전압(Vts)은

Vts = {R15/(R14 + R15)} x Vref ---- 식(1)

로 표시되어진다.

즉, npn트랜지스터(Q13)를 특정 온도로 보통 150℃이상에서 온시키기 위한 npn트랜지스터(Q13)의 베이스 에미터간의 전압(Vts)은 히스테리시스 전압 설정부(30)의 저항(R14, R15)과 기준 전압(Vref)에 의해 설정된다.

이후에 칩의 온도가 상온에서부터 상승하기 시작하고 npn트랜지스터(Q13)의 베이스 에미터간 전압(Vts)이 음의 온도 계수 특성에 의해서 그 값이 감소되어 npn트랜지스터(Q13)를 온시키기에 충붕한 온도가 되면 npn트랜지스터(Q12)를 온시켜 셧트 다운 전류(I13)를 흐르게 하고 히스테리시스 발생부(20)의 npn트랜지스터(Q14, Q16, Q17)를 온시킨다. 이에 따라 히스테리시스 전압 설정부(30)의 pnp트랜지스터(Q18)도 온되어 온도 감지부(10)의 npn트랜지스터(Q13)의 베이스 에미터간 전압(Vts)의 전위를 변화시킨다.

이때, npn트랜지스터(Q13)의 베이스 에미터간 전압(Vts)은

Vts = {R15/((R14 || R13) + R15)} x Vref ---- 식(2)

로 표시되어진다.

즉, 서멀 셧트 다운 회로가 특정 온도 이상으로 인에이블되고 npn트랜지스터(Q13)가 온된 상태에서의 npn트랜지스터(Q13)의 베이스 에미터간의 전압(Vts)은 히스테리시스 전압 설정부(30)의 저항(R13, R14, R15)과 기준 전압(Vref)에 의해 설정된다.

상온에서 npn트랜지스터(Q13)의 베이스 에미터간의 전압을 Vts-on이라 하고, 서멀 셧트 다운 회로가 인에이블된 뒤의 npn트랜지스터(Q13)의 베이스 에미터간의 전압을 Vts-off라고 하면, 위의 식(1)과 식(2)에서 나타낸 바와 같이

Vts-on = {R15/(R14 + R15)} x Vref ---- 식(3)

Vts-off = {R15/((R14 ∥ R13) + R15)} x Vref ---- 식(4)

가 된다.

위의 식(3)과 식(4)에서 히스테리시스는 상온에서의 npn트랜지스터(Q13)의 베이스 에미터간의 전압(Vts-on)과 서멀 셧트 다운 회로의 인에이블후의 npn트랜지스터(Q13)의 베이스 에미터간의 전압(Vts-off)의 차에 의해 발생된다.

이와 같이 히스테리시스 전압은 히스테리시스 전압 설정부(30)의 저항(R13, R14, R15)의 저항비에 의해 결정되므로 변수의 선택폭이 넓고 각 변수의 값들은 정확하게 규정될 수 있으므로 서멀 셧트 다운이 원하는 목표치에서 동작되도록 한다.

한편, 상측 아날로그 스위치(40)와 하측 아날로그 스위치(50)는 각각 pnp트랜지스터(Q20, Q21)와 npn트랜지스터(Q22, Q23)로 구성되어 서로간의 포화 전압(Vce-sat)을 상쇄시키며, 그 결과 히스테리시스 전압 설정부(30)에서 설정된 히스테리시스 전압이 일정하게 고정된다.

이상에서 설명한 바와 같이 본 발명은 트랜지스터의 포화 상태에서의 콜렉터와 에미터간의 포화 전압(Vce-sat)을 이용하는 대신 아날로그 스위치를 사용하여 저항비로서 히스테리시스의 값을 설정함으로써 서멀 셧트 다운 회로가 보다 정확하게 동작할 수 있도록 하는 효과가 있다.

Claims

(정정) 셧트 다운 전류(I13)를 입력으로 온도의 변화를 감지하는 온도 감지부(10)와 ; 상기 온도 감지부(10)의 온도 감지 결과에 따라 히스테리시스를 발생시키는 히스테리시스 발생부(20)와 ; 상기 히스테리시스 발생부(20)에서 발생된 히스테리시스와 상기 온도 감지부(10)의 출력에 따라 히스테리시스 전압을 설정하는 히스테리시스 전압 설정부(30)와 ; 상기 히스테리시스 전압 설정부(30)에서 설정된 히스테리시스 전압을 일정하게 고정시키는 상측 아날로그 스위치(40) 및 ; 상기 히스테리시스 전압 설정부(30)에 연결되어 상기 상측 아날로그 스위치(40)의 포화 전압을 상쇄시키는 하측 아날로그 스위치(50)를 포함하여 구성되는 것을 특징으로 하는 히스테리시스를 갖는 서멀 셧트 다운 회로.
(정정) 제1항에 있어서, 상기 온도 감지부(10)는 전원(Vcc)에 일단이 연결된 제1저항(R11)과 ; 상기 제1저항(R11)의 타단에 베이스가 연결되고 상기 전원(Vcc)에 에미터가 연결되고 상기 히스테리시스 발생부(20)에 콜렉터가 연결된 제1트랜지스터(Q11)와 ; 상기 셧트 다운 전류(I13)를 콜렉터 입력으로 하고 상기 제1트랜지스터(Q11)의 콜렉터에 베이스가 연결되고 접지에 에미터가 연결된 제2트랜지스터(Q12)와 ; 상기 제1저항(R11)의 타단에 콜렉터가 연결되고 상기 히스테리시스 전압 설정부(30)에 베이스가 연결되고 접지에 에미터가 연결되어 온도를 감지하는 제3트랜지스터(Q13) 및 ; 상기 제2트랜지스터(Q12)의 베이스와 상기 접지에 연결된 제2저항(R12)을 포함하여 구성되는 것을 특징으로 하는 히스테리시스를 갖는 서멀 셧트 다운 회로.
(정정) 제2항에 있어서, 상기 히스테리시스 발생부(20)는 상기 전원(Vcc)을 통해 인가되는 제1전류(I11)를 콜렉터와 베이스 입력으로 하고 상기 접지에 에미터가 연결된 제1트랜지스터(Q14)와 ; 상기 제1트랜지스터(Q14)의 콜렉터에 콜렉터가 연결되고 상기 전원(Vcc)을 통해 인가되는 제2전류(I12)를 베이스 입력으로 하고 접지에 에미터가 연결된 제2트랜지스터(Q15)와 ; 상기 히스테리시스 전압 설정부(30)에 콜렉터가 연결되고 상기 접지에 에미터가 연결되며 상기 제1트랜지스터(Q14)의 콜렉터에 베이스가 연결된 제3트랜지스터(Q16) 및 ; 상기 온도 감지부(10)에 베이스가 연결되고 상기 제2전류(I12)를 콜렉터 입력으로 하고 상기 접지에 에미터가 연결된 제4트랜지스터(Q17)를 포함하여 구성되는 것을 특징으로 하는 히스테리시스를 갖는 서멀 셧트 다운 회로.
(정정) 제1항에 있어서, 상기 히스테리시스 전압 설정부(30)는 상기 히스테리시스 발생부(20)에 콜렉터와 베이스가 연결된 제1트랜지스터(Q18)와 ; 상기 제1트랜지스터(Q18)의 콜렉터에 베이스가 연결되고 기준 전압(Vref)을 에미터 입력으로 하고 상기 제1트랜지스터(Q18)의 에미터에 콜렉터가 연결된 제2트랜지스터(Q19)와 ; 상기 제2트랜지스터(Q19)의 콜렉터에 일단이 연결되고 상기 온도 감지부(10)에 타단이 연결된 제1저항(R13)과 ; 상기 상측 아날로그 스위치(40)에 일단이 연결되고 상기 온도 감지부(10)에 타단이 연결된 제2저항(R14) 및 ; 상기 온도 감지부(10)에 일단이 연결되고 상기 하측 아날로그 스위치(50)에 타단이 연결된 제3저항(R15)을 포함하여 구성되는 것을 특징으로 하는 히스테리시스를 갖는 서멀 셧트 다운 회로.
제1항에 있어서, 상기 상측 아날로그 스위치(40)는 기준 전압(Vref)을 에미터 입럭으로 하고 접지를 통해 인가되는 제3전류(I10)를 베이스 입력으로 하고 상기 히스테리시스 전압 설정부(30)에 콜렉터가 연결된 제1트랜지스터(Q20) 및 ; 상기 제1트랜지스터(Q20)의 콜렉터에 에미터가 연결되고 상기 제3전류(I10)를 베이스 및 콜렉터 입력으로 하는 제2트랜지스터(Q21)를 포함하여 구성되는 것을 특징으로 하는 히스테리시스를 갖는 서멀 셧트 다운 회로.
제5항에 있어서, 상기 제1 및 제2트랜지스터(Q20, Q21)는 pnp트랜지스터로 이루어지는 것을 특징으로 하는 히스테리시스를 갖는 서멀 셧트 다운 회로.
제1항 또는 제4항에 있어서, 상기 하측 아날로그 스위치(50)는 상기 제3저항(R15)의 타단에 에미터가 연결되고 인가되는 제4전류(I14)를 콜렉터와 베이스 입력으로 하는 제3트랜지스터(Q22) 및 ; 상기 제3트랜지스터(Q22)의 에미터에 콜렉터가 연결되고 상기 제3트랜지스터(Q22)의 콜렉터에 베이스가 연결되고 접지에 에미터가 연결된 제4트랜지스터(Q23)를 포함하여 구성되는 것을 특징으로 하는 히스테리시스를 갖는 서멀 셧트 다운 회로.
제7항에 있어서, 상기 제3 및 제4트랜지스터(Q22, Q23)는 npn트랜지스터로 이루어지는 것을 특징으로 하는 히스테리시스를 갖는 서멀 셧트 다운 회로.
(정정) 제3항, 제5항 또는 제7항에 있어서, 상기 제1, 제3 및 제4전류(I11, I10, I14)는 동일한 전류인 것을 특징으로 하는 히스테리시스를 갖는 서멀 셧트 다운 회로.