KR0155339B1 - 히스테리시스를 갖는 서멀 셧트 다운 회로 - Google Patents

히스테리시스를 갖는 서멀 셧트 다운 회로 Download PDF

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Abstract

본 발명은 비교기를 이용하여 온도 변화와 저항의 산포에 무관한 히스테리시스를 갖는 서멀 셧트 다운 회로(Thermal Shut-Down Circuit With Hysteresis)에 관한 것이다.
본 발명은 기준 전압을 전류로 변환하는 정전류 절환부, 상기 정전류 절환부에서 출력되는 절환된 전류로 일정한 전류를 생성하는 전류원 생성부, 및 상기 전류원 생성부로 부터 출력되는 전류를 이용하여 히스테리시스를 발생하는 비교부를 포함하여 구성된다.

Description

히스테리시스를 갖는 서멀 셧트 다운 회로
제1도는 종래의 서멀 셧트 다운 회로의 구성도.
제2도는 본 발명에 의한 히스테리시스를 갖는 서멀 셧트 다운 회로의 구성도.
* 도면의 주요부분에 대한 부호의 설명
10 : 정전류 절환부 20 : 전류원 생성부
30 : 비교부 11, 31 : 비교기
Q1 내지 Q12 : 트랜지스터 R1, R2, R3, R4 : 저항
본 발명은 히스테리시스를 갖는 서멀 셧트 다운 회로(Thermal Shut-Down Circuit With Hysteresis)에 관한 것으로, 특히 비교기를 이용하여 온도 변화와 저항의 산포에 무관한 히스테리시스를 갖는 서멀 셧트 다운 회로에 관한 것이다.
제1도는 종래의 서멀 셧트 다운 회로의 회로도이다.
종래의 서멀 셧트 다운 회로는 제1도에 도시한 바와 같이 전원(Vcc)에 에미터가 연결된 pnp트랜지스터(Q21), pnp트랜지스터(Q21)의 베이스와 전원(Vcc)에 연결된 저항(R26), pnp트랜지스터(Q21)의 베이스에 일단이 연결된 저항(R25), 저항(R25)의 타단에 콜렉터가 연결되고 전원(Vcc)을 통해 인가되는 전류(I21)를 베이스 입력으로 하고 접지에 에미터가 연결된 npn트랜지스터(Q23), npn 트랜지스터(Q24)의 베이스에 일단이 연결된 저항(R24), 저항(R24)의 타단에 콜렉터가 연결되고 전원(Vcc)을 통해 인가되는 전류(I22)를 베이스 인력으로 하고 접지에 에미터가 연결된 npn트랜지스터(Q23), 저항(R24)의 타단과 접지에 연결된 저항(R23), pnp트랜지스터(Q21)의 콜렉터에 일단이 연결된 저항(R22), 저항(R22)의 타단에 베이스가 연결되고 전원(Vcc)을 통해 인가되는 전류(I22)를 콜렉터 입력으로 하고 접지에 에미터가 연결된 npn트랜지스터(Q22), 및 pnp 트랜지스터(Q21)의 콜렉터와 접지에 연결된 저항(R21)으로 구성된다.
이와 같이 구성되는 종래의 서멀 셧트 다운 회로의 동작을 설명한다.
종래의 서멀 셧트 다운 회로는 제1도에 도시한 바와 같이 서멀 오실레이터(Thermal Oscillation)에 의해 발생되는 스트레스(Stress)로 부터 회로 및 패키지를 보호하기 위해 히스테리시스를 갖도록 구성되어 있다.
즉, 제1도에 도시한 서멀 셧트 다운 회로는 온도에 안정한 기준 전압(Vts) (Temperature-Stable reference bias voltage)을 얻기 위해 두개의 저항(R23, R24)을 직렬로 연결하고 여기에 온도와 무관한 일정 전류를 흐르게 한다.
또한, 하단의 저항(R23)을 npn트랜지스터(Q23)의 콜렉터에 병렬로 연결시켜 npn트랜지스터(Q23)를 오프 상태와 포화 상태로 동작시키므로서 트랜지스터의 포화 전압과 저항(R23)에서 발생하는 전압 차이에 의해 히스테리시스를 얻고 있다.
그러나 종래의 서멀 셧트 다운 회로는 포화 상태일 경우 포화 전압을 정확하게 규정지을 수 없고 온도 변화에 따라 포화 전압이 변하게 되므로 정확한 히스테리시스를 얻기가 힘든 단점이 있었다.
상기 단점을 개선하기 위한 본 발명은 비교기를 이용하여 온도 변화와 저항의 산포에 무관한 서멀 셧트 다운 히스테리시스를 얻기 위한 히스테리시스를 갖는 서멀 셧트 다운 회로를 제공함에 그 목적이 있다.
상기 목적을 달성하기 위해 본 발명은 기준 전압을 전류로 변환하는 정전류 절환부, 상기 정전류 절환부에서 출력되는 절환된 전류로 일정한 전류를 생성하는 전류원 생성부, 및 상기 전류원 생성부로 부터 출력되는 전류를 이용하여 히스테리시스를 발생하는 비교부를 포함하여 구성되는 것을 특징으로 한다.
이하 첨부된 도면을 참조하여 본 발명의 실시예를 상세히 설명한다.
제2도는 본 발명에 의한 서멀 셧트 다운 회로의 구성도이다.
본 발명에 의한 히스테리시스를 갖는 서멀 셧트 다운 회로는 제2도에 도시한 바와 같이 정전류 절환부(10), 전류원 생성부(20), 및 비교부(30)로 구성된다.
정전류 절환부(10)는 기준 전압(Vref)을 전류로 변환하는 것으로, 기준 전압을 공급하는 기준 전압 공급원(Vref), 기준 전압 공급원(Vref)에 비반전 입력단(+)이 연결되고 전류원 생성부(20)에 출력단이 연결된 비교기(11), 및 비교기(11)의 반전 입력단(-)과 접지에 연결된 저항(R11)으로 구성된다.
전류원 생성부(20)는 정전류 절환부(10)에서 출력되는 절환된 전류로 일정한 전류를 생성하는 것으로, 전원(Vcc)에 에미터가 연결되고 비교부(30)에 콜렉터가 연결된 pnp트랜지스터(Q9), 전원(Vcc)에 에미터가 연결되고 pnp트랜지스터(Q9)의 베이스에 베이스와 콜렉터가 연결된 pnp트랜지스터(Q10), pnp트랜지스터(Q10)의 콜렉터에 콜렉터가 연결되고 비교기(11)의 출력단에 베이스가 연결되고 비교기(11)의 반전 입력단(-)에 에미터가 연결된 npn트랜지스터(Q11), 및 pnp트랜지스터(Q9)의 콜렉터와 접지에 연결된 저항(R2)을 포함하여 구성된다.
비교부(30)는 전류원 생성부(20)로 부터 출력되는 전류를 이용하여 히스테리시스를 발생하는 것으로, 전원(Vcc)에 에미터가 연결되고 pnp트랜지스터(Q10)의 콜렉터에 베이스가 연결된 pnp트랜지스터(Q7), 전원(Vcc)에 에미터가 연결되고 pnp트랜지스터(Q10)의 콜렉터에 베이스가 연결된 pnp트랜지스터(Q8), pnp트랜지스터(Q8)의 제1 및 제2콜렉터에 베이스와 콜렉터가 연결되고 pnp트랜지스터(Q8)의 제3콜렉터에 에미터가 연결된 npn트랜지스터(Q6), pnp트랜지스터(Q8)의 제3 및 제4콜렉터에 양단이 연결된 저항(R3), pnp트랜지스터(Q9)의 콜렉터와 pnp트랜지스터(Q7)의 콜렉터에 연결되어 비교하는 비교기(31), 및 pnp트랜지스터(Q7)의 콜렉터에 콜렉터와 베이스가 연결되고 접지에 에미터가 연결된 npn트랜지스터(Q12)로 구성된다.
여기서 비교기(31)는 트랜지스터(Q8)의 제3콜렉터에 에미터가 연결되고 pnp트랜지스터(Q9)의 콜렉터에 베이스가 연결된 pnp트랜지스터(Q1), pnp트랜지스터(Q8)의 제4콜렉터에 에미터가 연결되고 pnp트랜지스터(Q7)의 콜렉터에 베이스가 연결되고 콜렉터에 출력단(Vo)이 연결된 pnp트랜지스터(Q2), pnp트랜지스터(Q2)의 콜렉터에 일단이 연결된 저항(R4), 저항(R4)의 타단에 베이스가 연결되고 npn트랜지스터(Q6)의 콜렉터에 콜렉터가 연결되고 접지에 에미터가 연결된 npn트랜지스터(Q5), pnp트랜지스터(Q1)의 콜렉터에 콜렉터와 베이스가 연결되고 접지에 에미터가 연결된 npn트랜지스터(Q3), 및 pnp트랜지스터(Q2)의 콜렉터에 콜렉터가 연결되고 pnp트랜지스터(Q1)의 콜렉터에 베이스가 연결되고 접지에 에미터가 연결된 npn트랜지스터(Q4)로 구성된다.
이와 같이 구성되는 본 발명에 의한 히스테리시스를 갖는 서멀 셧트 다운 회로의 동작을 설명한다.
먼저, 정전류 절환부(10)와 전류원 생성부(20)의 동작을 살펴보기로 한다.
정전류 절환부(10)의 비교기(11)의 비반전 입력단(+)에 기준 전압원으로 부터 기준 전압(Vref)이 가해지면 반전 입력단(-)의 전압을 감지하고 반전 입력단(-)의 전압이 기준 전압(Vref)보다 낮을때에는 전류 제어 트랜지스터인 npn트랜지스터(Q11)의 베이스 전류가 증가하여 pnp트랜지스터(Q10)의 전류가 증가하도록 한다.
따라서, pnp트랜지스터(Q9, Q10)는 전류 미러이므로 pnp트랜지스터(Q9)에 흐르는 전류도 증가하게 되고, 비교기(11)의 반전 입력단(-)의 전압은 기준 전압(Vref) 까지 증가하게 된다.
또한, 비교기(11)의 비반전 입력단(+)에 기준 전압원으로 부터 기준 전압(Vref)이 가해지면 반전 입력단(-)의 전압을 감지하고 반전 입력단(-)의 전압이 기준 전압(Vref)보다 높을때에는 전류 제어 트랜지스터인 npn트랜지스터(Q11)의 베이스 전류가 감소하여 pnp트랜지스터(Q10)의 전류가 감소하도록 한다.
따라서, pnp트랜지스터(Q9, Q10)는 전류 미러이므로 pnp트랜지스터(Q9)에 흐르는 전류도 감소하게 되고, 비교기(11)의 반전 입력단(-)의 전압은 기준 전압(Vref) 까지 감소하게 된다.
이와 같이 전류원 생성부(20)의 전류 제어 npn트랜지스터(Q11)의 부궤환 특성으로 비교기(11)의 반전 입력 단자(-)의 전압은 기준 전압(Vref)과 동일하게 된다.
한편 기준 전류(Iref)는 기준 전압(Vref)과 저항(R1)으로 결정되어진다. Q10, Q9, Q7, Q8은 전류미러의 형태이므로 각각 동일한 기준전류(Iref)가 흐르게 된다.
이와 같이 pnp트랜지스터(Q7, Q8)로 공급되는 전류를 입력으로 하는 비교부(30)의 동작을 설명한다.
정상 상태인 경우(Ta = 25℃) 비교기(31)의 pnp트랜지스터(Q1)의 베이스 전압(VbQ1)은 아래 식(1)과 같고 pnp트랜지스터(Q2)의 베이스 전압(VbQ2)은 아래 식(2)와 같다.
이때, pnp트랜지스터(Q1)의 베이스 전압은 비교기(31)의 pnp트랜지스터(Q2)의 베이스 전압보다 낮게 설정되어 있으므로 pnp트랜지스터(Q8)의 콜렉터 전류는 모두 비교기(31)의 pnp트랜지스터(Q1)로 흐르게 되고 출력(Vo)은 로우 레벨(Low Level)을 나타낸다.
온도가 상승하면 비교기(31)의 pnp트랜지스터(Q2)의 베이스 전압이 npn트랜지스터(Q12)의 베이스 에미터간 전압(Vbe)의 온도 계수로 떨어지게 되고 pnp트랜지스터(Q1)의 베이스 전압과 같게 되면 출력(Vo)은 로우레벨에서 하이레벨(High Level)로 바뀌게 된다.
이와 같이 바뀌는 순간 pnp트랜지스터(Q8)의 전류중에서 제1 및 제2콜렉터 전류(2I)가 pnp트랜지스터(Q1)으로 흐르고, 저항(R3)을 통한 pnp트랜지스터(Q8)의 제3콜렉터 전류(I)가 pnp트랜지스터(Q8)의 제4콜렉터 전류와 더해져서(2I) pnp트랜지스터(Q2)로 흐르게 된다.
따라서 출력(Vo)이 로우 레벨에서 하이레벨로 바뀌는 순간 pnp트랜지스터(Q2)의 베이스 전압(Vah)은 아래 식(3)과 같다.
또한, 온도가 상승하여 높은 온도인 경우에는 pnp트랜지스터(Q1)의 베이스 전압은 비교기(31)의 pnp트랜지스터(Q2)의 베이스 전압보다 높으므로 출력(Vo)은 하이 레벨로 나타나고, 전류 제어 트랜지스터인 npn트랜지스터(Q5)가 온된다. 따라서 pnp트랜지스터(Q8)의 제1 및 제2콜렉터 전류(2I)가 전류 제어 트랜지스터(Q5)로 흐르고 저항(R3)을 통한 제3콜렉터 전류(I)가 pnp트랜지스터(Q8)의 제4콜렉터 전류와 더해져서(2I) pnp트랜지스터(Q2)로 흐르게 된다.
온도가 하강하면 비교기(31)의 pnp트랜지스터(Q2)의 베이스 전압이 npn트랜지스터(Q12)의 베이스 에미터간 전압(Vbe)의 온도 계수로 증가하게 되고 pnp트랜지스터(Q1)의 베이스 전압과 같게 되면 출력(Vo)은 하이 레벨에서 로우 레벨로 바뀌게 된다.
이와 같이 바뀌는 순간 pnp트랜지스터(Q8)의 제1 및 제2콜렉터 전류(2I)가 전류 제어 트랜지스터(Q5)로 흐르고, pnp트랜지스터(Q8)의 제3콜렉터 전류(I)가 pnp트랜지스터(Q1)로 흐르고, pnp트랜지스터(Q8)의 제4콜렉터 전류(I)가 pnp트랜지스터(Q2)로 흐르게 된다.
따라서 출력(Vo)이 하이 레벨에서 로우 레벨로 바뀌는 순간 pnp트랜지스터(Q2)의 베이스 전압(Val)은 아래 식(4)와 같다.
위의 식(3)과 식(4)에서 비교기(31)의 출력(Vo)이 바뀌는 온도, 즉 로우에서 하이로 바뀌는 온도(TSDH : Thermal Shut-Down High)와 하이에서 로우로 바뀌는 온도(TSDL : Thermal Shut-Down Low)는 아래 식(5)와 식(6)과 같다.
여기서, TC VbeQ12는 npn트랜지스터(Q12)의 베이스 에미터간 전압의 온도 계수이다.
이때, 전류(I)는 정전류 절환부(10)와 전류원 생성부(20)에 의해 결정되므로 비교기(31)에 의한 서멀 셧트 다운 히스테리시스(TSDHY)는 위의 식(5)와 식(6)의 차이인 아래 식(7)과 같다.
위의 식(7)에서 보는 바와 같이 히스테리시스를 갖는 비교기(31)를 사용하게 되면 저항의 산포와 온도 계수와 무관하게 저항비(R3/R1)로 설계되므로 저항(R3/R1)의 조정을 통해 정확한 히스테리시스를 얻을 수 있다.
이상에서 설명한 바와 같이 본 발명에 의한 히스테리시스를 갖는 서멀 셧트 다운 회로는 트랜지스터의 포화 전압을 이용하지 않고 비교기를 이용하여 온도 변화와 저항의 산포에 무관한 서멀 셧트 다운 히스테리시스를 얻을 수 있는 효과가 있다.

Claims (5)

  1. 기준 전압(Vref)을 전류로 변환하는 정전류 절환부(10), 상기 정전류 절환부(10)에서 출력되는 절환된 전류로 일정한 전류를 생성하는 전류원 생성부(20), 및 상기 전류원 생성부(20)로 부터 출력되는 전류를 이용하여 히스테리시스를 발생하는 비교부(30)를 포함하여 구성되는 것을 특징으로 하는 히스테리시스를 갖는 서멀 셧트 다운 회로.
  2. 제1항에 있어서, 상기 정전류 절환부(10)는 기준 전압을 공급하는 기준 전압 공급원(Vref), 상기 기준 전압 공급원(Vref)에 비반전 입력단(+)이 연결되고 상기 전류원 생성부(20)에 출력단이 연결된 제1비교기(11), 및 상기 제1비교기(11)의 반전 입력단(-)과 접지에 연결된 제1저항(R11)으로 구성되는 것을 특징으로 하는 히스테리시스를 갖는 서멀 셧트 다운 회로.
  3. 제2항에 있어서, 상기 전류원 생성부(20)는 전원(Vcc)에 에미터가 연결되고 상기 비교부(30)에 콜렉터가 연결된 제1트랜지스터(Q9), 전원(Vcc)에 에미터가 연결되고 상기 제1트랜지스터(Q9)의 베이스에 베이스와 콜렉터가 연결된 제2트랜지스터(Q10), 상기 제2트랜지스터(Q10)의 콜렉터에 콜렉터가 연결되고 상기 제1비교기(11)의 출력단에 베이스가 연결되고 상기 제1비교기(11)의 반전 입력단(-)에 에미터가 연결된 제3트랜지스터(Q11), 및 상기 제1트랜지스터(Q9)의 콜렉터와 접지에 연결된 제2저항(R2)을 포함하여 구성되는 것을 특징으로 하는 히스테리시스를 갖는 서멀 셧트 다운 회로.
  4. 제3항에 있어서, 상기 비교부(30)는 전원(Vcc)에 에미터가 연결되고 상기 제2트랜지스터(Q10)의 콜렉터에 베이스가 연결된 제4트랜지스터(Q7), 전원(Vcc)에 에미터가 연결되고 상기 제2트랜지스터(Q10)의 콜렉터에 베이스가 연결된 제5트랜지스터(Q8), 상기 제5트랜지스터(Q8)의 제1 및 제2콜렉터에 베이스와 콜렉터가 연결되고 제5트랜지스터(Q8)의 제3콜렉터에 에미터가 연결된 제6트랜지스터(Q6), 상기 제5트랜지스터(Q8)의 제3 및 제4콜렉터에 양단이 연결된 제3저항(R3), 상기 제1트랜지스터(Q9)의 콜렉터와 제4트랜지스터(Q7)의 콜렉터에 연결되어 비교하는 제2비교기(31), 및 상기 제4트랜지스터(Q7)의 콜렉터에 콜렉터와 베이스가 연결되고 접지에 에미터가 연결된 제7트랜지스터(Q12)를 포함하여 구성되는 것을 특징으로 하는 히스테리시스를 갖는 서멀 셧트 다운 회로.
  5. 제4항에 있어서, 상기 제2비교기(31)는 상기 제5트랜지스터(Q8)의 제3콜렉터에 에미터가 연결되고 상기 제1트랜지스터(Q9)의 콜렉터에 베이스가 연결된 제8트랜지스터(Q1), 상기 제5트랜지스터(Q8)의 제4콜렉터에 에미터가 연결되고 상기 제4트랜지스터(Q7)의 콜렉터에 베이스가 연결되고 콜렉터에 출력단(Vo)이 연결된 제9트랜지스터(Q2), 상기 제9트랜지스터(Q2)의 콜렉터에 일단이 연결된 제4저항(R4), 상기 제4저항(R4)의 타단에 베이스가 연결되고 상기 제6트랜지스터(Q6)에 콜렉터에 콜렉터가 연결되고 접지에 에미터가 연결된 제10트랜지스터(Q5), 상기 제8트랜지스터(Q1)의 콜렉터에 콜렉터와 베이스가 연결되고 접지에 에미터가 연결된 제11트랜지스터(Q3), 및 상기 제9트랜지스터(Q2)의 콜렉터에 콜렉터가 연결되고 상기 제8트랜지스터(Q1)의 콜렉터에 베이스가 연결되고 접지에 에미터가 연결된 제12트랜지스터(Q4)를 포함하여 구성되는 것을 특징으로 하는 히스테리시스를 갖는 서멀 셧트 다운 회로.
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