JPH07104372B2 - 電圧比較回路 - Google Patents
電圧比較回路Info
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- JPH07104372B2 JPH07104372B2 JP61218070A JP21807086A JPH07104372B2 JP H07104372 B2 JPH07104372 B2 JP H07104372B2 JP 61218070 A JP61218070 A JP 61218070A JP 21807086 A JP21807086 A JP 21807086A JP H07104372 B2 JPH07104372 B2 JP H07104372B2
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- Japan
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- voltage
- circuit
- constant current
- power supply
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
- H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
- H03K3/26—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of bipolar transistors with internal or external positive feedback
- H03K3/28—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of bipolar transistors with internal or external positive feedback using means other than a transformer for feedback
- H03K3/281—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of bipolar transistors with internal or external positive feedback using means other than a transformer for feedback using at least two transistors so coupled that the input of one is derived from the output of another, e.g. multivibrator
- H03K3/286—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of bipolar transistors with internal or external positive feedback using means other than a transformer for feedback using at least two transistors so coupled that the input of one is derived from the output of another, e.g. multivibrator bistable
- H03K3/2893—Bistables with hysteresis, e.g. Schmitt trigger
- H03K3/2897—Bistables with hysteresis, e.g. Schmitt trigger with an input circuit of differential configuration
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
- H03K5/22—Circuits having more than one input and one output for comparing pulses or pulse trains with each other according to input signal characteristics, e.g. slope, integral
- H03K5/24—Circuits having more than one input and one output for comparing pulses or pulse trains with each other according to input signal characteristics, e.g. slope, integral the characteristic being amplitude
- H03K5/2409—Circuits having more than one input and one output for comparing pulses or pulse trains with each other according to input signal characteristics, e.g. slope, integral the characteristic being amplitude using bipolar transistors
- H03K5/2418—Circuits having more than one input and one output for comparing pulses or pulse trains with each other according to input signal characteristics, e.g. slope, integral the characteristic being amplitude using bipolar transistors with at least one differential stage
Description
【発明の詳細な説明】 ［産業上の利用分野］ 本発明は、電圧比較回路に関し、特にヒステリシス特性
を持たせるようにした回路の改良を図ったものである。
を持たせるようにした回路の改良を図ったものである。
［従来の技術］ 一般に、電圧比較回路において、入力電圧が電流電圧で
あり、比較される電圧値の近傍の値となった場合など
に、出力がオン，オフを繰り返し、発振状態を呈するよ
うになって、回路動作上好ましくない状態に陥ることが
ある。
あり、比較される電圧値の近傍の値となった場合など
に、出力がオン，オフを繰り返し、発振状態を呈するよ
うになって、回路動作上好ましくない状態に陥ることが
ある。
このような現象を避けるために、電圧比較回路には、第
３図に示すようなヒステリシス特性を持たせる対策がし
ばしばとられている。
３図に示すようなヒステリシス特性を持たせる対策がし
ばしばとられている。
第４図は従来の電圧比較の１例を示す回路図である。
図において、１は電源端子であり、電源電圧が加えられ
る。２は入力端子であり、入力電圧が入力される。３は
出力端子であり、出力電圧が出力される、４は定電流電
源、VCCは電源電圧である。
る。２は入力端子であり、入力電圧が入力される。３は
出力端子であり、出力電圧が出力される、４は定電流電
源、VCCは電源電圧である。
Q1，Q2，QAおよびQ9はNPN型トランジスタ、Q3およびQ4
はPNP型トランジスタである。RA，RB，RC，R3，R4およ
びR5はそれぞれ抵抗である。
はPNP型トランジスタである。RA，RB，RC，R3，R4およ
びR5はそれぞれ抵抗である。
第４図に示す回路においては、トランジスタQAがオフか
らオンに変わることにより、比較電圧が の値に変化して、その差がヒステリシス特性の電圧値と
なる方式である。
らオンに変わることにより、比較電圧が の値に変化して、その差がヒステリシス特性の電圧値と
なる方式である。
［発明が解決しようとする問題点］ しかしながら、この方法では、安定した一定の電源電圧
VCCに対しては、かなり正確な比較電圧値と、ヒステリ
シス特性の電圧値とが得られるが、電源電圧が変動した
場合には、その両者の電圧値が変動してしまい、絶対値
の精度を要求される用途には不適当であった。
VCCに対しては、かなり正確な比較電圧値と、ヒステリ
シス特性の電圧値とが得られるが、電源電圧が変動した
場合には、その両者の電圧値が変動してしまい、絶対値
の精度を要求される用途には不適当であった。
さらに第５図は、従来の電圧比較の他の例を示す回路で
ある。
ある。
図において、第４図と同様の箇所には同一符号を付して
その説明は略称する。
その説明は略称する。
QBおよびQ10はNPN型トランジスタ、RD，REおよびR6はそ
れぞれ抵抗である。VRは基準電圧である。
れぞれ抵抗である。VRは基準電圧である。
本従来例では、比較電圧に基準電圧VRを用い、入力電圧
が高いときには基準電圧VRが比較電圧となるが、入力電
圧が基準電圧VRより低くなってトランジスタQBがオンす
ると、比較電圧がほぼ の値だけ上昇してヒステリシス特性の電圧値が得られ
る。
が高いときには基準電圧VRが比較電圧となるが、入力電
圧が基準電圧VRより低くなってトランジスタQBがオンす
ると、比較電圧がほぼ の値だけ上昇してヒステリシス特性の電圧値が得られ
る。
本従来例では、基準電圧VRを使用しているために、比較
電圧は電源電圧VCCの変動の影響を受けないがヒステリ
シス特性の電圧値については、電源電圧VCCや、基準電
圧VRの出力インピーンダンスの影響を受け、精度が得ら
れないという欠点がある。
電圧は電源電圧VCCの変動の影響を受けないがヒステリ
シス特性の電圧値については、電源電圧VCCや、基準電
圧VRの出力インピーンダンスの影響を受け、精度が得ら
れないという欠点がある。
そこで、本発明の目的は、上述した従来例の欠点を除去
し、ヒステリシス特性を持たせるための比較電圧が電源
電圧の変動や、基準電圧の出力インピーダンスの影響を
受け難く、高精度の比較を行うことができる電圧比較回
路を提供することにある。
し、ヒステリシス特性を持たせるための比較電圧が電源
電圧の変動や、基準電圧の出力インピーダンスの影響を
受け難く、高精度の比較を行うことができる電圧比較回
路を提供することにある。
［問題点を解決するための手段］ このような目的を達成するために、本発明は、比較電圧
の変化によるヒステリシス特性を持つ電圧比較回路にお
いて、一端に基準電圧が与えられる固定抵抗（R1）と、
固定抵抗に流す電流の供給をオン・オフするミラー回路
（Q5，Q6）と、ミラー回路に定電流を流すための定電流
源であって起動回路（R21）を有する定電流源（４′）
とを含む比較電圧発生回路を具備し、定電流源が起動回
路を切り離すことにより電源電圧に依存しない定電流を
流す回路であることを特徴とする。
の変化によるヒステリシス特性を持つ電圧比較回路にお
いて、一端に基準電圧が与えられる固定抵抗（R1）と、
固定抵抗に流す電流の供給をオン・オフするミラー回路
（Q5，Q6）と、ミラー回路に定電流を流すための定電流
源であって起動回路（R21）を有する定電流源（４′）
とを含む比較電圧発生回路を具備し、定電流源が起動回
路を切り離すことにより電源電圧に依存しない定電流を
流す回路であることを特徴とする。
［作用］ 本発明によれば、比較電圧発生回路の定電流源は起動回
路を切り離すことにより電源電圧に依存しない定電流を
ミラー回路に流す。
路を切り離すことにより電源電圧に依存しない定電流を
ミラー回路に流す。
［実施例］ 以下図面を参照して本発明を詳細に説明する。
第１図は本発明の一実施例の構成を示す回路図である。
図において、１は電源端子、２は入力端子、３は出力端
子、４および４′は定電流源である。
子、４および４′は定電流源である。
Q1，Q2はNPNトランジスタ、Q3〜Q8はPNPトランジスタ、
R1，R2は抵抗、VRは基準電圧、５は基準電圧入力端子で
あり、基準電圧VRが加えられる。
R1，R2は抵抗、VRは基準電圧、５は基準電圧入力端子で
あり、基準電圧VRが加えられる。
入力端子２はNPNトランジスタQ1のベースに接続され
る。NPNトランジスタQ1のエミッタは定電流源４に接続
され、さらにNPNトランジスタQ2のエミッタに接続され
る。定電流源４の他方の端子は接地される。
る。NPNトランジスタQ1のエミッタは定電流源４に接続
され、さらにNPNトランジスタQ2のエミッタに接続され
る。定電流源４の他方の端子は接地される。
NPNトランジスタQ1のコレクタはPNPトランジスタQ3のコ
レクタに接続され、PNPトランジスタQ7およびQ8のベー
スにそれぞれ接続される。
レクタに接続され、PNPトランジスタQ7およびQ8のベー
スにそれぞれ接続される。
NPNトランジスタQ2のコレクタはPNPトランジスタQ4のコ
レクタに接続され、さらにベースはPNPトランジスタQ5
のコレクタと抵抗R1の一方の端子に接続される。抵抗R1
の他端は基準電圧入力端子５に接続される。
レクタに接続され、さらにベースはPNPトランジスタQ5
のコレクタと抵抗R1の一方の端子に接続される。抵抗R1
の他端は基準電圧入力端子５に接続される。
PNPトランジスタQ3のエミッタは電源端子１に接続さ
れ、ベースはPNPトランジスタQ4のベースとコレクタと
にそれぞれ接続される。PNPトランジスタQ4のエミッタ
は電源端子１に接続される。
れ、ベースはPNPトランジスタQ4のベースとコレクタと
にそれぞれ接続される。PNPトランジスタQ4のエミッタ
は電源端子１に接続される。
PNPトランジスタQ5のエミッタは電源端子１に接続さ
れ、ベースはPNPトランジスタQ6のベースとコレクタと
にそれぞれ接続され、さらに定電流源４′に接続され
る。定電流源４′の他方の端子は接地される。
れ、ベースはPNPトランジスタQ6のベースとコレクタと
にそれぞれ接続され、さらに定電流源４′に接続され
る。定電流源４′の他方の端子は接地される。
PNPトランジスタQ5のエミッタはPNPトランジスタQ7のエ
ミッタに接続され、電源端子１に接続される。PNPトラ
ンジスタQ5のコレクタはPNPトランジスタQ7のコレクタ
に接続される。
ミッタに接続され、電源端子１に接続される。PNPトラ
ンジスタQ5のコレクタはPNPトランジスタQ7のコレクタ
に接続される。
PNPトランジスタQ8のエミッタは電源端子１に接続さ
れ、コレクタは抵抗R2の一方の端子に接続されるととも
に出力端子３に接続される。抵抗R2の他方の端子は接地
される。
れ、コレクタは抵抗R2の一方の端子に接続されるととも
に出力端子３に接続される。抵抗R2の他方の端子は接地
される。
次に本実施例における動作を順を追って説明する。
まず、入力端子２に加えられる入力電圧が、基準電圧VR
に比べて十分に高いときには、NPNトランジスタQ1がオ
ンしてPNPトランジスタQ7およびQ8のベース電流を引く
のでPNPトランジスタQ8がオンして出力端子３の電圧は
ハイレベルとなる。PNPトランジスタQ7がオンすること
によりPNPトランジスタQ7のコレクタ電圧は電源電圧VCC
より飽和電圧分だけ降下した値となる。
に比べて十分に高いときには、NPNトランジスタQ1がオ
ンしてPNPトランジスタQ7およびQ8のベース電流を引く
のでPNPトランジスタQ8がオンして出力端子３の電圧は
ハイレベルとなる。PNPトランジスタQ7がオンすること
によりPNPトランジスタQ7のコレクタ電圧は電源電圧VCC
より飽和電圧分だけ降下した値となる。
その飽和電圧はPNPトランジスタQ6をオンさせる順方向
電圧より低いため、PNPトランジスタQ6はオフし、従っ
てPNPトランジスタQ5もオフするので抵抗R1には電流が
流れず、NPNトランジスタQ2のベースには基準電圧VRが
そのまま印加される。
電圧より低いため、PNPトランジスタQ6はオフし、従っ
てPNPトランジスタQ5もオフするので抵抗R1には電流が
流れず、NPNトランジスタQ2のベースには基準電圧VRが
そのまま印加される。
つぎに、入力電圧が基準電圧VRより低くなると、NPNト
ランジスタQ1がオフするので、PNPトランジスタQ7およ
びQ8はオフし、出力端子３の出力電圧がローレベルとな
ると同時にPNPトランジスタQ6がオンする。PNPトランジ
スタQ6には定電流源４′で決まる電流Ｉが流れるが、PN
PトランジスタQ5とQ6とではカレントミラー回路を構成
しているので、PNPトランジスタQ5にもＩにほぼ等しい
電流が流れる。
ランジスタQ1がオフするので、PNPトランジスタQ7およ
びQ8はオフし、出力端子３の出力電圧がローレベルとな
ると同時にPNPトランジスタQ6がオンする。PNPトランジ
スタQ6には定電流源４′で決まる電流Ｉが流れるが、PN
PトランジスタQ5とQ6とではカレントミラー回路を構成
しているので、PNPトランジスタQ5にもＩにほぼ等しい
電流が流れる。
このとき、NPNとあQ2のベースに加わる電圧は、基準電
圧VRと抵抗R1による電圧降下IR1との和VR＋IR1の値まで
上昇することになる。
圧VRと抵抗R1による電圧降下IR1との和VR＋IR1の値まで
上昇することになる。
ここでふたたび入力電圧が上昇してくると、このときの
比較電圧はVR＋IR1であるから、この電圧に上昇するま
で出力電圧は変化せず、結局IR1に相当する電圧がヒス
テリシス特性の電圧値となる。
比較電圧はVR＋IR1であるから、この電圧に上昇するま
で出力電圧は変化せず、結局IR1に相当する電圧がヒス
テリシス特性の電圧値となる。
第２図は本発明の一実施例における定電流源の一例を示
す回路図である。
す回路図である。
図において、１は電源端子、６は定電流出力端子であ
る。
る。
D1，D2，D3およびD4はダイオード、R21，R22およびR23
は抵抗であり、ダイオードD1〜D4と抵抗R21とにより起
動回路を構成する。
は抵抗であり、ダイオードD1〜D4と抵抗R21とにより起
動回路を構成する。
Q21，Q22はPNPトランジスタ、Q23，Q24およびQ25はNPN
トランジスタである。
トランジスタである。
次に第２図により定電流回路の動作を説明する。
抵抗R22では、PNPトランジスタQ21のコレクタ電流Ｉで
より、IR22＝2VD（VDはダイオードの順方向電圧）とな
る値に設定する。
より、IR22＝2VD（VDはダイオードの順方向電圧）とな
る値に設定する。
電源電圧VCCが印加されると、抵抗R22を通じてNPNトラ
ンジスタQ23，Q24およびQ25にそれぞれ電流が供給され
る。定電流回路が定常状態に落ちつくと、ダイオードD4
の両端の電位等が零となり、非導通となって、起動回路
は切り離される。
ンジスタQ23，Q24およびQ25にそれぞれ電流が供給され
る。定電流回路が定常状態に落ちつくと、ダイオードD4
の両端の電位等が零となり、非導通となって、起動回路
は切り離される。
NPNトランジスタQ24はエミッタ面積がNPNトランジスタQ
23の２倍となっており、PNPトランジスタQ23の２倍とな
っており、PNPトランジスタQ21とQ22とはエミッタ面積
は等しい。
23の２倍となっており、PNPトランジスタQ23の２倍とな
っており、PNPトランジスタQ21とQ22とはエミッタ面積
は等しい。
NPNトランジスタQ23およびQ24のコレクタ電流をそれぞ
れIC23およびIC24、エミッタ面積をそれぞれAE23および
AE24、ベース−エミッタ間電圧をVBE23およびVBE24とす
ると、次の関係が成り立つ。
れIC23およびIC24、エミッタ面積をそれぞれAE23および
AE24、ベース−エミッタ間電圧をVBE23およびVBE24とす
ると、次の関係が成り立つ。
（∵IC21＝IC23＝IC22＝IC24，AE24／AE23＝２） ここに、VTはトランジスタの熱電圧である。
NPNトランジスタQ23，Q24およびQ25はカレントミラー回
路を構成しているから、定電流出力端子６の電流Ｉは、 であり、この定電流回路の定電流出力端子６からの電流
Ｉは電源電圧には依存されない。
路を構成しているから、定電流出力端子６の電流Ｉは、 であり、この定電流回路の定電流出力端子６からの電流
Ｉは電源電圧には依存されない。
［発明の効果］ 以上から明らかなように、本発明によれば、ヒステリシ
ス特性を持たせるための比較電圧が電源電圧の変動や、
基準電圧の出力インピーダンスの影響を受け難く、高精
度の比較を行うことができる。
ス特性を持たせるための比較電圧が電源電圧の変動や、
基準電圧の出力インピーダンスの影響を受け難く、高精
度の比較を行うことができる。
【図面の簡単な説明】 第１図は本発明の一実施例の構成を示す回路図、 第２図は本発明の一実施例における定電流源の一例を示
す回路図、 第３図は従来のヒステリシス特性を示す説明図、 第４図は従来の電圧比較の一例を示す回路図、 第５図は従来の電圧比較の他の例を示す回路図である。 １……電源端子、２……入力端子、３……出力端子、4,
4′……定電流源、５……基準電圧入力端子、６……一
定電流出力端子、RA，RB，RC，RD，RE，R1，R2，R3，
R4，R5，R21，R22，R23……抵抗、QA，Q1，Q2，Q10，Q
23，Q24，Q25……NPNトランジスタ、QB，Q3，Q4，Q5，Q
6，Q7，Q8，Q9，Q21，Q22……PNPトランジスタ、D1，
D2，D3，D4……ダイオード、VR……基準電圧、VCC……
電源電圧。
す回路図、 第３図は従来のヒステリシス特性を示す説明図、 第４図は従来の電圧比較の一例を示す回路図、 第５図は従来の電圧比較の他の例を示す回路図である。 １……電源端子、２……入力端子、３……出力端子、4,
4′……定電流源、５……基準電圧入力端子、６……一
定電流出力端子、RA，RB，RC，RD，RE，R1，R2，R3，
R4，R5，R21，R22，R23……抵抗、QA，Q1，Q2，Q10，Q
23，Q24，Q25……NPNトランジスタ、QB，Q3，Q4，Q5，Q
6，Q7，Q8，Q9，Q21，Q22……PNPトランジスタ、D1，
D2，D3，D4……ダイオード、VR……基準電圧、VCC……
電源電圧。
Claims (2)
- 【請求項１】比較電圧の変化によるヒステリシス特性を
持つ電圧比較回路において、 一端に基準電圧が与えられる固定抵抗と、 該固定抵抗に流す電流の供給をオン・オフするミラー回
路と、 該ミラー回路に定電流を流すための定電流源であって起
動回路を有する定電流源と を含む比較電圧発生回路を具備し、 前記定電流源が前記起動回路を切り離すことにより電源
電圧に依存しない定電流を流す回路である ことを特徴とする電圧比較回路。 - 【請求項２】前記定電流源は、定電流出力端に接続され
た第２ミラー回路と、該第２ミラー回路に接続された抵
抗と、電源端子とアース端子との間に接続された抵抗と
ダイオードとの直列回路と、前記抵抗と前記直列回路と
の間に設けられ前記起動回路を切り離すためのダイオー
ドとを有することを特徴とする特許請求の範囲第１項に
記載の電圧比較回路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61218070A JPH07104372B2 (ja) | 1986-09-18 | 1986-09-18 | 電圧比較回路 |
| US08/327,813 US5420530A (en) | 1986-09-18 | 1994-10-17 | Voltage comparator with hysteresis |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61218070A JPH07104372B2 (ja) | 1986-09-18 | 1986-09-18 | 電圧比較回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6375572A JPS6375572A (ja) | 1988-04-05 |
| JPH07104372B2 true JPH07104372B2 (ja) | 1995-11-13 |
Family
ID=16714175
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61218070A Expired - Lifetime JPH07104372B2 (ja) | 1986-09-18 | 1986-09-18 | 電圧比較回路 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5420530A (ja) |
| JP (1) | JPH07104372B2 (ja) |
Families Citing this family (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07105681A (ja) * | 1993-10-07 | 1995-04-21 | Mitsubishi Electric Corp | 半導体装置 |
| US5666076A (en) * | 1995-09-29 | 1997-09-09 | Cherry Semiconductor Corporation | Negative input voltage comparator |
| JPH11337594A (ja) * | 1998-05-22 | 1999-12-10 | Oki Electric Ind Co Ltd | ピーク検出回路 |
| US6028456A (en) * | 1998-08-18 | 2000-02-22 | Toko, Inc. | Dual-threshold comparator circuit utilizing a single input pin |
| US6407605B1 (en) * | 1999-11-01 | 2002-06-18 | Wabash Technology Corporation | Variable hysteresis circuit |
| US6316978B1 (en) * | 2000-05-03 | 2001-11-13 | National Semiconductor Corporation | Comparator with process and temperature insensitive hysteresis and threshold potentials |
| JP2005295794A (ja) * | 2004-03-31 | 2005-10-20 | Matsushita Electric Ind Co Ltd | アクティブダイオード |
| JP4492298B2 (ja) * | 2004-11-01 | 2010-06-30 | パナソニック株式会社 | 電気集塵機用スパーク検出回路 |
| JP4493045B2 (ja) * | 2005-12-05 | 2010-06-30 | パナソニック株式会社 | スイッチングレギュレータ回路 |
| US20080084239A1 (en) * | 2006-09-08 | 2008-04-10 | Matsushita Electric Industrial Co., Ltd. | Regulated charge pump circuit |
| US7683719B2 (en) * | 2007-09-07 | 2010-03-23 | Panasonic Corporation | Internal frequency compensation circuit for integrated circuit controllers |
| US7737668B2 (en) | 2007-09-07 | 2010-06-15 | Panasonic Corporation | Buck-boost switching regulator |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| JPS55144437U (ja) * | 1979-04-05 | 1980-10-16 | ||
| JPS5750139A (en) * | 1980-09-10 | 1982-03-24 | Toshiba Corp | Hysteresis circuit |
| US4384219A (en) * | 1980-12-29 | 1983-05-17 | Motorola, Inc. | Voltage comparator hysteresis control circuit |
| JPS5944123A (ja) * | 1982-09-07 | 1984-03-12 | Nec Corp | 比較回路 |
| JPS59188226A (ja) * | 1983-04-11 | 1984-10-25 | Hitachi Ltd | コンパレ−タ回路 |
| JPS60212023A (ja) * | 1984-04-06 | 1985-10-24 | Nippon Kogaku Kk <Nikon> | ヒステリシスコンパレ−タ |
| JPS6125319A (ja) * | 1984-07-13 | 1986-02-04 | Matsushita Electric Ind Co Ltd | 比較装置 |
| KR930008554A (ko) * | 1991-10-25 | 1993-05-21 | 김광호 | 콤페레이터 |
-
1986
- 1986-09-18 JP JP61218070A patent/JPH07104372B2/ja not_active Expired - Lifetime
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1994
- 1994-10-17 US US08/327,813 patent/US5420530A/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6375572A (ja) | 1988-04-05 |
| US5420530A (en) | 1995-05-30 |
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