JPH11337594A - ピーク検出回路 - Google Patents
ピーク検出回路Info
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- JPH11337594A JPH11337594A JP10141908A JP14190898A JPH11337594A JP H11337594 A JPH11337594 A JP H11337594A JP 10141908 A JP10141908 A JP 10141908A JP 14190898 A JP14190898 A JP 14190898A JP H11337594 A JPH11337594 A JP H11337594A
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Classifications
-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R19/00—Arrangements for measuring currents or voltages or for indicating presence or sign thereof
- G01R19/04—Measuring peak values or amplitude or envelope of ac or of pulses
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- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Measurement Of Current Or Voltage (AREA)
Abstract
(57)【要約】
【課題】 基準信号と入力信号との差を増幅して得られ
る増幅信号が入力されるトランジスタに対して電流保護
対策がなされたピーク検出回路を提供する。 【解決手段】 差動増幅部からの増幅信号Ｓａがベース
に入力されるトランジスタＱ３のコレクタは，一端が電
源レベルＶｃｃに接続されている抵抗素子ＲＣ１の他
端，および，一端がベースに接続されている抵抗素子Ｒ
Ｃ２の他端に接続されている。容量素子ＣＰが充電され
ていない場合などトランジスタＱ３のエミッタが接地レ
ベルＧＮＤにショートした場合，トランジスタＱ３のコ
レクタ電位は低下し，これに伴いベース電位も低下す
る。したがって，トランジスタＱ３に過電流が流れ込む
ことはない。
る増幅信号が入力されるトランジスタに対して電流保護
対策がなされたピーク検出回路を提供する。 【解決手段】 差動増幅部からの増幅信号Ｓａがベース
に入力されるトランジスタＱ３のコレクタは，一端が電
源レベルＶｃｃに接続されている抵抗素子ＲＣ１の他
端，および，一端がベースに接続されている抵抗素子Ｒ
Ｃ２の他端に接続されている。容量素子ＣＰが充電され
ていない場合などトランジスタＱ３のエミッタが接地レ
ベルＧＮＤにショートした場合，トランジスタＱ３のコ
レクタ電位は低下し，これに伴いベース電位も低下す
る。したがって，トランジスタＱ３に過電流が流れ込む
ことはない。
Description
【０００１】
【発明の属する技術分野】本発明は，ＡＧＣアンプ（Ａ
ｕｔｏ Ｇａｉｎ Ｃｏｎｔｒｏｌｌｅｄ ａｍｐｌｉ
ｆｉｅｒ）等に用いられ，所定の信号のピーク値を検出
する機能を有するピーク検出回路に関するものである。
ｕｔｏ Ｇａｉｎ Ｃｏｎｔｒｏｌｌｅｄ ａｍｐｌｉ
ｆｉｅｒ）等に用いられ，所定の信号のピーク値を検出
する機能を有するピーク検出回路に関するものである。
【０００２】
【従来の技術】従来のピーク検出回路１０１を図４に示
す。このピーク検出回路１０１は，トランジスタＱ１，
Ｑ２，抵抗素子ＲＬ１，ＲＬ２，第１の定電流源ＣＣＳ
１からなる差動増幅回路，およびダーリントン接続され
たトランジスタＱ３，Ｑ４からなるエミッタ・フォロワ
回路，さらに，パッドＰＡＤ，容量素子ＣＰ，および第
２の定電流源ＣＣＳ２が備えられた構成を有するもので
ある。
す。このピーク検出回路１０１は，トランジスタＱ１，
Ｑ２，抵抗素子ＲＬ１，ＲＬ２，第１の定電流源ＣＣＳ
１からなる差動増幅回路，およびダーリントン接続され
たトランジスタＱ３，Ｑ４からなるエミッタ・フォロワ
回路，さらに，パッドＰＡＤ，容量素子ＣＰ，および第
２の定電流源ＣＣＳ２が備えられた構成を有するもので
ある。
【０００３】抵抗素子ＲＬ１の一端および抵抗素子ＲＬ
２の一端は，電源レベルＶｃｃに共通接続されている。
抵抗素子ＲＬ１の他端は，トランジスタＱ１のコレクタ
に接続され，抵抗素子ＲＬ２の他端は，トランジスタＱ
２のコレクタおよびトランジスタＱ３のベースに接続さ
れている。トランジスタＱ１は，ベースに入力される入
力信号Ｉｎによって制御され，トランジスタＱ２は，ベ
ースに入力される基準信号Ｒｅｆによって制御されるよ
うに構成されている。そして，トランジスタＱ１および
トランジスタＱ２のエミッタは，定電流Ｉｅを生成する
第１の定電流源ＣＣＳ１を介して接地レベルＧＮＤに接
続されている。
２の一端は，電源レベルＶｃｃに共通接続されている。
抵抗素子ＲＬ１の他端は，トランジスタＱ１のコレクタ
に接続され，抵抗素子ＲＬ２の他端は，トランジスタＱ
２のコレクタおよびトランジスタＱ３のベースに接続さ
れている。トランジスタＱ１は，ベースに入力される入
力信号Ｉｎによって制御され，トランジスタＱ２は，ベ
ースに入力される基準信号Ｒｅｆによって制御されるよ
うに構成されている。そして，トランジスタＱ１および
トランジスタＱ２のエミッタは，定電流Ｉｅを生成する
第１の定電流源ＣＣＳ１を介して接地レベルＧＮＤに接
続されている。
【０００４】一方，トランジスタＱ３のコレクタおよび
トランジスタＱ４のコレクタは，電源レベルＶｃｃに共
通接続されており，トランジスタＱ３のエミッタは，ト
ランジスタＱ４のベースおよびパッドＰＡＤに接続され
ている。パッドＰＡＤは，容量素子ＣＰの一端に接続さ
れ，容量素子ＣＰの他端は，接地レベルＧＮＤに接続さ
れている。トランジスタＱ４のエミッタは，定電流Ｉｆ
を生成する第２の定電流源ＣＣＳ２を介して接地レベル
ＧＮＤに接続されている。そして，ピーク検出回路１０
１の出力信号Ｏｕｔは，トランジスタＱ４のエミッタか
ら得られることになる。
トランジスタＱ４のコレクタは，電源レベルＶｃｃに共
通接続されており，トランジスタＱ３のエミッタは，ト
ランジスタＱ４のベースおよびパッドＰＡＤに接続され
ている。パッドＰＡＤは，容量素子ＣＰの一端に接続さ
れ，容量素子ＣＰの他端は，接地レベルＧＮＤに接続さ
れている。トランジスタＱ４のエミッタは，定電流Ｉｆ
を生成する第２の定電流源ＣＣＳ２を介して接地レベル
ＧＮＤに接続されている。そして，ピーク検出回路１０
１の出力信号Ｏｕｔは，トランジスタＱ４のエミッタか
ら得られることになる。
【０００５】以上のように構成された従来のピーク検出
回路１０１の動作を説明する。トランジスタＱ１のベー
スに入力された入力信号Ｉｎは，トランジスタＱ２のベ
ースに入力されている基準信号Ｒｅｆに基づき差動増幅
され，この増幅された増幅信号Ｓａは，トランジスタＱ
３のベースに入力される。ここで，増幅信号Ｓａの電圧
値が容量素子ＣＰの電圧とトランジスタＱ３のベース・
エミッタ間電圧（約０．８Ｖ）の和を上回った場合，ト
ランジスタＱ３は，ターン・オンする。かかるトランジ
スタＱ３の動作によってＨレベルの信号がベースに入力
されるトランジスタＱ４は，第２の定電流源ＣＣＳ２の
定電流Ｉｆに基づき，エミッタから出力信号Ｏｕｔを出
力することになる。すなわち，従来のピーク検出回路１
０１は，基準信号Ｒｅｆによって入力信号Ｉｎのピーク
電圧値を検出する機能を有するものであり，基準信号Ｒ
ｅｆの電圧値を変更することによって，検出すべき入力
信号Ｉｎのピーク電圧値を容易に調整することが可能と
されている。
回路１０１の動作を説明する。トランジスタＱ１のベー
スに入力された入力信号Ｉｎは，トランジスタＱ２のベ
ースに入力されている基準信号Ｒｅｆに基づき差動増幅
され，この増幅された増幅信号Ｓａは，トランジスタＱ
３のベースに入力される。ここで，増幅信号Ｓａの電圧
値が容量素子ＣＰの電圧とトランジスタＱ３のベース・
エミッタ間電圧（約０．８Ｖ）の和を上回った場合，ト
ランジスタＱ３は，ターン・オンする。かかるトランジ
スタＱ３の動作によってＨレベルの信号がベースに入力
されるトランジスタＱ４は，第２の定電流源ＣＣＳ２の
定電流Ｉｆに基づき，エミッタから出力信号Ｏｕｔを出
力することになる。すなわち，従来のピーク検出回路１
０１は，基準信号Ｒｅｆによって入力信号Ｉｎのピーク
電圧値を検出する機能を有するものであり，基準信号Ｒ
ｅｆの電圧値を変更することによって，検出すべき入力
信号Ｉｎのピーク電圧値を容易に調整することが可能と
されている。
【０００６】ところで，トランジスタＱ３がターン・オ
フした直後，トランジスタＱ４は，トランジスタＱ３の
エミッタ電流によって予め充電されている容量素子ＣＰ
の放電時間に従って所定の間オン状態が保持されること
になる。通常，トランジスタＱ４のオン状態の保持時間
は，入力信号Ｉｎの周波数に応じて調節されており，例
えば入力信号Ｉｎの周波数が１ＧＨｚ程度の場合，この
周波数に応じて数ｐＦの容量素子ＣＰが用いられてい
る。これに対して，入力信号Ｉｎの周波数が１００ＭＨ
ｚ程度である場合，数百ｐＦの容量が必要となる。ピー
ク検出回路１０１を半導体集積回路として形成する場
合，数百ｐＦといった大きい静電容量を有する容量素子
ＣＰを直接回路中に作り込むことは困難であるため，外
部に備えられたいわゆるチップキャパシタ（図示せ
ず。）をパッドＰＡＤに接続することによって入力信号
Ｉｎの周波数に対応していた。
フした直後，トランジスタＱ４は，トランジスタＱ３の
エミッタ電流によって予め充電されている容量素子ＣＰ
の放電時間に従って所定の間オン状態が保持されること
になる。通常，トランジスタＱ４のオン状態の保持時間
は，入力信号Ｉｎの周波数に応じて調節されており，例
えば入力信号Ｉｎの周波数が１ＧＨｚ程度の場合，この
周波数に応じて数ｐＦの容量素子ＣＰが用いられてい
る。これに対して，入力信号Ｉｎの周波数が１００ＭＨ
ｚ程度である場合，数百ｐＦの容量が必要となる。ピー
ク検出回路１０１を半導体集積回路として形成する場
合，数百ｐＦといった大きい静電容量を有する容量素子
ＣＰを直接回路中に作り込むことは困難であるため，外
部に備えられたいわゆるチップキャパシタ（図示せ
ず。）をパッドＰＡＤに接続することによって入力信号
Ｉｎの周波数に対応していた。
【０００７】
【発明が解決しようとする課題】しかしながら，従来の
ピーク検出回路１０１において，電源電圧の立ち上がり
直後など，容量素子ＣＰおよびパッドＰＡＤに接続され
たチップキャパシタが十分に充電されていない場合に入
力信号Ｉｎが入力されトランジスタＱ３がターン・オン
するとトランジスタＱ３に対して過大な電流が流れ込む
ことになり，これによりトランジスタＱ３が著しく劣化
するおそれがあった。また，何らかの原因でパッドＰＡ
Ｄが接地レベルＧＮＤに接触していた場合，または，ピ
ーク検出回路１０１の製品テスト時にパッドＰＡＤに対
して不適当な電圧が印加された場合も同様な不具合が起
こり得た。
ピーク検出回路１０１において，電源電圧の立ち上がり
直後など，容量素子ＣＰおよびパッドＰＡＤに接続され
たチップキャパシタが十分に充電されていない場合に入
力信号Ｉｎが入力されトランジスタＱ３がターン・オン
するとトランジスタＱ３に対して過大な電流が流れ込む
ことになり，これによりトランジスタＱ３が著しく劣化
するおそれがあった。また，何らかの原因でパッドＰＡ
Ｄが接地レベルＧＮＤに接触していた場合，または，ピ
ーク検出回路１０１の製品テスト時にパッドＰＡＤに対
して不適当な電圧が印加された場合も同様な不具合が起
こり得た。
【０００８】本発明は，上記のような問題点に鑑みてな
されたものであり，その目的は，基準信号と入力信号と
の差を増幅して得られる増幅信号が入力されるトランジ
スタに対して電流保護対策がなされたピーク検出回路を
提供することにある。
されたものであり，その目的は，基準信号と入力信号と
の差を増幅して得られる増幅信号が入力されるトランジ
スタに対して電流保護対策がなされたピーク検出回路を
提供することにある。
【０００９】
【課題を解決するための手段】上記課題を解決するため
に，基準信号の信号レベルと入力信号の信号レベルの差
を増幅し増幅信号を出力する差動増幅部と，前記増幅信
号が入力される制御電極を有するトランジスタとを備
え，前記入力信号のピーク値を検出する機能を有するピ
ーク検出回路が提供される。そして，このピーク検出回
路に備えられたトランジスタは，請求項１に記載のよう
に，入力電極が，一端が電源に接続されている第１の抵
抗の他端，および，一端が前記制御電極に接続されてい
る第２の抵抗の他端に接続されたことを特徴としてい
る。かかる構成によれば，例えば，トランジスタの出力
電極が接地レベルにショートし，入力電極に対して電源
から大電流が流れ込もうとした場合，第１の抵抗の両端
の電位差が増加し，これに伴い第２の抵抗の両端の電位
差が減少する。したがって，トランジスタの制御電極の
電位が低下することになり，トランジスタの入力電極に
流れ込む電流が制限され，結果的にトランジスタの電流
保護が図られる。
に，基準信号の信号レベルと入力信号の信号レベルの差
を増幅し増幅信号を出力する差動増幅部と，前記増幅信
号が入力される制御電極を有するトランジスタとを備
え，前記入力信号のピーク値を検出する機能を有するピ
ーク検出回路が提供される。そして，このピーク検出回
路に備えられたトランジスタは，請求項１に記載のよう
に，入力電極が，一端が電源に接続されている第１の抵
抗の他端，および，一端が前記制御電極に接続されてい
る第２の抵抗の他端に接続されたことを特徴としてい
る。かかる構成によれば，例えば，トランジスタの出力
電極が接地レベルにショートし，入力電極に対して電源
から大電流が流れ込もうとした場合，第１の抵抗の両端
の電位差が増加し，これに伴い第２の抵抗の両端の電位
差が減少する。したがって，トランジスタの制御電極の
電位が低下することになり，トランジスタの入力電極に
流れ込む電流が制限され，結果的にトランジスタの電流
保護が図られる。
【００１０】また，請求項２によれば，順方向に直列接
続されたｎ個（ｎは，１以上の自然数）のダイオードの
うち順方向初段のダイオードのカソード電極を入力部，
順方向最終段のダイオードのアノード電極を出力部とす
るダイオード群であって，前記トランジスタの入力電極
に前記入力部が接続され，前記トランジスタの出力電極
に前記出力部が接続されたダイオード群を備えたことを
特徴とするピーク検出回路が提供される。かかる構成に
よれば，例えば，トランジスタの出力電極が接地レベル
にショートし，入力電極に対して電源から大電流が流れ
込もうとした場合，かかる電流をダイオード群側に迂回
させることが可能となる。したがって，トランジスタの
入力電極に流れ込む電流は減少し，トランジスタの電流
保護が図られる。そして，ダイオード群に含まれるダイ
オードの個数ｎは，通常動作におけるトランジスタの出
力電極に現れる最低電圧に対して，各ダイオードの立ち
上がり電圧（ダイオードにおいて順方向電流が流れ出す
最低電圧をいう。）の和が下回るように選択される。こ
れにより，通常動作において，ダイオード群に電流が流
れることはなく，トランジスタの出力電極の電位が極端
に低下した場合にのみ，ダイオード群はトランジスタに
流れ込む電流を低減させる機能を発揮することになる。
続されたｎ個（ｎは，１以上の自然数）のダイオードの
うち順方向初段のダイオードのカソード電極を入力部，
順方向最終段のダイオードのアノード電極を出力部とす
るダイオード群であって，前記トランジスタの入力電極
に前記入力部が接続され，前記トランジスタの出力電極
に前記出力部が接続されたダイオード群を備えたことを
特徴とするピーク検出回路が提供される。かかる構成に
よれば，例えば，トランジスタの出力電極が接地レベル
にショートし，入力電極に対して電源から大電流が流れ
込もうとした場合，かかる電流をダイオード群側に迂回
させることが可能となる。したがって，トランジスタの
入力電極に流れ込む電流は減少し，トランジスタの電流
保護が図られる。そして，ダイオード群に含まれるダイ
オードの個数ｎは，通常動作におけるトランジスタの出
力電極に現れる最低電圧に対して，各ダイオードの立ち
上がり電圧（ダイオードにおいて順方向電流が流れ出す
最低電圧をいう。）の和が下回るように選択される。こ
れにより，通常動作において，ダイオード群に電流が流
れることはなく，トランジスタの出力電極の電位が極端
に低下した場合にのみ，ダイオード群はトランジスタに
流れ込む電流を低減させる機能を発揮することになる。
【００１１】また，請求項３に記載のように，ｎ個のダ
イオードの電流容量の和を前記トランジスタの電流容量
に対して大きく設定することにより，ダイオード群に順
方向の過電流が流れた場合であっても，ダイオード群の
破損は防止される。また，トランジスタの出力電極に，
静電サージが印加された場合，ダイオード群によってか
かる静電サージが吸収されるため，トランジスタの破損
が防止されることになる。
イオードの電流容量の和を前記トランジスタの電流容量
に対して大きく設定することにより，ダイオード群に順
方向の過電流が流れた場合であっても，ダイオード群の
破損は防止される。また，トランジスタの出力電極に，
静電サージが印加された場合，ダイオード群によってか
かる静電サージが吸収されるため，トランジスタの破損
が防止されることになる。
【００１２】そして，請求項４に記載のようにトランジ
スタの入力電極に入力電極が接続され，前記トランジス
タの出力電極に出力電極が接続された他のトランジスタ
を備えるようにしてもよい。この場合，請求項５に記載
のように，他のトランジスタを一定の電圧を有する制御
信号によって制御されるように構成すれば，上記のダイ
オード群を用いた場合と同様に，トランジスタに流れ込
もうとする過電流を他のトランジスタに迂回させること
が可能となる。さらに，かかる構成によれば，各ダイオ
ードの立ち上がりの和を利用した電圧ダイオード群より
も精度よくトランジスタの出力電極の電圧低下に対応す
ることが可能となる。
スタの入力電極に入力電極が接続され，前記トランジス
タの出力電極に出力電極が接続された他のトランジスタ
を備えるようにしてもよい。この場合，請求項５に記載
のように，他のトランジスタを一定の電圧を有する制御
信号によって制御されるように構成すれば，上記のダイ
オード群を用いた場合と同様に，トランジスタに流れ込
もうとする過電流を他のトランジスタに迂回させること
が可能となる。さらに，かかる構成によれば，各ダイオ
ードの立ち上がりの和を利用した電圧ダイオード群より
も精度よくトランジスタの出力電極の電圧低下に対応す
ることが可能となる。
【００１３】請求項６に記載のように前記他のトランジ
スタの電流容量を前記トランジスタの電流容量よりも大
きく設定すれば，他のトランジスタに過電流が流れた場
合であっても，他のトランジスタが破損することはな
い。また，トランジスタの出力電極に，静電サージが印
加された場合，他のトランジスタによってかかる静電サ
ージが吸収されるため，トランジスタの破損は防止され
ることになる。
スタの電流容量を前記トランジスタの電流容量よりも大
きく設定すれば，他のトランジスタに過電流が流れた場
合であっても，他のトランジスタが破損することはな
い。また，トランジスタの出力電極に，静電サージが印
加された場合，他のトランジスタによってかかる静電サ
ージが吸収されるため，トランジスタの破損は防止され
ることになる。
【００１４】
【発明の実施の形態】以下に添付図面を参照しながら，
本発明にかかるピーク検出回路の好適な実施の形態につ
いて詳細に説明する。なお，以下の説明において，略同
一の機能および構成を有する構成要素については，同一
符号を付することにより，重複説明を省略することにす
る。
本発明にかかるピーク検出回路の好適な実施の形態につ
いて詳細に説明する。なお，以下の説明において，略同
一の機能および構成を有する構成要素については，同一
符号を付することにより，重複説明を省略することにす
る。
【００１５】（第１の実施の形態）本発明の第１の実施
の形態にかかるピーク検出回路１の回路構成を図１に示
す。このピーク検出回路１は，上述の従来のピーク検出
回路１０１における抵抗素子ＲＬ２が直列に接続された
第１の抵抗としての抵抗素子ＲＣ１，第２の抵抗として
の抵抗素子ＲＣ２に置き換えられるとともに，電源レベ
ルＶｃｃに接続されていたトランジスタＱ３の入力電極
としてのコレクタが抵抗素子ＲＣ１と抵抗素子ＲＣ２の
接続点に接続変更された構成を有するものである。すな
わち，第１の実施の形態にかかるピーク検出回路１にお
ける抵抗素子ＲＣ１の一端は，電源レベルＶｃｃに接続
され，他端はトランジスタＱ３のコレクタおよび抵抗素
子ＲＣ２の一端に接続されている。そして，抵抗素子Ｒ
Ｃ２の他端は，トランジスタＱ３の制御電極としてのベ
ースおよびトランジスタＱ２のコレクタに接続されてい
る。なお，第１の実施の形態にかかるピーク検出回路１
０１のこの他の回路構成は，従来のピーク検出回路１０
１と略同一とされている。
の形態にかかるピーク検出回路１の回路構成を図１に示
す。このピーク検出回路１は，上述の従来のピーク検出
回路１０１における抵抗素子ＲＬ２が直列に接続された
第１の抵抗としての抵抗素子ＲＣ１，第２の抵抗として
の抵抗素子ＲＣ２に置き換えられるとともに，電源レベ
ルＶｃｃに接続されていたトランジスタＱ３の入力電極
としてのコレクタが抵抗素子ＲＣ１と抵抗素子ＲＣ２の
接続点に接続変更された構成を有するものである。すな
わち，第１の実施の形態にかかるピーク検出回路１にお
ける抵抗素子ＲＣ１の一端は，電源レベルＶｃｃに接続
され，他端はトランジスタＱ３のコレクタおよび抵抗素
子ＲＣ２の一端に接続されている。そして，抵抗素子Ｒ
Ｃ２の他端は，トランジスタＱ３の制御電極としてのベ
ースおよびトランジスタＱ２のコレクタに接続されてい
る。なお，第１の実施の形態にかかるピーク検出回路１
０１のこの他の回路構成は，従来のピーク検出回路１０
１と略同一とされている。
【００１６】ここで，直列に接続された抵抗素子ＲＣ１
および抵抗素子ＲＣ２の抵抗値の和を従来のピーク検出
回路１０１における抵抗素子ＲＬの抵抗値に一致させる
ように設定すれば，第１の実施の形態にかかるピーク検
出回路１の動作は，従来のピーク検出回路１０１と略同
一となる。
および抵抗素子ＲＣ２の抵抗値の和を従来のピーク検出
回路１０１における抵抗素子ＲＬの抵抗値に一致させる
ように設定すれば，第１の実施の形態にかかるピーク検
出回路１の動作は，従来のピーク検出回路１０１と略同
一となる。
【００１７】以下，第１の実施の形態にかかるピーク検
出回路１の動作を説明する。トランジスタＱ１のベース
に入力された入力信号Ｉｎは，トランジスタＱ２のベー
スに入力されている基準信号Ｒｅｆに基づき差動増幅さ
れ，この増幅された増幅信号Ｓａは，トランジスタＱ３
のベースに入力される。ここで増幅信号Ｓａの電圧値が
容量素子ＣＰの電圧とトランジスタＱ３のベース・エミ
ッタ間電圧（約０．８Ｖ）の和を上回った場合，トラン
ジスタＱ３は，ターン・オンする。かかるトランジスタ
Ｑ３の動作によってＨレベルの信号がベースに入力され
るトランジスタＱ４は，第２の定電流源ＣＣＳ２の定電
流Ｉｆに基づき，エミッタから出力信号Ｏｕｔを出力す
ることになる。すなわち，第１の実施の形態にかかるピ
ーク検出回路１は，従来のピーク検出回路１０１と同
様，基準信号Ｒｅｆによって入力信号Ｉｎのピーク電圧
値を検出する機能を有するものであり，基準信号Ｒｅｆ
の電圧値を変更することによって，検出すべき入力信号
Ｉｎのピーク電圧値を容易に調整することが可能とされ
ている。
出回路１の動作を説明する。トランジスタＱ１のベース
に入力された入力信号Ｉｎは，トランジスタＱ２のベー
スに入力されている基準信号Ｒｅｆに基づき差動増幅さ
れ，この増幅された増幅信号Ｓａは，トランジスタＱ３
のベースに入力される。ここで増幅信号Ｓａの電圧値が
容量素子ＣＰの電圧とトランジスタＱ３のベース・エミ
ッタ間電圧（約０．８Ｖ）の和を上回った場合，トラン
ジスタＱ３は，ターン・オンする。かかるトランジスタ
Ｑ３の動作によってＨレベルの信号がベースに入力され
るトランジスタＱ４は，第２の定電流源ＣＣＳ２の定電
流Ｉｆに基づき，エミッタから出力信号Ｏｕｔを出力す
ることになる。すなわち，第１の実施の形態にかかるピ
ーク検出回路１は，従来のピーク検出回路１０１と同
様，基準信号Ｒｅｆによって入力信号Ｉｎのピーク電圧
値を検出する機能を有するものであり，基準信号Ｒｅｆ
の電圧値を変更することによって，検出すべき入力信号
Ｉｎのピーク電圧値を容易に調整することが可能とされ
ている。
【００１８】次に，第１の実施の形態にかかるピーク検
出回路１が，上述したトランジスタＱ３の劣化するおそ
れのあるモードに陥った場合の動作を説明する。
出回路１が，上述したトランジスタＱ３の劣化するおそ
れのあるモードに陥った場合の動作を説明する。
【００１９】例えば，電源電圧の立ち上がり直後など容
量素子ＣＰおよびパッドＰＡＤに接続されたチップキャ
パシタ（図示せず。）が十分に充電されていない場合に
入力信号Ｉｎが入力されトランジスタＱ３がターン・オ
ンするとトランジスタＱ３のコレクタに過大な電流が流
れ込もうとする。かかる動作によって抵抗素子ＲＣ１の
両端の電位差が増加するため，トランジスタＱ３のコレ
クタ電位は低下し，これに伴いベース電位も低下する。
結果的にトランジスタＱ３のベース・エミッタ間電圧が
低下し，トランジスタＱ３に流れ込む電流は制限される
ことになる。
量素子ＣＰおよびパッドＰＡＤに接続されたチップキャ
パシタ（図示せず。）が十分に充電されていない場合に
入力信号Ｉｎが入力されトランジスタＱ３がターン・オ
ンするとトランジスタＱ３のコレクタに過大な電流が流
れ込もうとする。かかる動作によって抵抗素子ＲＣ１の
両端の電位差が増加するため，トランジスタＱ３のコレ
クタ電位は低下し，これに伴いベース電位も低下する。
結果的にトランジスタＱ３のベース・エミッタ間電圧が
低下し，トランジスタＱ３に流れ込む電流は制限される
ことになる。
【００２０】以上のように，第１の実施の形態にかかる
ピーク検出回路１は，トランジスタＱ３のコレクタ電流
が増加した場合，抵抗素子ＲＣ１および抵抗素子ＲＣ２
によってトランジスタＱ３のベース・エミッタ間電圧が
低下するように構成されており，コレクタ電流の増加は
所定値までに制限されることになる。したがって，例え
ば，トランジスタＱ３の出力電極としてのエミッタが接
地レベルＧＮＤに接触した場合であってもトランジスタ
Ｑ３に過電流が流れ込むことはなく劣化に至ることはな
い。
ピーク検出回路１は，トランジスタＱ３のコレクタ電流
が増加した場合，抵抗素子ＲＣ１および抵抗素子ＲＣ２
によってトランジスタＱ３のベース・エミッタ間電圧が
低下するように構成されており，コレクタ電流の増加は
所定値までに制限されることになる。したがって，例え
ば，トランジスタＱ３の出力電極としてのエミッタが接
地レベルＧＮＤに接触した場合であってもトランジスタ
Ｑ３に過電流が流れ込むことはなく劣化に至ることはな
い。
【００２１】（第２の実施の形態）本発明の第２の実施
の形態にかかるピーク検出回路１１の回路構成を図２に
示す。このピーク検出回路１１は，上述の従来のピーク
検出回路１０１に対してｎ個のダイオードＤ１，Ｄ２，
・・・，Ｄｎが追加された構成を有するものである。ダ
イオードＤ１のカソードは，ダイオードＤ２のアノード
に接続され，ダイオードＤ２のカソードは，ダイオード
Ｄ３のアノードに接続され，以下同様にダイオードＤｎ
まで直列に接続されている。そして，ダイオードＤ１の
アノードは，トランジスタＱ３のコレクタに接続され，
ダイオードＤｎのカソードは，トランジスタＱ３のエミ
ッタに接続されている。
の形態にかかるピーク検出回路１１の回路構成を図２に
示す。このピーク検出回路１１は，上述の従来のピーク
検出回路１０１に対してｎ個のダイオードＤ１，Ｄ２，
・・・，Ｄｎが追加された構成を有するものである。ダ
イオードＤ１のカソードは，ダイオードＤ２のアノード
に接続され，ダイオードＤ２のカソードは，ダイオード
Ｄ３のアノードに接続され，以下同様にダイオードＤｎ
まで直列に接続されている。そして，ダイオードＤ１の
アノードは，トランジスタＱ３のコレクタに接続され，
ダイオードＤｎのカソードは，トランジスタＱ３のエミ
ッタに接続されている。
【００２２】そして，ダイオードＤ１〜Ｄｎの個数ｎ
は，以下の関係式を満足するように選択される。
は，以下の関係式を満足するように選択される。
【００２３】電源レベルＶｃｃ−（ｎ×Ｖｆ）＜Ｖｅ
【００２４】なお，ピーク検出回路１１が通常動作であ
る入力信号Ｉｎのピーク電圧の検出を行っている場合の
トランジスタＱ３のエミッタに現れる電圧の最低値はＶ
ｅであり，また，各ダイオードＤ１〜Ｄｎにおいて順方
向電流が流れ出す電圧いわゆる立ち上がり電圧Ｖｆは全
て同一であるものとする。
る入力信号Ｉｎのピーク電圧の検出を行っている場合の
トランジスタＱ３のエミッタに現れる電圧の最低値はＶ
ｅであり，また，各ダイオードＤ１〜Ｄｎにおいて順方
向電流が流れ出す電圧いわゆる立ち上がり電圧Ｖｆは全
て同一であるものとする。
【００２５】以上のように，個数ｎが決定されたダイオ
ードＤ１〜ＤｎがトランジスタＱ３のエミッタ・コレク
タ間に接続された第２の実施の形態にかかるピーク検出
回路１１によれば，ピーク検出回路１１の通常動作中に
ダイオードＤ１〜Ｄｎに電流が流れることはなく，従来
のピーク検出回路１０１の動作と略同一となる。
ードＤ１〜ＤｎがトランジスタＱ３のエミッタ・コレク
タ間に接続された第２の実施の形態にかかるピーク検出
回路１１によれば，ピーク検出回路１１の通常動作中に
ダイオードＤ１〜Ｄｎに電流が流れることはなく，従来
のピーク検出回路１０１の動作と略同一となる。
【００２６】次に，第２の実施の形態にかかるピーク検
出回路１１が，上述したトランジスタＱ３の劣化するお
それのあるモードに陥った場合の動作を説明する。
出回路１１が，上述したトランジスタＱ３の劣化するお
それのあるモードに陥った場合の動作を説明する。
【００２７】例えば，電源電圧の立ち上がり直後など容
量素子ＣＰおよびパッドＰＡＤに接続された外部のチッ
プキャパシタが十分に充電されていない場合に入力信号
Ｉｎが入力されトランジスタＱ３がターン・オンする
と，トランジスタＱ３のエミッタは接地レベルＧＮＤと
されトランジスタＱ３に過大な電流が流れようとする。
しかし，各ダイオードＤ１〜Ｄｎの両端の電圧は，それ
ぞれ，立ち上がり電圧Ｖｆを上回るため，電源レベルＶ
ｃｃからトランジスタＱ３のエミッタに流れる電流のほ
とんどは，ダイオードＤ１〜Ｄｎを経由することにな
る。すなわち，第２の実施の形態にかかるピーク検出回
路１１によれば，例えトランジスタＱ３のエミッタ電位
が接地レベルＧＮＤまで低下した場合であってもトラン
ジスタＱ３に過大な電流が流れ込むことはなく，トラン
ジスタＱ３の劣化は防止される。
量素子ＣＰおよびパッドＰＡＤに接続された外部のチッ
プキャパシタが十分に充電されていない場合に入力信号
Ｉｎが入力されトランジスタＱ３がターン・オンする
と，トランジスタＱ３のエミッタは接地レベルＧＮＤと
されトランジスタＱ３に過大な電流が流れようとする。
しかし，各ダイオードＤ１〜Ｄｎの両端の電圧は，それ
ぞれ，立ち上がり電圧Ｖｆを上回るため，電源レベルＶ
ｃｃからトランジスタＱ３のエミッタに流れる電流のほ
とんどは，ダイオードＤ１〜Ｄｎを経由することにな
る。すなわち，第２の実施の形態にかかるピーク検出回
路１１によれば，例えトランジスタＱ３のエミッタ電位
が接地レベルＧＮＤまで低下した場合であってもトラン
ジスタＱ３に過大な電流が流れ込むことはなく，トラン
ジスタＱ３の劣化は防止される。
【００２８】また，第２の実施の形態にかかるピーク検
出回路１１において，通常動作であるピーク検出動作中
のダイオードＤ１〜Ｄｎは，容量成分として機能するた
め，パッドＰＡＤから静電サージが印加された場合であ
っても，かかる静電サージは，ダイオードＤ１〜Ｄｎに
よって吸収される。したがって，静電サージによるトラ
ンジスタＱ３の破損が防止されることになる。
出回路１１において，通常動作であるピーク検出動作中
のダイオードＤ１〜Ｄｎは，容量成分として機能するた
め，パッドＰＡＤから静電サージが印加された場合であ
っても，かかる静電サージは，ダイオードＤ１〜Ｄｎに
よって吸収される。したがって，静電サージによるトラ
ンジスタＱ３の破損が防止されることになる。
【００２９】（第３の実施の形態）本発明の第３の実施
の形態にかかるピーク検出回路２１の回路構成を図３に
示す。このピーク検出回路２１は，第２の実施の形態に
かかるピーク検出回路１１に対して，ダイオードＤ１〜
Ｄｎが抵抗素子ＲＬ３，定電流源ＣＣＳ３，トランジス
タＱ５，および他のトランジスタとしてのトランジスタ
Ｑ６に置き換えられた構成を有するものである。すなわ
ち，ピーク検出回路２１における抵抗素子ＲＣ３の一端
は，電源レベルＶｃｃに接続され，他端はトランジスタ
Ｑ５のコレクタおよびトランジスタＱ６のベースに接続
されている。トランジスタＱ５のベースには，基準信号
Ｒｅｆ’が入力されており，トランジスタＱ５のエミッ
タは，定電流Ｉｅ’を生成する第３の定電流源ＣＣＳ３
を介して接地レベルＧＮＤに接続されている。トランジ
スタＱ６のコレクタは，電源レベルＶｃｃに接続されて
おり，エミッタは，トランジスタＱ３のエミッタに接続
されている。
の形態にかかるピーク検出回路２１の回路構成を図３に
示す。このピーク検出回路２１は，第２の実施の形態に
かかるピーク検出回路１１に対して，ダイオードＤ１〜
Ｄｎが抵抗素子ＲＬ３，定電流源ＣＣＳ３，トランジス
タＱ５，および他のトランジスタとしてのトランジスタ
Ｑ６に置き換えられた構成を有するものである。すなわ
ち，ピーク検出回路２１における抵抗素子ＲＣ３の一端
は，電源レベルＶｃｃに接続され，他端はトランジスタ
Ｑ５のコレクタおよびトランジスタＱ６のベースに接続
されている。トランジスタＱ５のベースには，基準信号
Ｒｅｆ’が入力されており，トランジスタＱ５のエミッ
タは，定電流Ｉｅ’を生成する第３の定電流源ＣＣＳ３
を介して接地レベルＧＮＤに接続されている。トランジ
スタＱ６のコレクタは，電源レベルＶｃｃに接続されて
おり，エミッタは，トランジスタＱ３のエミッタに接続
されている。
【００３０】ここで，例えば，トランジスタＱ５のベー
スに基準信号Ｒｅｆ’として，トランジスタＱ２のベー
スに入力されている基準信号Ｒｅｆを入力するように
し，また第３の定電流源ＣＣＳ３で生成される定電流Ｉ
ｅ’の電流値を第１の定電流源ＣＣＳ１で生成される定
電流Ｉｅの電流値に一致させるようにすれば，抵抗素子
ＲＬ３の抵抗定数を抵抗素子ＲＬ２の抵抗定数の１／２
とすることによって，トランジスタＱ６のエミッタ電圧
は，ピーク検出回路２１の通常動作状態におけるトラン
ジスタＱ３のエミッタ電圧の最低値に一致することにな
る。この場合，トランジスタＱ６には電流が流れないた
め，第３の実施の形態にかかるピーク検出回路２１の動
作・機能は，従来のピーク検出回路１０１と略同一とさ
れる。
スに基準信号Ｒｅｆ’として，トランジスタＱ２のベー
スに入力されている基準信号Ｒｅｆを入力するように
し，また第３の定電流源ＣＣＳ３で生成される定電流Ｉ
ｅ’の電流値を第１の定電流源ＣＣＳ１で生成される定
電流Ｉｅの電流値に一致させるようにすれば，抵抗素子
ＲＬ３の抵抗定数を抵抗素子ＲＬ２の抵抗定数の１／２
とすることによって，トランジスタＱ６のエミッタ電圧
は，ピーク検出回路２１の通常動作状態におけるトラン
ジスタＱ３のエミッタ電圧の最低値に一致することにな
る。この場合，トランジスタＱ６には電流が流れないた
め，第３の実施の形態にかかるピーク検出回路２１の動
作・機能は，従来のピーク検出回路１０１と略同一とさ
れる。
【００３１】次に，第３の実施の形態にかかるピーク検
出回路２１が，上述したトランジスタＱ３の劣化するお
それのあるモードに陥った場合の動作を説明する。
出回路２１が，上述したトランジスタＱ３の劣化するお
それのあるモードに陥った場合の動作を説明する。
【００３２】例えば，電源電圧の立ち上がり直後など容
量素子ＣＰおよびパッドＰＡＤに接続された外部のチッ
プキャパシタが十分に充電されていない場合に入力信号
Ｉｎが入力されトランジスタＱ３がターン・オンする
と，トランジスタＱ３のエミッタは接地レベルＧＮＤと
されトランジスタＱ３に過大な電流が流れようとする。
しかし，電源レベルＶｃｃからトランジスタＱ３のエミ
ッタに流れる電流のほとんどは，トランジスタＱ６を経
由することになる。また，入力信号Ｉｎのピークが検出
され，トランジスタＱ３のベースに入力される増幅信号
Ｓａの電圧が上昇し，トランジスタＱ３がターン・オン
した場合でも，トランジスタＱ３に流れ込む電流は，ト
ランジスタＱ６の存在により大幅に削減されることにな
る。したがって，第３の実施の形態にかかるピーク検出
回路２１によれば，例えトランジスタＱ３のエミッタ電
位が接地レベルＧＮＤまで低下した場合であってもトラ
ンジスタＱ３のコレクタに過大な電流が流れ込むことは
なく，トランジスタＱ３の劣化は防止される。また，ト
ランジスタＱ６については，トランジスタＱ３とは異な
り高速スイッチングが要求されないため，ベースサイズ
を大きく形成することが可能である。かかる構成によ
り，トランジスタＱ６は，過大な電流に耐え得るものと
なる。また，パッドＰＡＤから静電サージが入力された
場合でも，トランジスタＱ６は，かかる静電サージを吸
収することが可能であり，トランジスタＱ３はより保護
されることになる。
量素子ＣＰおよびパッドＰＡＤに接続された外部のチッ
プキャパシタが十分に充電されていない場合に入力信号
Ｉｎが入力されトランジスタＱ３がターン・オンする
と，トランジスタＱ３のエミッタは接地レベルＧＮＤと
されトランジスタＱ３に過大な電流が流れようとする。
しかし，電源レベルＶｃｃからトランジスタＱ３のエミ
ッタに流れる電流のほとんどは，トランジスタＱ６を経
由することになる。また，入力信号Ｉｎのピークが検出
され，トランジスタＱ３のベースに入力される増幅信号
Ｓａの電圧が上昇し，トランジスタＱ３がターン・オン
した場合でも，トランジスタＱ３に流れ込む電流は，ト
ランジスタＱ６の存在により大幅に削減されることにな
る。したがって，第３の実施の形態にかかるピーク検出
回路２１によれば，例えトランジスタＱ３のエミッタ電
位が接地レベルＧＮＤまで低下した場合であってもトラ
ンジスタＱ３のコレクタに過大な電流が流れ込むことは
なく，トランジスタＱ３の劣化は防止される。また，ト
ランジスタＱ６については，トランジスタＱ３とは異な
り高速スイッチングが要求されないため，ベースサイズ
を大きく形成することが可能である。かかる構成によ
り，トランジスタＱ６は，過大な電流に耐え得るものと
なる。また，パッドＰＡＤから静電サージが入力された
場合でも，トランジスタＱ６は，かかる静電サージを吸
収することが可能であり，トランジスタＱ３はより保護
されることになる。
【００３３】また，入力信号Ｉｎのピーク電圧の検出レ
ベルを変更するためにトランジスタＱ２のベースに入力
される基準信号Ｒｅｆの電圧レベルが調整され，トラン
ジスタＱ３のエミッタ電圧の最低値が変化した場合，第
３の実施の形態にかかるピーク検出回路２１によれば，
第３の定電流源ＣＣＳ３において生成される定電流Ｉ
ｅ’の電流値を調整することによってトランジスタＱ６
のエミッタ電圧を容易に調整することが可能であり，パ
ッドＰＡＤの電位が低下した場合であっても過電流がト
ランジスタＱ３に流れ込むことはない。
ベルを変更するためにトランジスタＱ２のベースに入力
される基準信号Ｒｅｆの電圧レベルが調整され，トラン
ジスタＱ３のエミッタ電圧の最低値が変化した場合，第
３の実施の形態にかかるピーク検出回路２１によれば，
第３の定電流源ＣＣＳ３において生成される定電流Ｉ
ｅ’の電流値を調整することによってトランジスタＱ６
のエミッタ電圧を容易に調整することが可能であり，パ
ッドＰＡＤの電位が低下した場合であっても過電流がト
ランジスタＱ３に流れ込むことはない。
【００３４】以上，添付図面を参照しながら本発明の好
適な実施形態について説明したが，本発明はかかる例に
限定されない。当業者であれば，特許請求の範囲に記載
された技術的思想の範疇内において各種の変更例または
修正例に想到し得ることは明らかであり，それらについ
ても当然に本発明の技術的範囲に属するものと了解され
る。
適な実施形態について説明したが，本発明はかかる例に
限定されない。当業者であれば，特許請求の範囲に記載
された技術的思想の範疇内において各種の変更例または
修正例に想到し得ることは明らかであり，それらについ
ても当然に本発明の技術的範囲に属するものと了解され
る。
【００３５】例えば，本発明の実施の形態は，バイポー
ラトランジスタによって構成されピーク検出回路を用い
て説明されているが，本発明は，電界効果型トランジス
タによって構成されるピーク検出回路に対しても適用可
能である。
ラトランジスタによって構成されピーク検出回路を用い
て説明されているが，本発明は，電界効果型トランジス
タによって構成されるピーク検出回路に対しても適用可
能である。
【００３６】
【発明の効果】以上説明したように，本発明によれば，
基準信号と入力信号との差を増幅して得られる増幅信号
が入力されるトランジスタは，そのトランジスタの出力
電極が接地レベルまで低下した場合であっても，入力電
極から過電流が流れ込むことはなく劣化に至ることはな
い。特に請求項１，２によれば，単純な回路変更により
トランジスタの保護が実現され，請求項４によれば，ト
ランジスタの保護レベルの調整が容易に変更可能とな
る。
基準信号と入力信号との差を増幅して得られる増幅信号
が入力されるトランジスタは，そのトランジスタの出力
電極が接地レベルまで低下した場合であっても，入力電
極から過電流が流れ込むことはなく劣化に至ることはな
い。特に請求項１，２によれば，単純な回路変更により
トランジスタの保護が実現され，請求項４によれば，ト
ランジスタの保護レベルの調整が容易に変更可能とな
る。
【図１】第１の実施の形態にかかるピーク検出回路の構
成を示す回路図である。
成を示す回路図である。
【図２】第２の実施の形態にかかるピーク検出回路の構
成を示す回路図である。
成を示す回路図である。
【図３】第３の実施の形態にかかるピーク検出回路の構
成を示す回路図である。
成を示す回路図である。
【図４】従来のピーク検出回路の構成を示す回路図であ
る。
る。
１ ピーク検出回路 １０１ ピーク検出回路 ＣＣＳ１ 第１の定電流源 ＣＣＳ２ 第２の定電流源 ＣＰ 容量素子 Ｉｎ 入力信号 Ｏｕｔ 出力信号 ＰＡＤ パッド Ｑ１，Ｑ２，Ｑ３，Ｑ４ トランジスタ ＲＣ１，ＲＣ２ 抵抗素子 Ｒｅｆ 基準信号 ＲＬ１，ＲＬ２ 抵抗素子
Claims (6)
- 【請求項１】 基準信号の信号レベルと入力信号の信号
レベルの差を増幅し増幅信号を出力する差動増幅部と；
前記増幅信号が入力される制御電極を有するトランジス
タと；を備え，前記入力信号のピーク値を検出する機能
を有するピーク検出回路において：前記トランジスタの
入力電極は，一端が電源に接続されている第１の抵抗の
他端，および，一端が前記制御電極に接続されている第
２の抵抗の他端に接続されたことを特徴とするピーク検
出回路。 - 【請求項２】 基準信号の信号レベルと入力信号の信号
レベルの差を増幅し増幅信号を出力する差動増幅部と；
前記増幅信号が入力される制御電極を有するトランジス
タと；を備え，前記入力信号のピーク値を検出する機能
を有するピーク検出回路において：順方向に直列接続さ
れたｎ個（ｎは，１以上の自然数）のダイオードのうち
順方向初段のダイオードのカソード電極を入力部，順方
向最終段のダイオードのアノード電極を出力部とするダ
イオード群であって，前記トランジスタの入力電極に前
記入力部が接続され，前記トランジスタの出力電極に前
記出力部が接続されたダイオード群を備えたことを特徴
とするピーク検出回路。 - 【請求項３】 前記ｎ個のダイオードの電流容量の和
は，前記トランジスタの電流容量に対して大きいことを
特徴とする請求項２に記載のピーク検出回路。 - 【請求項４】 基準信号の信号レベルと入力信号の信号
レベルの差を増幅し増幅信号を出力する差動増幅部と；
前記増幅信号が入力される制御電極を有するトランジス
タと；を備え，前記入力信号のピーク値を検出する機能
を有するピーク検出回路において：前記トランジスタの
入力電極に入力電極が接続され，前記トランジスタの出
力電極に出力電極が接続された他のトランジスタを備え
たことを特徴とするピーク検出回路。 - 【請求項５】 前記他のトランジスタは，一定の電圧を
有する制御信号によって制御されることを特徴とする請
求項４に記載のピーク検出回路。 - 【請求項６】 前記他のトランジスタの電流容量は，前
記トランジスタの電流容量よりも大きいことを特徴とす
る請求項５に記載のピーク検出回路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10141908A JPH11337594A (ja) | 1998-05-22 | 1998-05-22 | ピーク検出回路 |
| US09/315,031 US6201419B1 (en) | 1998-05-22 | 1999-05-20 | Peak detection circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10141908A JPH11337594A (ja) | 1998-05-22 | 1998-05-22 | ピーク検出回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11337594A true JPH11337594A (ja) | 1999-12-10 |
Family
ID=15302966
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10141908A Pending JPH11337594A (ja) | 1998-05-22 | 1998-05-22 | ピーク検出回路 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6201419B1 (ja) |
| JP (1) | JPH11337594A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2013026853A (ja) * | 2011-07-21 | 2013-02-04 | Ricoh Co Ltd | 直交信号生成回路、直交信号生成回路の調整方法、及び無線通信装置 |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6535027B1 (en) * | 2000-05-05 | 2003-03-18 | Westell, Inc. | Low power peak detector |
| US7439776B1 (en) * | 2006-04-14 | 2008-10-21 | Atheros Communications, Inc. | Technique to increase the speed of a peak detector |
| US7782095B2 (en) * | 2007-11-26 | 2010-08-24 | Faraday Technology Corp. | Signal comparison circuit |
| CN107395165B (zh) * | 2016-05-16 | 2022-09-09 | 上海亨骏自动化设备有限公司 | 一种液位计回波时间采集用峰值检测电路 |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07104372B2 (ja) * | 1986-09-18 | 1995-11-13 | キヤノン株式会社 | 電圧比較回路 |
| JPH05327472A (ja) * | 1992-05-15 | 1993-12-10 | Hitachi Ltd | 半導体集積回路装置 |
| US5467051A (en) * | 1993-09-01 | 1995-11-14 | Motorola, Inc. | Low voltage precision switch |
| JPH0878971A (ja) * | 1994-06-30 | 1996-03-22 | Fujitsu Ltd | 出力回路および演算増幅器 |
| FR2735922B1 (fr) * | 1995-06-21 | 1997-08-22 | Sgs Thomson Microelectronics | Circuit generateur de tension negative du type pompe de charge |
-
1998
- 1998-05-22 JP JP10141908A patent/JPH11337594A/ja active Pending
-
1999
- 1999-05-20 US US09/315,031 patent/US6201419B1/en not_active Expired - Fee Related
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2013026853A (ja) * | 2011-07-21 | 2013-02-04 | Ricoh Co Ltd | 直交信号生成回路、直交信号生成回路の調整方法、及び無線通信装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| US6201419B1 (en) | 2001-03-13 |
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