JPH0422214A - コンパレータ回路 - Google Patents
コンパレータ回路Info
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- JPH0422214A JPH0422214A JP2127471A JP12747190A JPH0422214A JP H0422214 A JPH0422214 A JP H0422214A JP 2127471 A JP2127471 A JP 2127471A JP 12747190 A JP12747190 A JP 12747190A JP H0422214 A JPH0422214 A JP H0422214A
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- 238000010586 diagram Methods 0.000 description 18
- 101150101515 tbpl2 gene Proteins 0.000 description 2
- ZSDSQXJSNMTJDA-UHFFFAOYSA-N trifluralin Chemical compound CCCN(CCC)C1=C([N+]([O-])=O)C=C(C(F)(F)F)C=C1[N+]([O-])=O ZSDSQXJSNMTJDA-UHFFFAOYSA-N 0.000 description 2
- 230000006378 damage Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- UYXTWWCETRIEDR-UHFFFAOYSA-N glycerol tributanoate Natural products CCCC(=O)OCC(OC(=O)CCC)COC(=O)CCC UYXTWWCETRIEDR-UHFFFAOYSA-N 0.000 description 1
- JLKIGFTWXXRPMT-UHFFFAOYSA-N sulphamethoxazole Chemical compound O1C(C)=CC(NS(=O)(=O)C=2C=CC(N)=CC=2)=N1 JLKIGFTWXXRPMT-UHFFFAOYSA-N 0.000 description 1
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-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K21/00—Details of pulse counters or frequency dividers
- H03K21/40—Monitoring; Error detection; Preventing or correcting improper counter operation
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
- H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
- H03K3/26—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of bipolar transistors with internal or external positive feedback
- H03K3/28—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of bipolar transistors with internal or external positive feedback using means other than a transformer for feedback
- H03K3/281—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of bipolar transistors with internal or external positive feedback using means other than a transformer for feedback using at least two transistors so coupled that the input of one is derived from the output of another, e.g. multivibrator
- H03K3/286—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of bipolar transistors with internal or external positive feedback using means other than a transformer for feedback using at least two transistors so coupled that the input of one is derived from the output of another, e.g. multivibrator bistable
- H03K3/2893—Bistables with hysteresis, e.g. Schmitt trigger
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- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Manipulation Of Pulses (AREA)
- Measurement Of Current Or Voltage (AREA)
- Electronic Switches (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［発明の目的］
（産業上の利用分野）
この発明は特に比較的精度を厳密に必要としないコンパ
レータ回路に関する。
レータ回路に関する。
（従来の技術）
第８図は従来のコンパレータ回路の構成を示す回路図で
ある。比較対照となる入力信号ＩＮはＮＰＮ ）ランジ
スタＴｒｌｌのベースに入力される。
ある。比較対照となる入力信号ＩＮはＮＰＮ ）ランジ
スタＴｒｌｌのベースに入力される。
この入力信号ＩＮは、対のＮＰＮトランジスタＴｒ１２
のベースに印加される電圧Ｖ２と比較される。Ｔｒｌｌ
、１２それぞれのエミッタ電流は、ベスが共通接続され
たＰＮＰ トランジスタＴ ｒ １３゜１４の各エミッ
タに供給される。マルチコレクタのＴｒ１３．１４それ
ぞれの第１コレクタは、このＴｒ１３、１４の共通ベー
スに接続されると共に抵抗ＲＩＬでバイアス回路を構成
し、第２コレクタの電流をＮＰＮ ）ランジスタＴｒ１
５，１６からなるカレントミラー回路に供給する。
のベースに印加される電圧Ｖ２と比較される。Ｔｒｌｌ
、１２それぞれのエミッタ電流は、ベスが共通接続され
たＰＮＰ トランジスタＴ ｒ １３゜１４の各エミッ
タに供給される。マルチコレクタのＴｒ１３．１４それ
ぞれの第１コレクタは、このＴｒ１３、１４の共通ベー
スに接続されると共に抵抗ＲＩＬでバイアス回路を構成
し、第２コレクタの電流をＮＰＮ ）ランジスタＴｒ１
５，１６からなるカレントミラー回路に供給する。
入力信号ＩＮがＶ２より高いと、カレントミラー回路を
構成するＴｒｉ５，１６には、このＴｒｌＢのコレクタ
にベースが接続されたＮＰＮ ）ランジスタＴｒ１７を
オフ状態にするように電流が流れる。
構成するＴｒｉ５，１６には、このＴｒｌＢのコレクタ
にベースが接続されたＮＰＮ ）ランジスタＴｒ１７を
オフ状態にするように電流が流れる。
つまり、Ｔｒｉ４のコレクタ電流よりＴ「１６のコレク
タ電流か大きくなる。従って、Ｔｒｉ７のオフ状態によ
り、Ｔｒｉ７のコレクタに接続された抵抗Ｒ１２、さら
にＲ１３，Ｒ１４を介して電流が流れ、この電流はＮＰ
Ｎ ）ランジスタＴｒ１８．１９それぞれのベース電流
となる。従って、ＴｒｌＢ及び、コレクタから出力信号
ＯＵＴを得るＴｒｉ９が共にオン状態になる。ＴｒＮｌ
のオンにより、Ｖ２は抵抗Ｒ１５とＲＩＢの分割抵抗に
よる分圧比により決定される。
タ電流か大きくなる。従って、Ｔｒｉ７のオフ状態によ
り、Ｔｒｉ７のコレクタに接続された抵抗Ｒ１２、さら
にＲ１３，Ｒ１４を介して電流が流れ、この電流はＮＰ
Ｎ ）ランジスタＴｒ１８．１９それぞれのベース電流
となる。従って、ＴｒｌＢ及び、コレクタから出力信号
ＯＵＴを得るＴｒｉ９が共にオン状態になる。ＴｒＮｌ
のオンにより、Ｖ２は抵抗Ｒ１５とＲＩＢの分割抵抗に
よる分圧比により決定される。
入力信号ＩＮがｖ２より低いと、カレントミラー回路を
構成するＴｒｉ５，１Ｂには、このＴｒｌＢのコレクタ
にベースが接続されたＮＰＮ ）ランジスタＴｒ１７を
オン状態にするように電流が流れる。
構成するＴｒｉ５，１Ｂには、このＴｒｌＢのコレクタ
にベースが接続されたＮＰＮ ）ランジスタＴｒ１７を
オン状態にするように電流が流れる。
つまり、Ｔｒｉ４のコレクタ電流よりＴ ｒ １６のコ
レクタ電流が小さくなる。従って、Ｔｒｉ７のオン状態
により、Ｔｒｌｇ、１９は共にオフ状態となる。
レクタ電流が小さくなる。従って、Ｔｒｉ７のオン状態
により、Ｔｒｌｇ、１９は共にオフ状態となる。
Ｔｒｉ８のオフによりｖ２は電源電圧ＶＣＣとなる。
上述したようにこの構成の回路では、出力ＯＵＴを得る
Ｔ ｒ １８がオンするための入力信号ＩＮにおけるス
レッシュホールド電圧Ｖ ｔｈｏＮは、Ｖ ｔｈｏＮ−
Ｖ ｅｃ −（１）で
あり、出力ＯＵＴを得るＴｒｉ８がオフするための入力
信号ＩＮにおけるスレッシュホールド電圧Ｖ ｔｈｏｐ
ｐは Ｖ ｔｈｏｐｐ→Ｖｅｃ−Ｒ１Ｇ／ （Ｒ１５＋Ｒ１Ｂ
） −・（ｚ）である。
Ｔ ｒ １８がオンするための入力信号ＩＮにおけるス
レッシュホールド電圧Ｖ ｔｈｏＮは、Ｖ ｔｈｏＮ−
Ｖ ｅｃ −（１）で
あり、出力ＯＵＴを得るＴｒｉ８がオフするための入力
信号ＩＮにおけるスレッシュホールド電圧Ｖ ｔｈｏｐ
ｐは Ｖ ｔｈｏｐｐ→Ｖｅｃ−Ｒ１Ｇ／ （Ｒ１５＋Ｒ１Ｂ
） −・（ｚ）である。
このように、ある程度ヒステリシス（不感帯幅）を持ち
、比較的ｖｔｈの精度を必要としない構成であるにもか
かわらず、ＩＣ化する際、上記コンパレータ回路を構成
するのに第８図のごとく１５素子はど必要となる。
、比較的ｖｔｈの精度を必要としない構成であるにもか
かわらず、ＩＣ化する際、上記コンパレータ回路を構成
するのに第８図のごとく１５素子はど必要となる。
（発明が解決しようとする課題）
このように、従来ではヒステリシスを持つコンパレータ
回路をＩＣ化する際、素子数が多く、チップサイズが大
きくなり、コストアップになるという欠点がある。
回路をＩＣ化する際、素子数が多く、チップサイズが大
きくなり、コストアップになるという欠点がある。
この発明は上記のような事情を考慮してなされたもので
あり、その目的は、必要かつ最小限の機能を確保した上
で回路の簡素化を図り、ＩＣチップサイズの縮小に寄与
するコンパレータ回路を提供することにある。
あり、その目的は、必要かつ最小限の機能を確保した上
で回路の簡素化を図り、ＩＣチップサイズの縮小に寄与
するコンパレータ回路を提供することにある。
［発明の構成コ
（課題を解決するための手段）
この発明のコンパレータ回路は、第１極性の第１のトラ
ンジスタ及び第２極性の第２のトランジスタが互いに正
帰還方向に接続される第１の回路手段と、前記第１の回
路手段における接続経路内における前記第２のトランジ
スタの一端に制御端子が接続される第２極性の第３のト
ランジスタと、前記第１のトランジスタの制御端子に基
準電位が与えられる第２の回路手段とを具備し、前記第
１のトランジスタの一端に入力信号が供給され、前記第
１のトランジスタの制御端子における基準電位と比較さ
れることにより第３のトランジスタの一端に出力信号が
得られることを特徴としている。
ンジスタ及び第２極性の第２のトランジスタが互いに正
帰還方向に接続される第１の回路手段と、前記第１の回
路手段における接続経路内における前記第２のトランジ
スタの一端に制御端子が接続される第２極性の第３のト
ランジスタと、前記第１のトランジスタの制御端子に基
準電位が与えられる第２の回路手段とを具備し、前記第
１のトランジスタの一端に入力信号が供給され、前記第
１のトランジスタの制御端子における基準電位と比較さ
れることにより第３のトランジスタの一端に出力信号が
得られることを特徴としている。
（作用）
この発明では、相異なる極性の第１のトランジスタ及び
第２のトランジスタを互いに正帰還方向に接続した第１
の回路手段により素子数か大幅に削減される。
第２のトランジスタを互いに正帰還方向に接続した第１
の回路手段により素子数か大幅に削減される。
（実施例）
以下、図面を参照してこの発明を実施例により説明する
。
。
第１図はこの発明の一実施例による構成を示す回路図で
ある。
ある。
ＰＮＰ ）ランジスタＴｒｉのエミッタは入力信号ＩＮ
の入力端になっている。Ｔｒｉはマルチコレクタを有し
ており、第１コレクタは抵抗Ｒ１を介して接地電圧ＧＮ
Ｄに接続され、第２コレクタは抵抗Ｒ２の一端に接続さ
れると共にベースに接続されている。このＴｒｉのベー
スは抵抗Ｒ３を介して電源電圧Ｖｃｃに接続されている
。抵抗Ｒ２の他端はＮＰＮ ）ランジスタＴｒ２のコレ
クタ及びＮＰＮトランジスタＴｒ３のベースに接続され
ている。Ｔｒ２のベースは上ｄ己Ｔｒｌのコレクタと抵
抗Ｒ１との接続点に接続され、エミッタはＧＮＤに接続
されている。Ｔｒ３のエミッタはＧＮＤに接続され、コ
レクタは出力信号ＯＵＴの出力端になっている。
の入力端になっている。Ｔｒｉはマルチコレクタを有し
ており、第１コレクタは抵抗Ｒ１を介して接地電圧ＧＮ
Ｄに接続され、第２コレクタは抵抗Ｒ２の一端に接続さ
れると共にベースに接続されている。このＴｒｉのベー
スは抵抗Ｒ３を介して電源電圧Ｖｃｃに接続されている
。抵抗Ｒ２の他端はＮＰＮ ）ランジスタＴｒ２のコレ
クタ及びＮＰＮトランジスタＴｒ３のベースに接続され
ている。Ｔｒ２のベースは上ｄ己Ｔｒｌのコレクタと抵
抗Ｒ１との接続点に接続され、エミッタはＧＮＤに接続
されている。Ｔｒ３のエミッタはＧＮＤに接続され、コ
レクタは出力信号ＯＵＴの出力端になっている。
基準電圧Ｖ１はＴｒｉのベース電位であり、抵抗Ｒ２と
Ｒ３の分割抵抗による分圧比により決定される。以下、
上記構成の回路の動作について説明する。
Ｒ３の分割抵抗による分圧比により決定される。以下、
上記構成の回路の動作について説明する。
人力信号ＩＮがＶｌより高く、Ｔｒｉのベース。
エミッタ間電圧■ＢＥ１以上の電位差があるとＴｒｌが
オン状態になる。これにより、Ｔｒ２がオン状態となり
、Ｔｒ３がオフ状態になる。
オン状態になる。これにより、Ｔｒ２がオン状態となり
、Ｔｒ３がオフ状態になる。
Ｔｒ２のコレクタに抵抗Ｒ２を介して接続されているＴ
ｒｉには正帰還がかかることになる。
ｒｉには正帰還がかかることになる。
入力信号ＩＮがｖｌより低いとＴｒｉがオフ状態になる
。これにより、Ｔｒ２がオフ状態となり、Ｔｒ３がオン
状態になる。
。これにより、Ｔｒ２がオフ状態となり、Ｔｒ３がオン
状態になる。
ここで、出力ＯＵＴを得るＴｒ３がオフするための人力
信号ＩＮにおけるスレッシュホールド電圧Ｖ ｔｈｏｐ
ｐは、 Ｖ ｔｈｏｐｒ −Ｒ２／ （Ｒ２＋ Ｒ３）
・■ＣＣ＋Ｒ３／ （Ｒ２＋Ｒ３） ” Ｖ（ｌＥ３
＋ Ｖ ＢＥＩ ・・
・（３）また、出力ＯＵＴを得るＴｒｉ８かオンするた
めの入力信号ＩＮにおけるスレッシュホールド電圧Ｖｔ
ｈｏＮは、 ＶｔｈｏＮ→Ｒ２／ （Ｒ２＋Ｒ３） ・Ｖ ｃｃ
＋Ｖ ＩＩＥＩ・・・（４） で表される。
信号ＩＮにおけるスレッシュホールド電圧Ｖ ｔｈｏｐ
ｐは、 Ｖ ｔｈｏｐｒ −Ｒ２／ （Ｒ２＋ Ｒ３）
・■ＣＣ＋Ｒ３／ （Ｒ２＋Ｒ３） ” Ｖ（ｌＥ３
＋ Ｖ ＢＥＩ ・・
・（３）また、出力ＯＵＴを得るＴｒｉ８かオンするた
めの入力信号ＩＮにおけるスレッシュホールド電圧Ｖｔ
ｈｏＮは、 ＶｔｈｏＮ→Ｒ２／ （Ｒ２＋Ｒ３） ・Ｖ ｃｃ
＋Ｖ ＩＩＥＩ・・・（４） で表される。
上記構成の回路によれば、６素子という少ない素子数で
ヒステリシス（不感帯幅）を有するコンパレータ回路が
構成される。すなわち、上記（３）式におけるＲ３ ／
（Ｒ２＋Ｒ３）・■ＢＥ３かヒステリシス分となる。
ヒステリシス（不感帯幅）を有するコンパレータ回路が
構成される。すなわち、上記（３）式におけるＲ３ ／
（Ｒ２＋Ｒ３）・■ＢＥ３かヒステリシス分となる。
第２図はこの発明の第２の実施例の構成を示す回路図で
ある。第１図の回路における抵抗Ｒ３とＴｒｉのベース
との間にカソード、アノード間が接続されたダイオード
ＤＩが挿入されている。このダイオードＤ１のＶＦ （
立ち上がり電圧）により、Ｔｒｌのベース、エミッタ間
電圧Ｖ８．■の温度特性変化かキャンセルされるように
構成されている。
ある。第１図の回路における抵抗Ｒ３とＴｒｉのベース
との間にカソード、アノード間が接続されたダイオード
ＤＩが挿入されている。このダイオードＤ１のＶＦ （
立ち上がり電圧）により、Ｔｒｌのベース、エミッタ間
電圧Ｖ８．■の温度特性変化かキャンセルされるように
構成されている。
第３図はこの発明の第３の実施例の構成を示す回路図で
ある。第１図の回路において、Ｔｒｉをシングルコレク
タとし、ＴｒｉのコレクタとＴｒ２のベースとの間に抵
抗Ｒ４を挿入している。
ある。第１図の回路において、Ｔｒｉをシングルコレク
タとし、ＴｒｉのコレクタとＴｒ２のベースとの間に抵
抗Ｒ４を挿入している。
この抵抗Ｒ４はＴｒ２へのベース電流を制限し、Ｔｒ２
の破壊防止用として構成されている。
の破壊防止用として構成されている。
第４図はこの発明の第４の実施例の構成を示す回路図で
ある。第１図の回路において、入力信号ＩＮが供給され
るＰＮＰ ）ランジスタＴｒｉのエミッタとＶｃｃとの
間に新たに設けたＮＰＮトランジスタＴｒ４のコレクタ
、エミッタ間を接続し、このＴｒ４のベースに入力信号
ＩＮが供給されるようになっている。エミッタフォロワ
のＴｒ４を入力トランジスタとしたことにより、第１図
の構成の回路より入力インピーダンスが高くなり、入力
電流を小さくすることができる。
ある。第１図の回路において、入力信号ＩＮが供給され
るＰＮＰ ）ランジスタＴｒｉのエミッタとＶｃｃとの
間に新たに設けたＮＰＮトランジスタＴｒ４のコレクタ
、エミッタ間を接続し、このＴｒ４のベースに入力信号
ＩＮが供給されるようになっている。エミッタフォロワ
のＴｒ４を入力トランジスタとしたことにより、第１図
の構成の回路より入力インピーダンスが高くなり、入力
電流を小さくすることができる。
第５図はこの発明の第５の実施例の構成を示す回路図で
ある。第１図の回路において、Ｔｒ２のベースとＧＮＤ
との間に新たに設けたＮＰＮ ｌ−ランジスタＴｒ５の
コレクタ、エミッタ間を接続し、このＴｒ５のベースに
制御信号ＬＩＮか供給されるようになっている。この制
御信号ＬＩＮをＨ”レベルにすることにより、入力信号
ＩＮのレベルに関係なくＴｒ３をオン状態にすることが
できる。
ある。第１図の回路において、Ｔｒ２のベースとＧＮＤ
との間に新たに設けたＮＰＮ ｌ−ランジスタＴｒ５の
コレクタ、エミッタ間を接続し、このＴｒ５のベースに
制御信号ＬＩＮか供給されるようになっている。この制
御信号ＬＩＮをＨ”レベルにすることにより、入力信号
ＩＮのレベルに関係なくＴｒ３をオン状態にすることが
できる。
第６図はこの発明の第６の実施例の構成を示す回路図で
ある。第１図の回路において、Ｔｒ３のベースとＧＮＤ
との間に新たに設けたＮＰＮトランジスタＴｒｆ３のコ
レクタ、エミッタ間を接続し、このＴｒ６のベースに制
御信号ＨＩＮが供給されるようになっている。この制御
信号ＨＩＮを“Ｈ″レベルすることにより、入力信号Ｉ
Ｎのレベルに関係なくＴｒ３をオフ状態にすることがで
きる。
ある。第１図の回路において、Ｔｒ３のベースとＧＮＤ
との間に新たに設けたＮＰＮトランジスタＴｒｆ３のコ
レクタ、エミッタ間を接続し、このＴｒ６のベースに制
御信号ＨＩＮが供給されるようになっている。この制御
信号ＨＩＮを“Ｈ″レベルすることにより、入力信号Ｉ
Ｎのレベルに関係なくＴｒ３をオフ状態にすることがで
きる。
第７図はこの発明の第６の実施例の構成を示す回路図で
あり、上記第２図〜第６図の回路構成をすべて設けた構
成の回路図である。
あり、上記第２図〜第６図の回路構成をすべて設けた構
成の回路図である。
このような種々の機能を設けた実施例回路でも素子数は
１〕素子であり、これにより素子数の大幅な削減が期待
できる。
１〕素子であり、これにより素子数の大幅な削減が期待
できる。
［発明の効果］
以上説明したようにこの発明によれば、必要かつ最小限
の機能を確保した上で回路の簡素化を図り、ＩＣチップ
サイズの縮小に寄与するコンパレータ回路が提供できる
。
の機能を確保した上で回路の簡素化を図り、ＩＣチップ
サイズの縮小に寄与するコンパレータ回路が提供できる
。
第１図はこの発明の一実施例による構成を示す回路図、
第２図はこの発明の第一２の実施例による構成を示す回
路図、第３図はこの発明の第３の実施例による構成を示
す回路図、第４図はこの発明の第４の実施例による構成
を示す回路図、第５図はこの発明の第５の実施例による
構成を示す回路図、第６図はこの発明の第６の実施例に
よる構成を示す回路図、第７図はこの発明の第７の実施
例による構成を示す回路図、第８図は従来のコンパレー
タ回路の構成を示す回路図である。 Ｔｒｌ−ＰＮＰトランジスタ、Ｔｒ２．Ｔｒ３・・・Ｎ
ＰＮ トランジスタ、Ｒ１，Ｒ２，Ｒ３・・・抵抗。 出願人代理人 弁理士 鈴江武彦 第 図 第 図 第 図 第 図 館 図 第 図
第２図はこの発明の第一２の実施例による構成を示す回
路図、第３図はこの発明の第３の実施例による構成を示
す回路図、第４図はこの発明の第４の実施例による構成
を示す回路図、第５図はこの発明の第５の実施例による
構成を示す回路図、第６図はこの発明の第６の実施例に
よる構成を示す回路図、第７図はこの発明の第７の実施
例による構成を示す回路図、第８図は従来のコンパレー
タ回路の構成を示す回路図である。 Ｔｒｌ−ＰＮＰトランジスタ、Ｔｒ２．Ｔｒ３・・・Ｎ
ＰＮ トランジスタ、Ｒ１，Ｒ２，Ｒ３・・・抵抗。 出願人代理人 弁理士 鈴江武彦 第 図 第 図 第 図 第 図 館 図 第 図
Claims (1)
- 【特許請求の範囲】 第１極性の第１のトランジスタ及び第２極性の第２のト
ランジスタが互いに正帰還方向に接続される第１の回路
手段と、 前記第１の回路手段における接続経路内における前記第
２のトランジスタの一端に制御端子が接続される第２極
性の第３のトランジスタと、前記第１のトランジスタの
制御端子に基準電位が与えられる第２の回路手段とを具
備し、 前記第１のトランジスタの一端に入力信号が供給され、
前記第１のトランジスタの制御端子における基準電位と
比較されることにより第３のトランジスタの一端に出力
信号が得られることを特徴とするコンパレータ回路。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2127471A JP2573393B2 (ja) | 1990-05-17 | 1990-05-17 | コンパレータ回路 |
| US07/700,415 US5206542A (en) | 1990-05-17 | 1991-05-15 | Comparator having a reduced number of elements |
| KR1019910007841A KR950005811B1 (ko) | 1990-05-17 | 1991-05-15 | 비교기 회로 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2127471A JP2573393B2 (ja) | 1990-05-17 | 1990-05-17 | コンパレータ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0422214A true JPH0422214A (ja) | 1992-01-27 |
| JP2573393B2 JP2573393B2 (ja) | 1997-01-22 |
Family
ID=14960749
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2127471A Expired - Fee Related JP2573393B2 (ja) | 1990-05-17 | 1990-05-17 | コンパレータ回路 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5206542A (ja) |
| JP (1) | JP2573393B2 (ja) |
| KR (1) | KR950005811B1 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4018372B2 (ja) * | 2001-11-14 | 2007-12-05 | シャープ株式会社 | コンパレータ回路および赤外線信号受信装置 |
| DE102006040832B4 (de) * | 2005-09-30 | 2010-04-08 | Texas Instruments Deutschland Gmbh | Niedrigstleistungs-CMOS-Oszillator zur Niederfrequenztakterzeugung |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS50113163A (ja) * | 1974-02-14 | 1975-09-05 |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3733498A (en) * | 1971-09-27 | 1973-05-15 | Telex Computer Products | Dual-voltage feedback comparator for simultaneously monitoring a positive and negative voltage |
| FR2309084A1 (fr) * | 1975-04-22 | 1976-11-19 | Radiotechnique Compelec | Dispositif a seuils pour circuits logiques integres |
| JPS601980B2 (ja) * | 1979-05-23 | 1985-01-18 | 富士通株式会社 | 自動リセット回路 |
| US4613768A (en) * | 1984-11-13 | 1986-09-23 | Gte Communication Systems Corp. | Temperature dependent, voltage reference comparator/diode |
| US4701639A (en) * | 1985-12-09 | 1987-10-20 | National Semiconductor Corporation | Threshold detector circuit and method |
| US5057709A (en) * | 1990-11-01 | 1991-10-15 | Motorola Inc. | Current threshold detector circuit |
-
1990
- 1990-05-17 JP JP2127471A patent/JP2573393B2/ja not_active Expired - Fee Related
-
1991
- 1991-05-15 KR KR1019910007841A patent/KR950005811B1/ko not_active IP Right Cessation
- 1991-05-15 US US07/700,415 patent/US5206542A/en not_active Expired - Lifetime
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS50113163A (ja) * | 1974-02-14 | 1975-09-05 |
Also Published As
| Publication number | Publication date |
|---|---|
| US5206542A (en) | 1993-04-27 |
| JP2573393B2 (ja) | 1997-01-22 |
| KR950005811B1 (ko) | 1995-05-31 |
| KR910021036A (ko) | 1991-12-20 |
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