JP3512935B2 - 直流安定化電源回路 - Google Patents
直流安定化電源回路Info
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Description
【０００１】
【発明の属する技術分野】本発明は、誤差増幅回路を兼
ねる基準電圧回路を備え、スルー素子としての出力トラ
ンジスタにはＰＮＰ型トランジスタを用いた低損失型の
直流安定化電源回路に関する。
ねる基準電圧回路を備え、スルー素子としての出力トラ
ンジスタにはＰＮＰ型トランジスタを用いた低損失型の
直流安定化電源回路に関する。
【０００２】
【従来の技術】誤差増幅回路を兼ねる基準電圧回路を備
えた直流安定化電源回路の一つに、図２に示す回路構成
がある。この回路構成は、主として、汎用三端子レギュ
レータに用いられる回路である。
えた直流安定化電源回路の一つに、図２に示す回路構成
がある。この回路構成は、主として、汎用三端子レギュ
レータに用いられる回路である。
【０００３】この回路構成において、出力電圧を決定す
るための基準電圧ＶｒｅｆはトランジスタＱ４のベース
に導かれる電圧となっている。また、トランジスタＱ５
はベース接地の接続となっている。そして、出力電圧を
一定に維持するため、入力電圧Ｖｉｎが変化したときで
も、トランジスタＱ３、Ｑ４のコレクタ・エミッタ間電
圧を一定に保つようになっている。
るための基準電圧ＶｒｅｆはトランジスタＱ４のベース
に導かれる電圧となっている。また、トランジスタＱ５
はベース接地の接続となっている。そして、出力電圧を
一定に維持するため、入力電圧Ｖｉｎが変化したときで
も、トランジスタＱ３、Ｑ４のコレクタ・エミッタ間電
圧を一定に保つようになっている。
【０００４】しかし、この回路構成では、出力トランジ
スタＱ１２がＮＰＮ型であるため、出力トランジスタＱ
１２のコレクタ・エミッタ間電圧を微小にすることがで
きず、損失をある値より小さくすることができない。
スタＱ１２がＮＰＮ型であるため、出力トランジスタＱ
１２のコレクタ・エミッタ間電圧を微小にすることがで
きず、損失をある値より小さくすることができない。
【０００５】そこで、出力トランジスタをＰＮＰ型とす
ることにより、低損失型の構成とした直流安定化電源回
路がある。図３は、この直流安定化電源回路の回路構成
を示している。
ることにより、低損失型の構成とした直流安定化電源回
路がある。図３は、この直流安定化電源回路の回路構成
を示している。
【０００６】この回路構成を用いた場合、基準電圧回路
として、図２に示した回路構成と同一の基準電圧回路を
用いると、基準電圧Ｖｒｅｆは、
として、図２に示した回路構成と同一の基準電圧回路を
用いると、基準電圧Ｖｒｅｆは、
【０００７】
【数１】Ｖｒｅｆ＝ＶBE×４＋ＶR4
となって、基準電圧を余り下げることができない。その
ため、図２に示した基準電圧回路の構成から、トランジ
スタＱ４、Ｑ５、Ｑ９を省略した基準電圧回路２２が用
いられている。この回路構成における基準電圧Ｖｒｅｆ
は、
ため、図２に示した基準電圧回路の構成から、トランジ
スタＱ４、Ｑ５、Ｑ９を省略した基準電圧回路２２が用
いられている。この回路構成における基準電圧Ｖｒｅｆ
は、
【０００８】
【数２】Ｖｒｅｆ＝ＶBE×２＋ＶR4
となって、基準電圧を低く設定することが可能となって
いる。つまり、出力電圧Ｖｏを低く設定することが可能
となる。
いる。つまり、出力電圧Ｖｏを低く設定することが可能
となる。
【０００９】しかし、この回路構成では、コレクタ・エ
ミッタ間電圧によるトランジスタＱ３のｈｆｅの変動に
伴う基準電圧Ｖｒｅｆの変動が大きい。すなわち、出力
電圧Ｖｏの変動が大きくなる。
ミッタ間電圧によるトランジスタＱ３のｈｆｅの変動に
伴う基準電圧Ｖｒｅｆの変動が大きい。すなわち、出力
電圧Ｖｏの変動が大きくなる。
【００１０】そのため、入力電圧Ｖｉｎの変化によって
生じる出力電圧Ｖｏの変動を減少させる目的から、基準
電圧回路２２には、定電圧回路２３によって安定化され
た直流電圧を供給している。
生じる出力電圧Ｖｏの変動を減少させる目的から、基準
電圧回路２２には、定電圧回路２３によって安定化され
た直流電圧を供給している。
【００１１】
【発明が解決しようとする課題】しかしながら、図３に
示すように、ＰＮＰ型トランジスタ（出力トランジスタ
Ｑｐ）をスルー素子とし、低損失とした回路構成では、
入力電圧Ｖｉｎが立ち上がるとき、出力トランジスタＱ
ｐは飽和状態となる。そのため、入力電圧Ｖｉｎと出力
電圧Ｖｏとの関係は、
示すように、ＰＮＰ型トランジスタ（出力トランジスタ
Ｑｐ）をスルー素子とし、低損失とした回路構成では、
入力電圧Ｖｉｎが立ち上がるとき、出力トランジスタＱ
ｐは飽和状態となる。そのため、入力電圧Ｖｉｎと出力
電圧Ｖｏとの関係は、
【００１２】
【数３】Ｖｉｎ≒Ｖｏ
となる。その結果、出力電圧Ｖｏの設定が低い場合に
は、トランジスタＱ３は飽和状態であり、トランジスタ
Ｑ３のベース電流値は大きい。そのため、ベース電流に
よって抵抗Ｒ１２の電圧降下が大きくなり、出力電圧Ｖ
ｏが高くなるという現象が生じる。
は、トランジスタＱ３は飽和状態であり、トランジスタ
Ｑ３のベース電流値は大きい。そのため、ベース電流に
よって抵抗Ｒ１２の電圧降下が大きくなり、出力電圧Ｖ
ｏが高くなるという現象が生じる。
【００１３】図４は、この現象を図示した説明図であ
る。入力電圧Ｖｉｎが範囲Ｓにあるときには、出力電圧
Ｖｏは、設定電圧Ｖｓｅｔより高い電圧となっている。
この影響がなくなる入力電圧Ｖｊは、定電圧回路２３が
省略され、入力電圧Ｖｉｎが基準電圧回路２２に直接に
導かれているとすると、
る。入力電圧Ｖｉｎが範囲Ｓにあるときには、出力電圧
Ｖｏは、設定電圧Ｖｓｅｔより高い電圧となっている。
この影響がなくなる入力電圧Ｖｊは、定電圧回路２３が
省略され、入力電圧Ｖｉｎが基準電圧回路２２に直接に
導かれているとすると、
【００１４】
【数４】
Ｖｊ＝Ｖｒｅｆ−ＶBEQ3＋ＶCEQ3＋ＶBEQ1＋ＶR1
となり、この電圧Ｖｊより入力電圧Ｖｉｎが高くなる
と、出力電圧Ｖｏは設定電圧Ｖｓｅｔに一致する。
と、出力電圧Ｖｏは設定電圧Ｖｓｅｔに一致する。
【００１５】また、
【００１６】
【数５】Ｖｒｅｆ＝ 2.5Ｖ
ＶBEQ1＝ＶBEQ3＝ 0.7Ｖ
ＶCEQ3＝ 0.5Ｖ
ＶR1＝ 0.2Ｖ
とすると、電圧Ｖｊは、
【００１７】
【数６】
Ｖｊ＝2.5 − 0.7 ＋ 0.5 ＋ 0.7 ＋ 0.2 ＝ 3.2
となる。そのため、出力電圧Ｖｏを３．０Ｖに設定した
場合には、入力電圧Ｖｉｎが３．０Ｖ〜３．２Ｖの範囲
で、出力電圧Ｖｏが設定電圧Ｖｓｅｔを超えることにな
る。
場合には、入力電圧Ｖｉｎが３．０Ｖ〜３．２Ｖの範囲
で、出力電圧Ｖｏが設定電圧Ｖｓｅｔを超えることにな
る。
【００１８】一方、定電圧回路２３を介して、入力電圧
Ｖｉｎを基準電圧回路２２に導く構成（図３に示す構
成）では、電圧Ｖｊは、
Ｖｉｎを基準電圧回路２２に導く構成（図３に示す構
成）では、電圧Ｖｊは、
【００１９】
【数７】Ｖｊ＝Ｖｓ＋ＶBEQ16 ＋Ｖａ
ただし、
Ｖｓ＝Ｖｒｅｆ−ＶBEQ3＋ＶCEQ3＋ＶBEQ1＋ＶR1
Ｖａ：定電流源Ｉａの電圧降下分
として示される。そのため、
【００２０】
【数８】ＶBEQ16 ＝ 0.7Ｖ
Ｖａ＝ 0.1Ｖ
とすると、電圧Ｖｊは、
【００２１】
【数９】
Ｖｊ＝2.5 − 0.7 ＋ 0.5 ＋ 0.7 ＋ 0.2 ＋ 0.7
＋ 0.1＝ 4.0Ｖ となる。つまり、入力電圧Ｖｉｎが３．０Ｖ〜４．０Ｖ
の範囲のとき、出力電圧Ｖｏは設定電圧Ｖｓｅｔを超え
ることになる。
＋ 0.1＝ 4.0Ｖ となる。つまり、入力電圧Ｖｉｎが３．０Ｖ〜４．０Ｖ
の範囲のとき、出力電圧Ｖｏは設定電圧Ｖｓｅｔを超え
ることになる。
【００２２】本発明は上記課題を解決するため創案され
たものであって、請求項１記載の発明の目的は、基準電
圧回路の入力トランジスタの飽和を回避することによ
り、入力電圧の値に関わりなく、出力電圧が設定電圧を
超えることを防止することのできる直流安定化電源回路
を提供することにある。また、上記目的に加え、追加素
子数の増加を防止することのできる直流安定化電源回路
を提供することにある。
たものであって、請求項１記載の発明の目的は、基準電
圧回路の入力トランジスタの飽和を回避することによ
り、入力電圧の値に関わりなく、出力電圧が設定電圧を
超えることを防止することのできる直流安定化電源回路
を提供することにある。また、上記目的に加え、追加素
子数の増加を防止することのできる直流安定化電源回路
を提供することにある。
【００２３】
【００２４】また、請求項２記載の発明の目的は、上記
目的に加え、追加する素子の数をより少なくすることの
できる直流安定化電源回路を提供することにある。
目的に加え、追加する素子の数をより少なくすることの
できる直流安定化電源回路を提供することにある。
【００２５】
【課題を解決するための手段】上記課題を解決するため
請求項１記載の発明に係る直流安定化電源回路は、誤差
増幅回路を兼ねる基準電圧回路を備え、スルー素子とし
ての出力トランジスタにはＰＮＰ型トランジスタを用い
た直流安定化電源回路において、ベースに出力電圧の分
圧電圧が導かれた入力トランジスタを前記基準電圧回路
に設けるとともに、ベースに、前記入力トランジスタの
ベース電位近傍であってかつベース電位より高い電位、
または前記ベース電位が導かれ、エミッタが前記入力ト
ランジスタのコレクタに接続された補正トランジスタを
備え、前記補正トランジスタに電流を流すことにより、
直接的に前記入力トランジスタの飽和を検出し、緩和す
る構成としている。
請求項１記載の発明に係る直流安定化電源回路は、誤差
増幅回路を兼ねる基準電圧回路を備え、スルー素子とし
ての出力トランジスタにはＰＮＰ型トランジスタを用い
た直流安定化電源回路において、ベースに出力電圧の分
圧電圧が導かれた入力トランジスタを前記基準電圧回路
に設けるとともに、ベースに、前記入力トランジスタの
ベース電位近傍であってかつベース電位より高い電位、
または前記ベース電位が導かれ、エミッタが前記入力ト
ランジスタのコレクタに接続された補正トランジスタを
備え、前記補正トランジスタに電流を流すことにより、
直接的に前記入力トランジスタの飽和を検出し、緩和す
る構成としている。
【００２６】
【００２７】また、請求項２記載の発明に係る直流安定
化電源回路は、一対のＰＮＰ型トランジスタからなるカ
レントミラー回路が前記基準電圧回路に設けられるとと
もに、このカレントミラー回路の従動側トランジスタの
エミッタに前記補正トランジスタのコレクタが接続され
た構成とし、前記従動側トランジスタのエミッタに供給
される電流を前記補正トランジスタに分流することによ
って前記出力トランジスタのベース電流を抑制し、出力
電圧の上昇を抑制するものである。
化電源回路は、一対のＰＮＰ型トランジスタからなるカ
レントミラー回路が前記基準電圧回路に設けられるとと
もに、このカレントミラー回路の従動側トランジスタの
エミッタに前記補正トランジスタのコレクタが接続され
た構成とし、前記従動側トランジスタのエミッタに供給
される電流を前記補正トランジスタに分流することによ
って前記出力トランジスタのベース電流を抑制し、出力
電圧の上昇を抑制するものである。
【００２８】
【発明の実施の形態】以下、本発明の実施形態につい
て、図面を参照して説明する。
て、図面を参照して説明する。
【００２９】図１は、本発明に係る直流安定化電源回路
の実施形態の電気的接続を示す回路図である。なお、従
来技術との対応関係を明確にするため、従来技術と同一
となるブロック及び素子については、説明において参照
されない素子をも含め、図３における符号と同一符号を
付与している。
の実施形態の電気的接続を示す回路図である。なお、従
来技術との対応関係を明確にするため、従来技術と同一
となるブロック及び素子については、説明において参照
されない素子をも含め、図３における符号と同一符号を
付与している。
【００３０】この直流安定化電源回路２０ａは、スルー
素子として動作するＰＮＰ型トランジスタ（出力トラン
ジスタＱｐ）からなるチップ部２７と、残余の回路が集
積されたチップ部２１ａとの２つのチップ部から構成さ
れている。
素子として動作するＰＮＰ型トランジスタ（出力トラン
ジスタＱｐ）からなるチップ部２７と、残余の回路が集
積されたチップ部２１ａとの２つのチップ部から構成さ
れている。
【００３１】ブロック２３は、定電圧回路である。
【００３２】すなわち、定電流源Ｉa とツェナーダイオ
ードＺＤとにより安定化された電圧が、トランジスタＱ
１６のベースに与えられている。そのため、トランジス
タＱ１６のエミッタからは、入力電圧Ｖｉｎに依存しな
い安定化された電圧が出力される。この電圧は、誤差増
幅回路を兼ねる基準電圧回路２２ａに出力される。
ードＺＤとにより安定化された電圧が、トランジスタＱ
１６のベースに与えられている。そのため、トランジス
タＱ１６のエミッタからは、入力電圧Ｖｉｎに依存しな
い安定化された電圧が出力される。この電圧は、誤差増
幅回路を兼ねる基準電圧回路２２ａに出力される。
【００３３】基準電圧回路２２ａは、一対のＰＮＰ型ト
ランジスタＱ１，Ｑ２からなるカレントミラー回路を備
えている。
ランジスタＱ１，Ｑ２からなるカレントミラー回路を備
えている。
【００３４】すなわち、カレントミラー回路の設定側ト
ランジスタＱ１のコレクタは、入力トランジスタＱ３の
コレクタに接続されている。また、入力トランジスタＱ
３及びトランジスタＱ６〜Ｑ８と３つの抵抗Ｒ３〜Ｒ５
とからなるブロックは基準電圧を発生する。そして、基
準電圧の出力素子となるトランジスタＱ８にカレントミ
ラー回路の従動側トランジスタＱ２の出力を与え、トラ
ンジスタＱ６，Ｑ７には、入力トランジスタＱ３を介し
て、トランジスタＱ１からの電流を供給することによ
り、誤差増幅回路としても動作させている。
ランジスタＱ１のコレクタは、入力トランジスタＱ３の
コレクタに接続されている。また、入力トランジスタＱ
３及びトランジスタＱ６〜Ｑ８と３つの抵抗Ｒ３〜Ｒ５
とからなるブロックは基準電圧を発生する。そして、基
準電圧の出力素子となるトランジスタＱ８にカレントミ
ラー回路の従動側トランジスタＱ２の出力を与え、トラ
ンジスタＱ６，Ｑ７には、入力トランジスタＱ３を介し
て、トランジスタＱ１からの電流を供給することによ
り、誤差増幅回路としても動作させている。
【００３５】ブロック２４は、ダーリントン接続された
２つのトランジスタによって構成されたベースドライブ
回路である。詳細には、基準電圧回路２２ａから出力さ
れる制御出力を増幅し、増幅した制御出力を出力トラン
ジスタＱｐのベースに与える（出力トランジスタＱｐか
らベース電流を吸い込む）ようになっている。
２つのトランジスタによって構成されたベースドライブ
回路である。詳細には、基準電圧回路２２ａから出力さ
れる制御出力を増幅し、増幅した制御出力を出力トラン
ジスタＱｐのベースに与える（出力トランジスタＱｐか
らベース電流を吸い込む）ようになっている。
【００３６】ブロック２５は、出力トランジスタＱｐの
ベース電流を監視し、設定値を超えるときにはベース電
流を減少させることにより、出力トランジスタＱｐの保
護を行うベース電流制限回路である。
ベース電流を監視し、設定値を超えるときにはベース電
流を減少させることにより、出力トランジスタＱｐの保
護を行うベース電流制限回路である。
【００３７】ブロック２６ａは、出力電圧Ｖｏを決定す
るための分圧回路であって、抵抗Ｒ１２〜Ｒ１４の値に
よって出力電圧Ｖｏの値を決定している。
るための分圧回路であって、抵抗Ｒ１２〜Ｒ１４の値に
よって出力電圧Ｖｏの値を決定している。
【００３８】基準電圧回路２２ａ内に設けられたトラン
ジスタＱ１５は、出力電圧Ｖｏを分圧した電圧がベース
に導かれた入力トランジスタＱ３の飽和状態を緩和する
ための素子であり、請求項２に記載された補正トランジ
スタを示している。
ジスタＱ１５は、出力電圧Ｖｏを分圧した電圧がベース
に導かれた入力トランジスタＱ３の飽和状態を緩和する
ための素子であり、請求項２に記載された補正トランジ
スタを示している。
【００３９】すなわち、補正トランジスタＱ１５のベー
スには、分圧回路２６ａの抵抗Ｒ１２と抵抗Ｒ１４との
接続点が導かれている。このため、補正トランジスタＱ
１５のベースには、入力トランジスタＱ３のベース電位
近傍であってかつベース電位より少しだけ高い電位が与
えられる。このことから、抵抗Ｒ１４の値は、この条件
を満たす値に設定される。
スには、分圧回路２６ａの抵抗Ｒ１２と抵抗Ｒ１４との
接続点が導かれている。このため、補正トランジスタＱ
１５のベースには、入力トランジスタＱ３のベース電位
近傍であってかつベース電位より少しだけ高い電位が与
えられる。このことから、抵抗Ｒ１４の値は、この条件
を満たす値に設定される。
【００４０】なお、補正トランジスタＱ１５のベース電
位は、入力トランジスタＱ３のベース電位と同一であっ
てもよく、この場合には、抵抗Ｒ１４が省略され、抵抗
Ｒ１２と抵抗Ｒ１３との接続点が補正トランジスタＱ１
５のベースに接続されることになる。
位は、入力トランジスタＱ３のベース電位と同一であっ
てもよく、この場合には、抵抗Ｒ１４が省略され、抵抗
Ｒ１２と抵抗Ｒ１３との接続点が補正トランジスタＱ１
５のベースに接続されることになる。
【００４１】また、補正トランジスタＱ１５のエミッタ
は、入力トランジスタＱ３のコレクタに接続されてい
る。また、補正トランジスタＱ１５のコレクタは、一対
のＰＮＰ型トランジスタＱ１，Ｑ２からなるカレントミ
ラー回路の従動側トランジスタＱ２のエミッタに接続さ
れている。
は、入力トランジスタＱ３のコレクタに接続されてい
る。また、補正トランジスタＱ１５のコレクタは、一対
のＰＮＰ型トランジスタＱ１，Ｑ２からなるカレントミ
ラー回路の従動側トランジスタＱ２のエミッタに接続さ
れている。
【００４２】次に、上記構成からなる実施形態の動作に
ついて説明する。
ついて説明する。
【００４３】入力電圧Ｖｉｎが設定電圧Ｖｓｅｔ近傍の
電圧となり、基準電圧回路２２ａの入力トランジスタＱ
３が飽和状態になろうとするときに、補正トランジスタ
Ｑ１５のベース・エミッタ間が順方向にバイアスされ始
める。このため、従動側トランジスタＱ２のエミッタ抵
抗Ｒ２から供給されていた電流の一部は、補正トランジ
スタＱ１５を介して、入力トランジスタＱ３のコレクタ
へと流れ始める。
電圧となり、基準電圧回路２２ａの入力トランジスタＱ
３が飽和状態になろうとするときに、補正トランジスタ
Ｑ１５のベース・エミッタ間が順方向にバイアスされ始
める。このため、従動側トランジスタＱ２のエミッタ抵
抗Ｒ２から供給されていた電流の一部は、補正トランジ
スタＱ１５を介して、入力トランジスタＱ３のコレクタ
へと流れ始める。
【００４４】その結果、カレントミラー回路としての動
作のバランスが崩れ、ベースドライブ回路２４に出力さ
れる電流値が抑制される。つまり、出力トランジスタＱ
ｐのベース電流の増加が抑制される。
作のバランスが崩れ、ベースドライブ回路２４に出力さ
れる電流値が抑制される。つまり、出力トランジスタＱ
ｐのベース電流の増加が抑制される。
【００４５】そのため、出力電圧Ｖｏの上昇が抑制され
ることになり、入力トランジスタＱ３の飽和状態は緩和
されることになる（ベース電流の増加が抑制される）。
このことは、入力トランジスタＱ３のベースに導かれる
電圧が、分圧回路２６ａにより設定された値に一致する
電圧となることを意味するので、出力電圧Ｖｏは設定電
圧Ｖｓｅｔに精度よく一致した電圧となる。
ることになり、入力トランジスタＱ３の飽和状態は緩和
されることになる（ベース電流の増加が抑制される）。
このことは、入力トランジスタＱ３のベースに導かれる
電圧が、分圧回路２６ａにより設定された値に一致する
電圧となることを意味するので、出力電圧Ｖｏは設定電
圧Ｖｓｅｔに精度よく一致した電圧となる。
【００４６】なお、補正トランジスタＱ１５のベースに
は、抵抗Ｒ１４による分圧電圧を与えているので、補正
トランジスタＱ１５のベース電位は入力トランジスタＱ
３のベース電位より若干高くなっている。
は、抵抗Ｒ１４による分圧電圧を与えているので、補正
トランジスタＱ１５のベース電位は入力トランジスタＱ
３のベース電位より若干高くなっている。
【００４７】そのため、補正トランジスタＱ１５のベー
ス電位を入力トランジスタＱ３のベース電位に等しくし
た構成（抵抗Ｒ１４を省略した構成）と比較した場合、
入力トランジスタＱ３の飽和状態は、抵抗Ｒ１４を省略
した構成より、より緩和されることになる。
ス電位を入力トランジスタＱ３のベース電位に等しくし
た構成（抵抗Ｒ１４を省略した構成）と比較した場合、
入力トランジスタＱ３の飽和状態は、抵抗Ｒ１４を省略
した構成より、より緩和されることになる。
【００４８】上記した緩和について詳細に説明すると、
定常時の抵抗Ｒ１４の電圧降下をＶ R14 、補正トランジ
スタＱ１５のベース・エミッタ間の立ち上がり電圧をＶ
BE15、入力トランジスタＱ３のベース・エミッタ間電圧
をＶBE3 により示し、
定常時の抵抗Ｒ１４の電圧降下をＶ R14 、補正トランジ
スタＱ１５のベース・エミッタ間の立ち上がり電圧をＶ
BE15、入力トランジスタＱ３のベース・エミッタ間電圧
をＶBE3 により示し、
【００４９】
【数１０】ＶR14 ＝ 0.2Ｖ
ＶBE15＝ 0.6Ｖ
ＶBE3 ＝ 0.7Ｖ
とすると、入力トランジスタＱ３における電圧ＶCESAT
は、
は、
【００５０】
【数１１】ＶCESAT ≒ＶBE3 ＋ＶR14 −ＶBE15＝ 0.3Ｖ
となって、入力トランジスタＱ３は、ほとんど飽和しな
い。つまり、入力トランジスタＱ３のベース電流の影響
が極めて微小となる。
い。つまり、入力トランジスタＱ３のベース電流の影響
が極めて微小となる。
【００５１】そのため、入力トランジスタＱ３のベース
に与えられる電圧は、分圧回路２６ａによって設定され
た通りの値となる。その結果、出力電圧Ｖｏが設定電圧
Ｖｓｅｔに等しい値となり、入力電圧Ｖｉｎが範囲Ｓに
ある場合にも、出力電圧Ｖｏは、図４の破線３１により
示した電圧となる。
に与えられる電圧は、分圧回路２６ａによって設定され
た通りの値となる。その結果、出力電圧Ｖｏが設定電圧
Ｖｓｅｔに等しい値となり、入力電圧Ｖｉｎが範囲Ｓに
ある場合にも、出力電圧Ｖｏは、図４の破線３１により
示した電圧となる。
【００５２】
【発明の効果】請求項１記載の発明に係る直流安定化電
源回路は、誤差増幅回路を兼ねる基準電圧回路を備え、
スルー素子としての出力トランジスタにはＰＮＰ型トラ
ンジスタを用いた直流安定化電源回路において、ベース
に出力電圧の分圧電圧が導かれた入力トランジスタを前
記基準電圧回路に設けるとともに、ベースに、前記入力
トランジスタのベース電位近傍であってかつベース電位
より高い電位、または前記ベース電位が導かれ、エミッ
タが前記入力トランジスタのコレクタに接続された補正
トランジスタを備え、前記補正トランジスタに電流を流
すことにより、直接的に前記入力トランジスタの飽和を
検出し、緩和する構成としている。つまり、入力トラン
ジスタのベース電流の増加が抑制されることになるの
で、分圧回路の分圧値は設定通りの値となる。そのた
め、入力電圧の値に関わりなく、出力電圧が設定電圧を
超えるのを防止することができるものである。また、補
正トランジスタに電流を流すことにより、入力トランジ
スタの飽和を緩和している。そのため、少ない素子数で
入力トランジスタの飽和が緩和されるので、追加素子数
の増加を防止することができるものである。
源回路は、誤差増幅回路を兼ねる基準電圧回路を備え、
スルー素子としての出力トランジスタにはＰＮＰ型トラ
ンジスタを用いた直流安定化電源回路において、ベース
に出力電圧の分圧電圧が導かれた入力トランジスタを前
記基準電圧回路に設けるとともに、ベースに、前記入力
トランジスタのベース電位近傍であってかつベース電位
より高い電位、または前記ベース電位が導かれ、エミッ
タが前記入力トランジスタのコレクタに接続された補正
トランジスタを備え、前記補正トランジスタに電流を流
すことにより、直接的に前記入力トランジスタの飽和を
検出し、緩和する構成としている。つまり、入力トラン
ジスタのベース電流の増加が抑制されることになるの
で、分圧回路の分圧値は設定通りの値となる。そのた
め、入力電圧の値に関わりなく、出力電圧が設定電圧を
超えるのを防止することができるものである。また、補
正トランジスタに電流を流すことにより、入力トランジ
スタの飽和を緩和している。そのため、少ない素子数で
入力トランジスタの飽和が緩和されるので、追加素子数
の増加を防止することができるものである。
【００５３】
【００５４】また、請求項２記載の発明に係る直流安定
化電源回路は、一対のＰＮＰ型トランジスタからなるカ
レントミラー回路が前記基準電圧回路に設けられるとと
もに、このカレントミラー回路の従動側トランジスタの
エミッタに前記補正トランジスタのコレクタが接続され
た構成とし、従動側トランジスタのエミッタに供給され
る電流を補正トランジスタに分流することによって出力
トランジスタのベース電流を抑制し、出力電圧の上昇を
抑制している。そのため、追加する素子の数をより少な
くすることができるものである。
化電源回路は、一対のＰＮＰ型トランジスタからなるカ
レントミラー回路が前記基準電圧回路に設けられるとと
もに、このカレントミラー回路の従動側トランジスタの
エミッタに前記補正トランジスタのコレクタが接続され
た構成とし、従動側トランジスタのエミッタに供給され
る電流を補正トランジスタに分流することによって出力
トランジスタのベース電流を抑制し、出力電圧の上昇を
抑制している。そのため、追加する素子の数をより少な
くすることができるものである。
【図１】本発明の直流安定化電源回路の実施形態の電気
的接続を示す回路図である。
的接続を示す回路図である。
【図２】出力トランジスタにＮＰＮ型トランジスタを用
いた従来技術の電気的接続を示す回路図である。
いた従来技術の電気的接続を示す回路図である。
【図３】出力トランジスタにＰＮＰ型トランジスタを用
いた従来技術の電気的接続を示す回路図である。
いた従来技術の電気的接続を示す回路図である。
【図４】入力電圧と出力電圧との関係を示す説明図であ
る。
る。
【符号の説明】
２２ａ 基準電圧回路
２３ 定電圧回路
２４ ベースドライブ回路
２６ａ 分圧回路
Ｑ２ 従動側トランジスタ
Ｑ３ 入力トランジスタ
Ｑ１５ 補正トランジスタ
Ｑｐ 出力トランジスタ
Ｖｉｎ 入力電圧
Ｖｏ 出力電圧
フロントページの続き
(58)調査した分野(Int.Cl.7，ＤＢ名)
G05F 1/00 - 1/70
G05F 3/00 - 3/30
Claims (2)
- 【請求項１】 誤差増幅回路を兼ねる基準電圧回路を備
え、スルー素子としての出力トランジスタにはＰＮＰ型
トランジスタを用いた直流安定化電源回路において、ベ
ースに出力電圧の分圧電圧が導かれた入力トランジスタ
を前記基準電圧回路に設けるとともに、ベースに、前記
入力トランジスタのベース電位近傍であってかつベース
電位より高い電位、または前記ベース電位が導かれ、エ
ミッタが前記入力トランジスタのコレクタに接続された
補正トランジスタを備え、前記補正トランジスタに電流
を流すことにより、直接的に前記入力トランジスタの飽
和を検出し、緩和することを特徴とする直流安定化電源
回路。 - 【請求項２】一対のＰＮＰ型トランジスタからなるカレ
ントミラー回路が前記基準電圧回路に設けられるととも
に、このカレントミラー回路の従動側トランジスタのエ
ミッタに前記補正トランジスタのコレクタが接続され、
前記従動側トランジスタのエミッタに供給される電流を
前記補正トランジスタに分流することによって前記出力
トランジスタのベース電流を抑制し、出力電圧の上昇を
抑制することを特徴とする請求項１記載の直流安定化電
源回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP03509096A JP3512935B2 (ja) | 1996-02-22 | 1996-02-22 | 直流安定化電源回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP03509096A JP3512935B2 (ja) | 1996-02-22 | 1996-02-22 | 直流安定化電源回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH09230949A JPH09230949A (ja) | 1997-09-05 |
| JP3512935B2 true JP3512935B2 (ja) | 2004-03-31 |
Family
ID=12432268
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP03509096A Expired - Fee Related JP3512935B2 (ja) | 1996-02-22 | 1996-02-22 | 直流安定化電源回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3512935B2 (ja) |
-
1996
- 1996-02-22 JP JP03509096A patent/JP3512935B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH09230949A (ja) | 1997-09-05 |
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