JP2578790B2 - 保護回路 - Google Patents
保護回路Info
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- JP2578790B2 JP2578790B2 JP62025782A JP2578287A JP2578790B2 JP 2578790 B2 JP2578790 B2 JP 2578790B2 JP 62025782 A JP62025782 A JP 62025782A JP 2578287 A JP2578287 A JP 2578287A JP 2578790 B2 JP2578790 B2 JP 2578790B2
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、保護回路に関し、特にPNP型出力段トラン
ジスタの精度の高い電流制限保護回路に関する。
ジスタの精度の高い電流制限保護回路に関する。
従来回路の一例を第２図に示す。Q1,Q2,Q3,Q4、Q7,Q8
はトランジスタ、R1,R2,R3,R4,R6,R7は抵抗、１はバイ
アス回路、ａは電源端子、ｂは出力端子、ｃは接地端
子、RLは負荷回路である。斯かる電流制限保護回路に於
いて、トランジスタQ1,Q2,Q3、及び抵抗R1,R2、及びバ
イアス回路１は、出力段トランジスタ駆動回路、トラン
ジスタQ4,Q8及び抵抗R3,R6,R7は、電流制限保護回路、
トラジスタQ7は出力段トランジスタである。
はトランジスタ、R1,R2,R3,R4,R6,R7は抵抗、１はバイ
アス回路、ａは電源端子、ｂは出力端子、ｃは接地端
子、RLは負荷回路である。斯かる電流制限保護回路に於
いて、トランジスタQ1,Q2,Q3、及び抵抗R1,R2、及びバ
イアス回路１は、出力段トランジスタ駆動回路、トラン
ジスタQ4,Q8及び抵抗R3,R6,R7は、電流制限保護回路、
トラジスタQ7は出力段トランジスタである。
次に第２図により従来回路の動作を簡単に説明する。
出力端子ｂに負荷回路RLが接続された特、定常時この
負荷回路RLが必要とする電流を出力段トランジスタQ7が
出力電流IOとして供給し、負荷回路RLの変動による出力
段トランジスタの駆動は以下に示す様に行なわれる。
負荷回路RLが必要とする電流を出力段トランジスタQ7が
出力電流IOとして供給し、負荷回路RLの変動による出力
段トランジスタの駆動は以下に示す様に行なわれる。
出力電流IOは、電源端子a,抵抗R6より出力段トランジ
スタQ7を通し出力端子b,負荷回路RLへと流れる。この出
力電流IOによる抵抗R6の電圧降下VR6と出力段トランジ
スタQ7のベース・エミッタ間電位差VBEQ7の和の電位に
より出力段トランジスタQ7とカレントミラー回路を構成
しているトランジスタQ3のコレクタ電流が決まる。
スタQ7を通し出力端子b,負荷回路RLへと流れる。この出
力電流IOによる抵抗R6の電圧降下VR6と出力段トランジ
スタQ7のベース・エミッタ間電位差VBEQ7の和の電位に
より出力段トランジスタQ7とカレントミラー回路を構成
しているトランジスタQ3のコレクタ電流が決まる。
ここでIC》IB より、 ICQ7≒IEQ7 ICQ3≒IEQ3 従って ICQ7＝Ｂ・ICQ3 VBEQ7;トランジスタQ7のベース・エミッタ間電位差 VBEQ3;トランジスタQ3のベース・エミッタ間電位差 ICQ7;トランジスタQ7のコレクタ電流 ICQ3;トランジスタQ3のコレクタ電流 IS;トランジスタの飽和電流 A;トランジスタQ7,Q3のエミッタ面積比 B;カレントミラー回路電流比 このトランジスタQ3のコレクタ電流ICQ3がトランジス
タQ2のコレクタ電流ICQ2となり、抵抗R2,トランジスタQ
2のベース・エミッタ間電位差及び抵抗R1によりトラン
ジスタQ1のコレクタ電流ICQ1が決まる。
タQ2のコレクタ電流ICQ2となり、抵抗R2,トランジスタQ
2のベース・エミッタ間電位差及び抵抗R1によりトラン
ジスタQ1のコレクタ電流ICQ1が決まる。
ICQ1;トランジスタQ1のコレクタ電流 ICQ2;トランジスタQ2のコレクタ電流 IS′；トランジスタの飽和電流 ここでこのトランジスタQ1はエミッタフォロワーであ
り、バイアス回路１にてバイアスされていることにより
出力段トランジスタQ7を駆動されている。
り、バイアス回路１にてバイアスされていることにより
出力段トランジスタQ7を駆動されている。
次に異常時つまり負荷回路RLのインピーダンスが異常
に低下、或いは出力端子ｂが接地されたことによる出力
電流IOの異常増加、この時出力段トランジスタの過電流
による破壊を防止する為に電流制限保護回路が動作す
る。
に低下、或いは出力端子ｂが接地されたことによる出力
電流IOの異常増加、この時出力段トランジスタの過電流
による破壊を防止する為に電流制限保護回路が動作す
る。
出力電流IOが異常増加した場合、出力段トランジスタ
Q7とカレントミラー回路を構成しているトランジスタQ8
のコレクタ電流ICQ8も増加し、このICQ8と抵抗R3の電圧
降下VR3によりトランジスタQ4を“ON"させ、トランジス
タQ1のドライブ電流をこのトランジスタQ4を吸い込むこ
とにより、トランジスタQ1を“OFF"させ、出力段トラン
ジスタQ7の駆動を中止し、出力電流IOの異常増加に伴う
出力段トランジスタQ7の破壊を防ぐ、電流制限保護回路
動作をする。
Q7とカレントミラー回路を構成しているトランジスタQ8
のコレクタ電流ICQ8も増加し、このICQ8と抵抗R3の電圧
降下VR3によりトランジスタQ4を“ON"させ、トランジス
タQ1のドライブ電流をこのトランジスタQ4を吸い込むこ
とにより、トランジスタQ1を“OFF"させ、出力段トラン
ジスタQ7の駆動を中止し、出力電流IOの異常増加に伴う
出力段トランジスタQ7の破壊を防ぐ、電流制限保護回路
動作をする。
VB＝VBEQ8＋ICQ8・R7 VB′＝VBEQ7＋IO・R6 ここでVB＝VB′を満たすIOの時保護回路が動作する。
VBEQ7;トランジスタQ7ON時のベース・エミッタ間電位差 VBEQ8;トランジスタQ8ON時のベース・エミッタ間電位差 ICQ8;トランジスタQ8のコレクタ電流 IS″,IS；トランジスタの飽和電流 ID(MAX);バイアス回路１のトランジスタQ1の最大ドライ
ブ電流 VB;トランジスタQ8のベース電位 VB′；トランジスタQ7のベース電位 〔発明が解決しようとする問題点〕 上述した従来の電流制限保護回路は、出力段トランジ
スタと電流検出回路トランジスタは、カレントミラー回
路の構成となっている。
ブ電流 VB;トランジスタQ8のベース電位 VB′；トランジスタQ7のベース電位 〔発明が解決しようとする問題点〕 上述した従来の電流制限保護回路は、出力段トランジ
スタと電流検出回路トランジスタは、カレントミラー回
路の構成となっている。
ここで集積回路化を考慮すると、出力段トランジスタ
の設計は最小になる様にするので出力電流IO（≒IE;出
力段トランジスタ電流）が推奨動作範囲内で、第３図の
領域Ｉつまり VBE;トランジスタのベース・エミッタ間電位差 IE;トランジスタのエミッタ電流 IS;トランジスタの飽和電流 で決まる領域になる様トランジスタ・サイズを決定する
為、電流制限保護回路動作時の出力電流IOでは出力段ト
ランジスタの動作領域は、第３図の領域II、つまり re;トランジスタのエミッタ・ダイオード抵抗 rbb′；トランジスタのベース抵抗 IB;トランジスタのベース電流 で決まる領域となる。
の設計は最小になる様にするので出力電流IO（≒IE;出
力段トランジスタ電流）が推奨動作範囲内で、第３図の
領域Ｉつまり VBE;トランジスタのベース・エミッタ間電位差 IE;トランジスタのエミッタ電流 IS;トランジスタの飽和電流 で決まる領域になる様トランジスタ・サイズを決定する
為、電流制限保護回路動作時の出力電流IOでは出力段ト
ランジスタの動作領域は、第３図の領域II、つまり re;トランジスタのエミッタ・ダイオード抵抗 rbb′；トランジスタのベース抵抗 IB;トランジスタのベース電流 で決まる領域となる。
従って電流制限保護回路動作時、出力段トランジスタ
は第３図の領域II、また電流検出回路のトランジスタは
第３図の領域Ｉの範囲で動作している為、カレントミラ
ー性が崩れ、つまりトランジスタサイズ比及び抵抗比で
電流比が決まらない為、保護回路動作点がずれる。よっ
て電流制限保護回路の動作点設定精度は低下し、ベース
抵抗rbb′等による影響によりバラツキも大きくなる。
また出力電流IOの推奨範囲が広がる事により、出力段ト
ランジスタと電流検出回路トランジスタのトランジスタ
サイズ比も大きくなりカレントミラー回路のオフセット
量も大きくなり、更に動作点のバラツキは大きくなる。
は第３図の領域II、また電流検出回路のトランジスタは
第３図の領域Ｉの範囲で動作している為、カレントミラ
ー性が崩れ、つまりトランジスタサイズ比及び抵抗比で
電流比が決まらない為、保護回路動作点がずれる。よっ
て電流制限保護回路の動作点設定精度は低下し、ベース
抵抗rbb′等による影響によりバラツキも大きくなる。
また出力電流IOの推奨範囲が広がる事により、出力段ト
ランジスタと電流検出回路トランジスタのトランジスタ
サイズ比も大きくなりカレントミラー回路のオフセット
量も大きくなり、更に動作点のバラツキは大きくなる。
以上述べた様に従来のPNP型出力段トランジスタの電
流制限保護回路には２つの大きな欠点がある。
流制限保護回路には２つの大きな欠点がある。
また、従来回路にて上記２つの欠点を解決する為に
は、トランジスタQ7,Q8を必要以上に大きくしなくては
ならないという問題が発生する。
は、トランジスタQ7,Q8を必要以上に大きくしなくては
ならないという問題が発生する。
本発明のPNP型出力段トランジスタの電流制限保護回
路は、出力電流検出用のカレントミラー回路と、カレン
トミラー回路の入力となる定電流回路を有している。
路は、出力電流検出用のカレントミラー回路と、カレン
トミラー回路の入力となる定電流回路を有している。
次に図面を参照して本発明をより詳細に説明する。
第１図に本発明の一実施例を示す。Q1,Q2,Q3,Q4,Q5,Q
6,Q7はトランジスタ、R1,R2,R3,R4,R5,R6は抵抗、１は
バイアス回路、２は定電流回路、ａは電源端子、ｂは出
力端子、ｃは接地端子、RLは負荷回路である。この一実
施例において、出力段トランジスタと出力段トランジス
タ駆動回路は前第２図と同一構成であるが、電流制限保
護回路はトランジスタQ4,Q5,Q6,抵抗R3,R5,R6及び定電
流回路２により構成している。尚、前第２図と同一記同
一番号の素子は同一素子を示す。
6,Q7はトランジスタ、R1,R2,R3,R4,R5,R6は抵抗、１は
バイアス回路、２は定電流回路、ａは電源端子、ｂは出
力端子、ｃは接地端子、RLは負荷回路である。この一実
施例において、出力段トランジスタと出力段トランジス
タ駆動回路は前第２図と同一構成であるが、電流制限保
護回路はトランジスタQ4,Q5,Q6,抵抗R3,R5,R6及び定電
流回路２により構成している。尚、前第２図と同一記同
一番号の素子は同一素子を示す。
次に第１図に示した電流制限保護回路の動作を説明す
る。但し、負荷の変動における出力段トランジスタの制
御は、従来回路と同様なので省略する。
る。但し、負荷の変動における出力段トランジスタの制
御は、従来回路と同様なので省略する。
出力端子ｂに非常にインピーダンスの低い負荷回路が
接続されたことにより、出力電流IOが異常に増加した場
合、この出力電流IOと抵抗R6の電圧降下VR6によりトラ
ンジスタQ6のベース・エミッタ間電位差と抵抗R6の電圧
降下VR6の和の電位が増加するのでトランジスタQ6とカ
レントミラー回路を構成しているトランジスタQ5のコレ
クタ電流ICQ5も増加することにより、 IEQ5;トランジスタQ5のエミッタ電流 IS,IS′；トランジスタの飽和電流 I2;定電流回路２の電流 このトランジスタQ5のコレクター電流ICQ5と抵抗R3の
電圧降下VR3によりトランジスタQ4をONさせトランジス
タQ1のドライブ電流をこのトランジスタQ4が吸い込むこ
とによりトランジスタQ1をOFFさせ出力段トランジスタQ
7の駆動を中止し、出力電流IOの増加に伴う出力段トラ
ンジスタQ7の破壊を防ぐ保護回路動作をする。
接続されたことにより、出力電流IOが異常に増加した場
合、この出力電流IOと抵抗R6の電圧降下VR6によりトラ
ンジスタQ6のベース・エミッタ間電位差と抵抗R6の電圧
降下VR6の和の電位が増加するのでトランジスタQ6とカ
レントミラー回路を構成しているトランジスタQ5のコレ
クタ電流ICQ5も増加することにより、 IEQ5;トランジスタQ5のエミッタ電流 IS,IS′；トランジスタの飽和電流 I2;定電流回路２の電流 このトランジスタQ5のコレクター電流ICQ5と抵抗R3の
電圧降下VR3によりトランジスタQ4をONさせトランジス
タQ1のドライブ電流をこのトランジスタQ4が吸い込むこ
とによりトランジスタQ1をOFFさせ出力段トランジスタQ
7の駆動を中止し、出力電流IOの増加に伴う出力段トラ
ンジスタQ7の破壊を防ぐ保護回路動作をする。
ここでVA＝VA′を満たすIOの時保護回路動作をする。
VA;トランジスタQ5ベース電位 VA′；トランジスタQ6ベース電位 従って電流検出用にカレントミラー回路を有すること
により抵抗Ｒにて出力電流IOを直接検知することが出来
る、つまり従来回路の様に抵抗と出力段トランジスタの
ベース・エミッタ間電位差の和で検知するのでないの
で、推奨の出力電流IOの範囲が広がっても電流検出のカ
レントミラー回路のトラジスタQ5,Q6のトランジスタサ
イズ比も大きくする必要もないので、オフセットも生じ
にくくバラツキを少なくする事が出来る。
により抵抗Ｒにて出力電流IOを直接検知することが出来
る、つまり従来回路の様に抵抗と出力段トランジスタの
ベース・エミッタ間電位差の和で検知するのでないの
で、推奨の出力電流IOの範囲が広がっても電流検出のカ
レントミラー回路のトラジスタQ5,Q6のトランジスタサ
イズ比も大きくする必要もないので、オフセットも生じ
にくくバラツキを少なくする事が出来る。
また、電流制限保護回路動作時でもトランジスタQ5,Q
6の動作点を、第３図の領域IIつまり にすることが出来る為、トランジスタQ5,Q6は常にカレ
ントミラー回路として動作するので電流制限保護回路の
動作点設定も容易に出来る。
6の動作点を、第３図の領域IIつまり にすることが出来る為、トランジスタQ5,Q6は常にカレ
ントミラー回路として動作するので電流制限保護回路の
動作点設定も容易に出来る。
以上説明した様に本発明は、出力電流IOの検出用にカ
レントミラー回路を有することにより、バラツキが少な
く尚かつ動作点の設定が容易に出来る。
レントミラー回路を有することにより、バラツキが少な
く尚かつ動作点の設定が容易に出来る。
従って精度の高い電流制限保護回路を提供することが
出来ることになり、その効果は大である。
出来ることになり、その効果は大である。
第１図は本発明の一実施例による電流制限保護回路図で
あり、第２図は従来の電流制限保護回路の回路図であ
る。また第３図はトランジスタの特性である。 R1〜R8……抵抗、Q1〜Q8……トランジスタ、１……バイ
アス回路、２……定電流回路、RL……負荷回路、ａ……
電源端子、ｂ……出力端子、ｃ……接地端子。
あり、第２図は従来の電流制限保護回路の回路図であ
る。また第３図はトランジスタの特性である。 R1〜R8……抵抗、Q1〜Q8……トランジスタ、１……バイ
アス回路、２……定電流回路、RL……負荷回路、ａ……
電源端子、ｂ……出力端子、ｃ……接地端子。
Claims (1)
- 【請求項１】出力段トランジスタである第１のPNP型ト
ランジスタのコレクタを出力端子とし、該第１のトラン
ジスタのエミッタは第１の抵抗を介して、電源端子に接
続し、該第１のトランジスタのエミッタと該第１の抵抗
の共通接続点に第２のPNP型トランジスタのエミッタを
接続し、該第２のトランジスタのベースとコレクタを共
通接続し、該第２のトランジスタのコレクタは定電流回
路を介して接地端子に接続し、該第２のトランジスタの
ベースを第３のPNP型トランジスタのベースに接続し、
該第３のトランジスタのエミッタは第２の抵抗を介して
該電源端子に接続し、該第３のトランジスタのコレクタ
は第３の抵抗を介して該接地端子に接続して、該第３の
トランジスタに該第２のトランジスタを介して該定電流
回路に流れる電流と該第１のトランジスタに流れる電流
との和に応じた電流が流れるようになし、かかる電流に
よる該第３の抵抗の電圧降下が所定値以上になると該第
１のトランジスタの駆動を制御することを特徴とするPN
P型出力段トランジスタの電流制限保護回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62025782A JP2578790B2 (ja) | 1987-02-05 | 1987-02-05 | 保護回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62025782A JP2578790B2 (ja) | 1987-02-05 | 1987-02-05 | 保護回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63193610A JPS63193610A (ja) | 1988-08-10 |
| JP2578790B2 true JP2578790B2 (ja) | 1997-02-05 |
Family
ID=12175404
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62025782A Expired - Lifetime JP2578790B2 (ja) | 1987-02-05 | 1987-02-05 | 保護回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2578790B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008173727A (ja) * | 2007-01-19 | 2008-07-31 | Mitsubishi Materials Corp | ドリル |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6040219A (ja) * | 1983-08-13 | 1985-03-02 | Matsushita Electric Works Ltd | 把手の製造方法 |
| JPS6042520A (ja) * | 1983-08-17 | 1985-03-06 | Bridgestone Corp | 流体流通マット用端末ヘッダ−の装着方法 |
-
1987
- 1987-02-05 JP JP62025782A patent/JP2578790B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS63193610A (ja) | 1988-08-10 |
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