JPS6046572B2 - 電源投入時誤動作防止回路 - Google Patents
電源投入時誤動作防止回路Info
- Publication number
- JPS6046572B2 JPS6046572B2 JP55110756A JP11075680A JPS6046572B2 JP S6046572 B2 JPS6046572 B2 JP S6046572B2 JP 55110756 A JP55110756 A JP 55110756A JP 11075680 A JP11075680 A JP 11075680A JP S6046572 B2 JPS6046572 B2 JP S6046572B2
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- JP
- Japan
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- transistor
- base
- prevention
- power
- circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
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Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
- H03K17/22—Modifications for ensuring a predetermined initial state when the supply voltage has been applied
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
- H03K17/22—Modifications for ensuring a predetermined initial state when the supply voltage has been applied
- H03K2017/226—Modifications for ensuring a predetermined initial state when the supply voltage has been applied in bipolar transistor switches
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- Bipolar Transistors (AREA)
- Electronic Switches (AREA)
- Amplifiers (AREA)
Description
【発明の詳細な説明】
この発明はバイポーラモノリシックＩＣ回路において電
源投入時にＰＮＰトランジスタがそのベース寄生容量に
起因して誤動作を起こすことを防止する回路に関する。
源投入時にＰＮＰトランジスタがそのベース寄生容量に
起因して誤動作を起こすことを防止する回路に関する。
バイポーラモノリシックＩＣ回路中でＰＮＰトランジス
タは、ＮＰＮトランジスタと同様に増巾回路、スイッチ
ング回路、電流ミラー回路等の各回路の構成に通常よく
使用される。第１図にその代表的な回路構成を示す。と
ころがこの第１図にも示されているように、ＰＮＰトラ
ンジスタＱのベース・サブストレートＯＶ間に、通常、
ＩＣ製造上数ｐＦ前後の寄生容量Ｃが等価的に形成され
てしまう。このため、立上りの早い電源の投入時には、
入力が印加されていない状態であつても、この寄勢容量
ＣへトランジスタＱのエミッタ・ベースを）へて充電電
流が流れるためトランジスタＱがドライブされ、そのコ
レクタからは第２図に示すように誤つた出力電流Ｉが生
じる。これを避けるための対策の１つとして、一般には
第１図に示すように、回路電源Ｖｃｃ・ベース間にブリ
ーダ抵抗Ｒを５接続する方法がとられるが、その抵抗値
がトランジスタＱのベース・エミッタ間ダイオードの等
価インピーダンスより充分小さくなければ効果がなく、
また電流利用率が悪化するので現実的ではない。またエ
ミッタ・Ｖｃｃ間に抵抗を接続する方法もあるが、出電
流を制限する効果はあつても本質的に誤動作出力が生じ
ることには変りなく、使用にも制約が生じる。本発明は
、簡単な構成で効果的に作動する、バイポーラモノリシ
ックＩＣ回路のＰＮＰトランジスタが電源投入時にその
ベース寄生容量に起因して誤動作することを防止する電
源投入時誤動作防止回路を提供することを目的とする。
タは、ＮＰＮトランジスタと同様に増巾回路、スイッチ
ング回路、電流ミラー回路等の各回路の構成に通常よく
使用される。第１図にその代表的な回路構成を示す。と
ころがこの第１図にも示されているように、ＰＮＰトラ
ンジスタＱのベース・サブストレートＯＶ間に、通常、
ＩＣ製造上数ｐＦ前後の寄生容量Ｃが等価的に形成され
てしまう。このため、立上りの早い電源の投入時には、
入力が印加されていない状態であつても、この寄勢容量
ＣへトランジスタＱのエミッタ・ベースを）へて充電電
流が流れるためトランジスタＱがドライブされ、そのコ
レクタからは第２図に示すように誤つた出力電流Ｉが生
じる。これを避けるための対策の１つとして、一般には
第１図に示すように、回路電源Ｖｃｃ・ベース間にブリ
ーダ抵抗Ｒを５接続する方法がとられるが、その抵抗値
がトランジスタＱのベース・エミッタ間ダイオードの等
価インピーダンスより充分小さくなければ効果がなく、
また電流利用率が悪化するので現実的ではない。またエ
ミッタ・Ｖｃｃ間に抵抗を接続する方法もあるが、出電
流を制限する効果はあつても本質的に誤動作出力が生じ
ることには変りなく、使用にも制約が生じる。本発明は
、簡単な構成で効果的に作動する、バイポーラモノリシ
ックＩＣ回路のＰＮＰトランジスタが電源投入時にその
ベース寄生容量に起因して誤動作することを防止する電
源投入時誤動作防止回路を提供することを目的とする。
以下、本発明の一実施例を図面に基づいて説明する。
第３図において、誤動作防止の対象であるＰＮＰトラン
ジスタＱ２のベースに防止用ＰＮＰトランジスタＱ１の
コレクタが接続され、そのエミッタはＶｃｃに接続され
ている。このように防止用ＰＮＰトランジスタＱ１を加
えることにより、立上りの急峻久な電源電圧が印加され
たときにこのトランジスタＱ１の寄生容量Ｃ１にトラン
ジスタＱ１のエミッタ・ベースを通して充電電流が流れ
る。そのため、トランジスタＱ１のコレクタには寄生容
量のＣ１の充電電流ＨＦＥ（電流増巾率）倍の電流が流
れ、これがトランジスタＱ２の寄生容量Ｃ２に充電電流
として流れ込む。従つてトランジスタＱ２のエミッタ・
ベースをへて寄生容量Ｃ２に流れる電流は極めて小さく
なつてしまい、第２図に示すような小さな出力電流１″
が生じるだけである。この出力電流１″は第２図に示す
ように時間的にも短いものであり、実質的に殆んど問題
とはならない。この寄生容量Ｑ，Ｃ２はＩＣの製造上よ
く似た値となるので、出力電流１″が等価的には１／Ｈ
ｐＥ程度になるためである。なお、ブリーダ抵抗Ｒがな
くても同様に動作する。第４図は、トランジスタＱ２，
Ｑ３，Ｑ４・・・からなる電流ミラー回路に、第３図と
同様に防止用ＰＮＰトランジスタＱ１を加えた実施例を
示すものであ一る。
ジスタＱ２のベースに防止用ＰＮＰトランジスタＱ１の
コレクタが接続され、そのエミッタはＶｃｃに接続され
ている。このように防止用ＰＮＰトランジスタＱ１を加
えることにより、立上りの急峻久な電源電圧が印加され
たときにこのトランジスタＱ１の寄生容量Ｃ１にトラン
ジスタＱ１のエミッタ・ベースを通して充電電流が流れ
る。そのため、トランジスタＱ１のコレクタには寄生容
量のＣ１の充電電流ＨＦＥ（電流増巾率）倍の電流が流
れ、これがトランジスタＱ２の寄生容量Ｃ２に充電電流
として流れ込む。従つてトランジスタＱ２のエミッタ・
ベースをへて寄生容量Ｃ２に流れる電流は極めて小さく
なつてしまい、第２図に示すような小さな出力電流１″
が生じるだけである。この出力電流１″は第２図に示す
ように時間的にも短いものであり、実質的に殆んど問題
とはならない。この寄生容量Ｑ，Ｃ２はＩＣの製造上よ
く似た値となるので、出力電流１″が等価的には１／Ｈ
ｐＥ程度になるためである。なお、ブリーダ抵抗Ｒがな
くても同様に動作する。第４図は、トランジスタＱ２，
Ｑ３，Ｑ４・・・からなる電流ミラー回路に、第３図と
同様に防止用ＰＮＰトランジスタＱ１を加えた実施例を
示すものであ一る。
この図において、各エミッタ抵抗Ｒｌ，Ｒ２，Ｒ３，・
・の値はＯであつてもよい。電流ミラー回路は通常大き
な電流増巾率とはしない（１倍程度が多い）ため、効果
は更に大きなものとなる。第５図に示すように、防止用
トランジスタＱ１・のエミッタ・ベース間に高抵抗Ｒ４
を接続したのはトランジスタＱ１のコレクタ遮断電流（
ＩｃＥＯ）が問題となるとき（通常、極めて少ないが）
にこれを少なくするための対策である。また第６図は、
高抵拍只，にダイオードＤが直列に接続されるように、
ＩＣ回路ではよく使用される共通ベースダイオード（ト
ランジスタ）等を採用した一例を示すものである。第７
図は、電源投入の繰り返し頻度が大きいとき寄生容量ｑ
１に充電される電荷を毎回放電するために、トランジス
タＱ１のベースにアノードが接続され、Ｖｃｃ側にカソ
ードが接続されたダイオードを設けたものである。
・の値はＯであつてもよい。電流ミラー回路は通常大き
な電流増巾率とはしない（１倍程度が多い）ため、効果
は更に大きなものとなる。第５図に示すように、防止用
トランジスタＱ１・のエミッタ・ベース間に高抵抗Ｒ４
を接続したのはトランジスタＱ１のコレクタ遮断電流（
ＩｃＥＯ）が問題となるとき（通常、極めて少ないが）
にこれを少なくするための対策である。また第６図は、
高抵拍只，にダイオードＤが直列に接続されるように、
ＩＣ回路ではよく使用される共通ベースダイオード（ト
ランジスタ）等を採用した一例を示すものである。第７
図は、電源投入の繰り返し頻度が大きいとき寄生容量ｑ
１に充電される電荷を毎回放電するために、トランジス
タＱ１のベースにアノードが接続され、Ｖｃｃ側にカソ
ードが接続されたダイオードを設けたものである。
第８図は、上に述べた各回路による誤動作防止機能を更
に進めたもので、防止用トランジスタＱ１のベースに回
路電圧Ｖｃが定電圧にならない間オンしているＮＰＮト
ランジスタＱ７のコレクタ（インピーダンスＲ８を介し
て）接続して、寄生容量Ｃ１に充電が行なわれた後でも
回路電圧Ｖｃが定電圧に達していない間はトランジスタ
Ｑ１をオンしてこのトランジスタＱ１を通して寄生容量
Ｃ２に充電電流を流そうとするものである。この第８図
ではＮＰＮトランジスタＱ５，Ｑ６，抵抗Ｒ６，Ｒ７に
ょり電流ミラー回路が構成され、トランジスタＱ５のコ
レクタには定電圧ダイオードＺＤが接続され、トランジ
スタＱ６のコレクタにはバイアス用電流回路ＣＩ及びト
ランジスタＱ７のベースが接続されている。回路電圧Ｖ
ｃが定電圧に達しない間はトランジスタＱ５，Ｑ６がオ
フとなつているので、電流回路ＣＩによりトランジスタ
Ｑ７がバイアスされてオンとなつており、定電圧に達し
たときにはトランジスタＱ５，Ｑ６がオンになるので、
トランジスタＱ７はオフとなる。なお、この回路におい
てエミッタ抵抗Ｒ６，Ｒ７は必ずしも必要ではない。ま
た、電流ミラー回路を使用せず定数によつてはＮＰＮト
ランジスタαを省略し、トランジスタＱ６のベース・■
Ｃｃ間に定電圧ダイオード小を直接に接続してもよい（
抵抗Ｒ７は０とする）。なお、これまでの説明は主に電
源電圧の急峻な立上りについてのものであるが、回路内
電圧（例えば定電圧部）の急峻な立上りについても寄生
容量によりＰＮＰトランジスタが誤動作することがある
ので、同様に適用できる。以上、実施例について説明し
たように、本発明によれば、、基本的には、誤動作防止
対象のＰＮＰトランジスタのエミッタ●ベース間に１個
のＰＮＰトランジスタのエミッタ・コレクタを接続する
だけという簡単な構成により、ＰＮＰトランジスタが電
源投入時にそのベース寄生容量に起因して誤動作するこ
とを効果的に抑制することができる。
に進めたもので、防止用トランジスタＱ１のベースに回
路電圧Ｖｃが定電圧にならない間オンしているＮＰＮト
ランジスタＱ７のコレクタ（インピーダンスＲ８を介し
て）接続して、寄生容量Ｃ１に充電が行なわれた後でも
回路電圧Ｖｃが定電圧に達していない間はトランジスタ
Ｑ１をオンしてこのトランジスタＱ１を通して寄生容量
Ｃ２に充電電流を流そうとするものである。この第８図
ではＮＰＮトランジスタＱ５，Ｑ６，抵抗Ｒ６，Ｒ７に
ょり電流ミラー回路が構成され、トランジスタＱ５のコ
レクタには定電圧ダイオードＺＤが接続され、トランジ
スタＱ６のコレクタにはバイアス用電流回路ＣＩ及びト
ランジスタＱ７のベースが接続されている。回路電圧Ｖ
ｃが定電圧に達しない間はトランジスタＱ５，Ｑ６がオ
フとなつているので、電流回路ＣＩによりトランジスタ
Ｑ７がバイアスされてオンとなつており、定電圧に達し
たときにはトランジスタＱ５，Ｑ６がオンになるので、
トランジスタＱ７はオフとなる。なお、この回路におい
てエミッタ抵抗Ｒ６，Ｒ７は必ずしも必要ではない。ま
た、電流ミラー回路を使用せず定数によつてはＮＰＮト
ランジスタαを省略し、トランジスタＱ６のベース・■
Ｃｃ間に定電圧ダイオード小を直接に接続してもよい（
抵抗Ｒ７は０とする）。なお、これまでの説明は主に電
源電圧の急峻な立上りについてのものであるが、回路内
電圧（例えば定電圧部）の急峻な立上りについても寄生
容量によりＰＮＰトランジスタが誤動作することがある
ので、同様に適用できる。以上、実施例について説明し
たように、本発明によれば、、基本的には、誤動作防止
対象のＰＮＰトランジスタのエミッタ●ベース間に１個
のＰＮＰトランジスタのエミッタ・コレクタを接続する
だけという簡単な構成により、ＰＮＰトランジスタが電
源投入時にそのベース寄生容量に起因して誤動作するこ
とを効果的に抑制することができる。
第１図は従来例の回路図、第２図は電圧及び電流のタイ
ムチャート、第３図は本発明の一実施例の回路図、第４
図、第５図、第６図、第７図及び第８図は他の実施例を
それぞれ示す回路図てある。 Ｑ２・・・・・・誤動作防止対象であるＰＮＰトランジ
スタ、Ｑ１・・・・・・誤動作防止のために加えられた
ＰＮＰトランジスタ、Ｃｌ，Ｃ２・・・・・・寄生容量
。
ムチャート、第３図は本発明の一実施例の回路図、第４
図、第５図、第６図、第７図及び第８図は他の実施例を
それぞれ示す回路図てある。 Ｑ２・・・・・・誤動作防止対象であるＰＮＰトランジ
スタ、Ｑ１・・・・・・誤動作防止のために加えられた
ＰＮＰトランジスタ、Ｃｌ，Ｃ２・・・・・・寄生容量
。
Claims (1)
- 【特許請求の範囲】 １ バイポーラモノリシックＩＣ回路において、対象Ｐ
ＮＰトランジスタのベースに防止用ＰＮＰトランジスタ
のコレクタを接続し、かつ前記対象ＰＮＰトランジスタ
のエミッタまたは回路電源側に前記防止用ＰＮＰトラン
ジスタのエミッタを接続して、前記対象ＰＮＰトランジ
スタのベース寄生容量への充電電流を前記防止用ＰＮＰ
トランジスタから流すことにより電源投入時に前記対象
ＰＮＰトランジスタが作動しないようにした電源投入時
誤動作防止回路。 ２ 前記防止用ＰＮＰトランジスタのエミッタ・ベース
間に高抵抗を接続したことを特徴とする特許請求の範囲
第１項記載の電源投入時誤動作防止回路。 ３ 前記防止用ＰＮＰトランジスタのエミッタ・ベース
間に抵抗と直列にダイオードを接続し、かつこのダイオ
ードがベース側となるようにしたことを特徴とする特許
請求の範囲第１項記載の電源投入時誤動作防止回路。 ４ 前記防止用ＰＮＰトランジスタのエミッタ・ベース
間にベース側がアノードとなつているダイオードを接続
したことを特徴とする特許請求の範囲第１項記載の電源
投入時誤動作防止回路。 ５ 前記防止用ＰＮＰトランジスタのベースに回路電圧
が定電圧に達するまでの間オンしているＮＰＮトランジ
スタのコレクタを接続したことを特徴とする特許請求の
範囲第１項、第２項、第３項または第４項記載の電源投
入時誤動作防止回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP55110756A JPS6046572B2 (ja) | 1980-08-12 | 1980-08-12 | 電源投入時誤動作防止回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP55110756A JPS6046572B2 (ja) | 1980-08-12 | 1980-08-12 | 電源投入時誤動作防止回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5735421A JPS5735421A (en) | 1982-02-26 |
| JPS6046572B2 true JPS6046572B2 (ja) | 1985-10-16 |
Family
ID=14543762
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP55110756A Expired JPS6046572B2 (ja) | 1980-08-12 | 1980-08-12 | 電源投入時誤動作防止回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6046572B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59201520A (ja) * | 1983-04-28 | 1984-11-15 | Omron Tateisi Electronics Co | 出力回路 |
| JP2009207015A (ja) * | 2008-02-28 | 2009-09-10 | Fujitsu Ten Ltd | 誤動作防止装置および電子機器 |
-
1980
- 1980-08-12 JP JP55110756A patent/JPS6046572B2/ja not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5735421A (en) | 1982-02-26 |
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