JP2604497B2 - 複数出力電源回路 - Google Patents
複数出力電源回路Info
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- JP2604497B2 JP2604497B2 JP28903390A JP28903390A JP2604497B2 JP 2604497 B2 JP2604497 B2 JP 2604497B2 JP 28903390 A JP28903390 A JP 28903390A JP 28903390 A JP28903390 A JP 28903390A JP 2604497 B2 JP2604497 B2 JP 2604497B2
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、集積化された複数出力を持つ電源回路に関
し、特に、電源電圧の上昇時に２つの出力を順序づけて
立上げるようにした複数出力電源回路に関する。
し、特に、電源電圧の上昇時に２つの出力を順序づけて
立上げるようにした複数出力電源回路に関する。
第３図は、従来例の集積化された複数出力電源回路の
回路図、第４図は第３図の電源電圧と出力端電圧V1,V2
の関係を負荷が軽い場合および重い場合に示す特性図で
ある。
回路図、第４図は第３図の電源電圧と出力端電圧V1,V2
の関係を負荷が軽い場合および重い場合に示す特性図で
ある。
この複数出力電源回路は、出力電圧V1,V2の２つの電
源回路を持っている。第１の電源回路は、非反転入力に
基準電圧源1,反転入力に出力端子２から抵抗3,4と抵抗
５で分割した帰還電圧を入力した第１の誤差増幅器６と
出力トランジスタのNPNトランジスタ７と電流制限回路
用の抵抗8,NPNトランジスタ９で構成され、第２の電源
回路は、非反転入力に基準電圧源1,反転入力に出力端子
10から抵抗11と抵抗12で分割した帰還電圧を入力した第
２の誤差増幅器13と出力トランジスタのNPNトランジス
タ14,15と抵抗16とで構成され、NPNトランジスタ14,15
はダーリントン接続され、コレクタを共通とし外付けPN
Pトランジスタ17のベース端子18に接続されている。
源回路を持っている。第１の電源回路は、非反転入力に
基準電圧源1,反転入力に出力端子２から抵抗3,4と抵抗
５で分割した帰還電圧を入力した第１の誤差増幅器６と
出力トランジスタのNPNトランジスタ７と電流制限回路
用の抵抗8,NPNトランジスタ９で構成され、第２の電源
回路は、非反転入力に基準電圧源1,反転入力に出力端子
10から抵抗11と抵抗12で分割した帰還電圧を入力した第
２の誤差増幅器13と出力トランジスタのNPNトランジス
タ14,15と抵抗16とで構成され、NPNトランジスタ14,15
はダーリントン接続され、コレクタを共通とし外付けPN
Pトランジスタ17のベース端子18に接続されている。
さらに、出力端子２と出力端子10を順序づけて立上げ
るために、反転入力に基準電圧源1,非反転入力に出力端
子２から抵抗３と抵抗4,5で分割した帰還電圧を入力し
た第１の比較器19と、この比較器19の出力にエミッタを
接地したNPNトランジスタ20aベースを接続し、コレクタ
は基準電圧源１から抵抗22を通しエミッタ接地のNPNト
ランジスタ24,25のベースとエミッタ接地のNPNトランジ
スタ26のコレクタに接続した交点に接続し、NPNトラン
ジスタ24のコレクタとNPNトランジスタ26のベースは、
基準電圧源１より抵抗21とダイオード接続されたNPNト
ランジスタ23を通しバイアスされ、NPNトランジスタ25
のコレクタを第２の誤差増幅器の出力に接続した第１の
電源回路を先に動作させる回路と、電源端子27の電圧が
上昇した後、出力端子2,10をショート状態とするための
エミッタを出力端子10,ベースをベース端子30,コレクタ
を出力端子２とした外付けPNPトランジスタ29と、これ
を駆動するための出力端子10より抵抗31を通し、ベース
に接続されたエミッタ接地のNPNトランジスタ32と電流
制限用の抵抗33とにより構成されている。
るために、反転入力に基準電圧源1,非反転入力に出力端
子２から抵抗３と抵抗4,5で分割した帰還電圧を入力し
た第１の比較器19と、この比較器19の出力にエミッタを
接地したNPNトランジスタ20aベースを接続し、コレクタ
は基準電圧源１から抵抗22を通しエミッタ接地のNPNト
ランジスタ24,25のベースとエミッタ接地のNPNトランジ
スタ26のコレクタに接続した交点に接続し、NPNトラン
ジスタ24のコレクタとNPNトランジスタ26のベースは、
基準電圧源１より抵抗21とダイオード接続されたNPNト
ランジスタ23を通しバイアスされ、NPNトランジスタ25
のコレクタを第２の誤差増幅器の出力に接続した第１の
電源回路を先に動作させる回路と、電源端子27の電圧が
上昇した後、出力端子2,10をショート状態とするための
エミッタを出力端子10,ベースをベース端子30,コレクタ
を出力端子２とした外付けPNPトランジスタ29と、これ
を駆動するための出力端子10より抵抗31を通し、ベース
に接続されたエミッタ接地のNPNトランジスタ32と電流
制限用の抵抗33とにより構成されている。
次に、この複数出力電源回路の動作を説明する。
出力端子２の電圧は、通常の定電圧回路と同様に基準
電圧源１と出力端子２の電圧を抵抗34と抵抗５で分割し
た電圧とを誤差増幅器６により比較し、一定出力とし、
また出力端子10の電圧も同様に一定出力となっている。
又、第１の電源回路を先に 動作させる回路は、NPNト
ランジスタ26,24でラッチ回路を構成し、電源電圧上昇
時にだけNPNトランジスタ25が動作し、第２の誤差増幅
器の出力をロウレベルとして第２の電源回路の動作を止
め、出力端10をロウとしている。
電圧源１と出力端子２の電圧を抵抗34と抵抗５で分割し
た電圧とを誤差増幅器６により比較し、一定出力とし、
また出力端子10の電圧も同様に一定出力となっている。
又、第１の電源回路を先に 動作させる回路は、NPNト
ランジスタ26,24でラッチ回路を構成し、電源電圧上昇
時にだけNPNトランジスタ25が動作し、第２の誤差増幅
器の出力をロウレベルとして第２の電源回路の動作を止
め、出力端10をロウとしている。
第４図（ａ）のＡ区間のように電源電圧印加時、出力
端子２の抵抗分割の電圧は基準電圧１より低く第１の比
較器の出力はロウ、NPNトランジスタ20もOFFのままで、
NPNトランジスタ25,24がNPNトランジスタ26より先にON
となり第２の誤差増幅回路の出力をロウとし、出力端子
10はロウとなり、かつ抵抗31によりNPNトランジスタ32
はバイアスされないため、外付けPNPトランジスタ17も
オフとした状態で、第１の電源回路だけ動作をしてい
る。
端子２の抵抗分割の電圧は基準電圧１より低く第１の比
較器の出力はロウ、NPNトランジスタ20もOFFのままで、
NPNトランジスタ25,24がNPNトランジスタ26より先にON
となり第２の誤差増幅回路の出力をロウとし、出力端子
10はロウとなり、かつ抵抗31によりNPNトランジスタ32
はバイアスされないため、外付けPNPトランジスタ17も
オフとした状態で、第１の電源回路だけ動作をしてい
る。
次に、第４図（ａ）のＢ区間のように電源電圧28が、
充分上昇し、出力端子２の抵抗分割した電圧が基準電圧
源１を超えると、第１の比較器の出力はハイに反転し、
NPNトランジスタ20がオンとなり、NPNトランジスタ25,2
4をオフとし、NPNトランジスタ26をオンとすることによ
りラッチがかかり、電源電圧が下降し、基準電圧源１の
電圧が（1.4程度以下に）低くなるまでNPNトランジスタ
26はON状態で、ラッチ状態を保持し続ける。この時、NP
Nトランジスタ25がオフすると、第２の電源回路が正常
動作となり、出力端子10を一定電圧とし、抵抗31よりNP
Nトランジスタ32をオンとして飽和させ、抵抗33で制限
される電流を引き、外付けPNPトランジスタ29をオンと
して飽和させ出力端子２の電圧を出力端子10の電圧より
飽和電圧だけ低い電圧まで上昇させ、出力端子2,10の
V1,V2の電圧を等しくします。
充分上昇し、出力端子２の抵抗分割した電圧が基準電圧
源１を超えると、第１の比較器の出力はハイに反転し、
NPNトランジスタ20がオンとなり、NPNトランジスタ25,2
4をオフとし、NPNトランジスタ26をオンとすることによ
りラッチがかかり、電源電圧が下降し、基準電圧源１の
電圧が（1.4程度以下に）低くなるまでNPNトランジスタ
26はON状態で、ラッチ状態を保持し続ける。この時、NP
Nトランジスタ25がオフすると、第２の電源回路が正常
動作となり、出力端子10を一定電圧とし、抵抗31よりNP
Nトランジスタ32をオンとして飽和させ、抵抗33で制限
される電流を引き、外付けPNPトランジスタ29をオンと
して飽和させ出力端子２の電圧を出力端子10の電圧より
飽和電圧だけ低い電圧まで上昇させ、出力端子2,10の
V1,V2の電圧を等しくします。
この時、Ｃ区間のように出力端子10が異常となり過電
流が流れると、過電流を抵抗34により検出し、保護回路
35により誤差増幅器13の出力をロウとし、出力端子10の
V2が下降したとき、第１の電源回路の出力端子２の電位
も下降するが、抵抗3,4と抵抗５による分割比で決まる
出力電圧を保持し、第1,第２の電源回路は独立に動作す
る。
流が流れると、過電流を抵抗34により検出し、保護回路
35により誤差増幅器13の出力をロウとし、出力端子10の
V2が下降したとき、第１の電源回路の出力端子２の電位
も下降するが、抵抗3,4と抵抗５による分割比で決まる
出力電圧を保持し、第1,第２の電源回路は独立に動作す
る。
Ｄ区間のように電源電圧が下がって電圧V2に近づく
と、第２の電源回路は負帰還がかからなくなり、出力端
子10のV2は電源電圧からPNPトランジスタ17の飽和電圧
分下がった電圧となり、V1はV2からPNPトランジスタ29
の飽和電圧分下がった電圧で加工する。
と、第２の電源回路は負帰還がかからなくなり、出力端
子10のV2は電源電圧からPNPトランジスタ17の飽和電圧
分下がった電圧となり、V1はV2からPNPトランジスタ29
の飽和電圧分下がった電圧で加工する。
この様に、この電源回路は、電源投入時に、この出力
端子2,10のV1,V2を順番に出力できるので、マイコン・
メモリ等を使ったシステムの電源回路として電源投入時
の誤動作を防止することができる。
端子2,10のV1,V2を順番に出力できるので、マイコン・
メモリ等を使ったシステムの電源回路として電源投入時
の誤動作を防止することができる。
上述した従来の複数出力電源回路は、電源電圧が上昇
する時に第１の電源回路を先に動作させる回路を内蔵し
ているため、第１の電源回路が動作し、出力端子２のV1
が規定の電圧まで上昇したとき、第２の電源回路が動作
するようになっているので、第４図（ｂ）のように、出
力端子２が過負荷により規定の電圧まで上昇しないと
き、電源電圧が充分立上がっても第２の電源回路は動作
せず、出力端子10のV2はロウ状態のままとなり、出力端
子10に接続した負荷となる回路に電圧を供給できなくな
るという欠点がある。
する時に第１の電源回路を先に動作させる回路を内蔵し
ているため、第１の電源回路が動作し、出力端子２のV1
が規定の電圧まで上昇したとき、第２の電源回路が動作
するようになっているので、第４図（ｂ）のように、出
力端子２が過負荷により規定の電圧まで上昇しないと
き、電源電圧が充分立上がっても第２の電源回路は動作
せず、出力端子10のV2はロウ状態のままとなり、出力端
子10に接続した負荷となる回路に電圧を供給できなくな
るという欠点がある。
本発明の目的は、このような欠点を除き、一方の電源
が規定値まで上昇しない時にも他方の電源に電圧を出力
できるようにした複数出力電源回路を提供することにあ
る。
が規定値まで上昇しない時にも他方の電源に電圧を出力
できるようにした複数出力電源回路を提供することにあ
る。
本発明の複数出力電源回路の構成は、第１の出力電圧
を第１の帰還回路により抵抗分割した電圧と基準電圧と
の差を増幅して第１の出力トランジスタを駆動すること
によりその出力電圧を得る第１の電源回路と、この第１
の電源回路と同様の構成で並列に設けられ第２の出力電
圧を第２の出力トランジスタを駆動して得る第２の電源
回路と、前記第１の帰還回路からの電圧と前記基準電圧
とを比較器により比較し、その出力をラッチ回路を介し
て前記第２の出力トランジスタのベースに供給すること
により電源電圧上昇時に前記第１の電源回路を先に動作
させる電源制御回路とを備えた複数出力電源回路におい
て、前記第１の電源回路の過電流を検出する第１のトラ
ンジスタと、この第１のトランジスタの出力により駆動
されこの第１のトランジスタと逆導電型の第2,第３のト
ランジスタからなるカレントミラー回路とを設け、この
カレントミラー回路の出力を前記比較器の出力端に接続
して前記第２の電源回路を前記第１の電源回路と独立に
駆動できるようにしたことを特徴とする。
を第１の帰還回路により抵抗分割した電圧と基準電圧と
の差を増幅して第１の出力トランジスタを駆動すること
によりその出力電圧を得る第１の電源回路と、この第１
の電源回路と同様の構成で並列に設けられ第２の出力電
圧を第２の出力トランジスタを駆動して得る第２の電源
回路と、前記第１の帰還回路からの電圧と前記基準電圧
とを比較器により比較し、その出力をラッチ回路を介し
て前記第２の出力トランジスタのベースに供給すること
により電源電圧上昇時に前記第１の電源回路を先に動作
させる電源制御回路とを備えた複数出力電源回路におい
て、前記第１の電源回路の過電流を検出する第１のトラ
ンジスタと、この第１のトランジスタの出力により駆動
されこの第１のトランジスタと逆導電型の第2,第３のト
ランジスタからなるカレントミラー回路とを設け、この
カレントミラー回路の出力を前記比較器の出力端に接続
して前記第２の電源回路を前記第１の電源回路と独立に
駆動できるようにしたことを特徴とする。
次に、本発明について図面を参照して説明する。
第１図は本発明の一実施例の集積化された複数出力電
源回路の回路図、第２図は第１図の電源電圧と出力電圧
V1,V2との関係を示す特性図で、第２図（ａ）は出力端
子２に接続された負荷が軽い場合、第２図（ｂ）は負荷
が重い場合の図である。
源回路の回路図、第２図は第１図の電源電圧と出力電圧
V1,V2との関係を示す特性図で、第２図（ａ）は出力端
子２に接続された負荷が軽い場合、第２図（ｂ）は負荷
が重い場合の図である。
この電源回路は、従来例の回路に対して、NPNトラン
ジスタ９のベース・エミッタに各々ベース・エミッタを
接続したNPNトランジスタ37と、このNPNトランジスタ37
のコレクタ側をカレントミラーの入力側であるPNPトラ
ンジスタ38のコレクタ・ベースとPNPトランジスタ39の
ベースとに接続し、各エミッタは電源端子27に接続した
PNPタイプのカレントミラーの出力を第1,第２の電源回
路の順序づけを決める第１の比較器の出力に接続した回
路を付備している。
ジスタ９のベース・エミッタに各々ベース・エミッタを
接続したNPNトランジスタ37と、このNPNトランジスタ37
のコレクタ側をカレントミラーの入力側であるPNPトラ
ンジスタ38のコレクタ・ベースとPNPトランジスタ39の
ベースとに接続し、各エミッタは電源端子27に接続した
PNPタイプのカレントミラーの出力を第1,第２の電源回
路の順序づけを決める第１の比較器の出力に接続した回
路を付備している。
この回路の動作は、従来例と同様であるが、電源投入
時に第２図（ｂ）のＡ区間のように出力端子２が異常と
なり過電流が流れたり、マイコン等により瞬間大電流を
引かれて電圧V1が規定の電圧まで上昇しないとき、第２
の電源回路の過電流をNPNトランジスタ37で検出し、第
１の比較器19の出力をハイとし、NPNトランジスタ20が
オンとなり、NPNトランジスタ25,24がオフし、NPNトラ
ンジスタ26がオンしてラッチ状態となり、第２の誤差増
幅器13の出力がハイとなり、NPNトランジスタ14,15がオ
ンし出力端10のV2が立上がる。なお、その後の動作は従
来例と同じである。
時に第２図（ｂ）のＡ区間のように出力端子２が異常と
なり過電流が流れたり、マイコン等により瞬間大電流を
引かれて電圧V1が規定の電圧まで上昇しないとき、第２
の電源回路の過電流をNPNトランジスタ37で検出し、第
１の比較器19の出力をハイとし、NPNトランジスタ20が
オンとなり、NPNトランジスタ25,24がオフし、NPNトラ
ンジスタ26がオンしてラッチ状態となり、第２の誤差増
幅器13の出力がハイとなり、NPNトランジスタ14,15がオ
ンし出力端10のV2が立上がる。なお、その後の動作は従
来例と同じである。
以上、説明したように本発明は従来の複数出力電源回
路に、第１の電源回路の過負荷を検出するNPNトランジ
スタとカレンミラー回路のPNPトランジスタを付加する
ことにより、電源投入時に出力端子が異常となり過電流
が流れたり、マイコン等により瞬間大電流が流れ、V6が
第１の電源が規定の電圧まで上昇しない場合でも、第２
の電源回路を動作させ、出力電圧を上昇させることがで
き、後続の回路に電圧を供給できる効果がある。
路に、第１の電源回路の過負荷を検出するNPNトランジ
スタとカレンミラー回路のPNPトランジスタを付加する
ことにより、電源投入時に出力端子が異常となり過電流
が流れたり、マイコン等により瞬間大電流が流れ、V6が
第１の電源が規定の電圧まで上昇しない場合でも、第２
の電源回路を動作させ、出力電圧を上昇させることがで
き、後続の回路に電圧を供給できる効果がある。
第１図は本発明の一実施例の複数出力電源回路の回路
図、第２図（ａ），（ｂ）は第１図の電源電圧と出力端
子V1,V2との関係を負荷の軽い場合と重い場合で示す特
性図、第３図は従来の集積化された複数出力電源回路の
一例の回路図、第４図（ａ），（ｂ）は第３図の電源電
圧と出力端子電圧V1,V2との関係を負荷の軽い場合と重
い場合とで示す特性図である。 １……基準電圧源、2,10……電源出力端子（V1,V2）、
５〜5,8,11,12,16,21,22,31,33,34,40……抵抗、6,13…
…誤差増幅器、7,9,14,15,20,24〜26,32,37……NPNトラ
ンジスタ、17,23,29,38,39……PNPトランジスタ、18,30
……ベース端子、19……比較器、27……電源端子、28…
…電源電圧源、35……過電流保護回路、36……接地端
子。
図、第２図（ａ），（ｂ）は第１図の電源電圧と出力端
子V1,V2との関係を負荷の軽い場合と重い場合で示す特
性図、第３図は従来の集積化された複数出力電源回路の
一例の回路図、第４図（ａ），（ｂ）は第３図の電源電
圧と出力端子電圧V1,V2との関係を負荷の軽い場合と重
い場合とで示す特性図である。 １……基準電圧源、2,10……電源出力端子（V1,V2）、
５〜5,8,11,12,16,21,22,31,33,34,40……抵抗、6,13…
…誤差増幅器、7,9,14,15,20,24〜26,32,37……NPNトラ
ンジスタ、17,23,29,38,39……PNPトランジスタ、18,30
……ベース端子、19……比較器、27……電源端子、28…
…電源電圧源、35……過電流保護回路、36……接地端
子。
Claims (1)
- 【請求項１】第１の出力電圧を第１の帰還回路により抵
抗分割した電圧と基準電圧との差を増幅して第１の出力
トランジスタを駆動することによりその出力電圧を得る
第１の電源回路と、この第１の電源回路と同様の構成で
並列に設けられ第２の出力電圧を第２の出力トランジス
タを駆動して得る第２の電源回路と、前記第１の帰還回
路からの電圧と前記基準電圧とを比較器により比較し、
その出力をラッチ回路を介して前記第２の出力トランジ
スタのベースに供給することにより電源電圧上昇時に前
記第１の電源回路を先に動作させる電源制御回路とを備
えた複数出力電源回路において、前記第１の電源回路の
過電流を検出する第１のトランジスタと、この第１のト
ランジスタの出力により駆動されこの第１のトランジス
タと逆導電型の第2,第３のトランジスタからなるカレン
トミラー回路とを設け、このカレントミラー回路の出力
を前記比較器の出力端に接続して前記第２の電源回路を
前記第１の電源回路と独立に駆動できるようにしたこと
を特徴とする複数出力電源回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28903390A JP2604497B2 (ja) | 1990-10-26 | 1990-10-26 | 複数出力電源回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28903390A JP2604497B2 (ja) | 1990-10-26 | 1990-10-26 | 複数出力電源回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04162112A JPH04162112A (ja) | 1992-06-05 |
| JP2604497B2 true JP2604497B2 (ja) | 1997-04-30 |
Family
ID=17737960
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP28903390A Expired - Fee Related JP2604497B2 (ja) | 1990-10-26 | 1990-10-26 | 複数出力電源回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2604497B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4745734B2 (ja) * | 2005-06-30 | 2011-08-10 | 株式会社リコー | システム電源装置及びその動作制御方法 |
-
1990
- 1990-10-26 JP JP28903390A patent/JP2604497B2/ja not_active Expired - Fee Related
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| Publication number | Publication date |
|---|---|
| JPH04162112A (ja) | 1992-06-05 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |