JPH0474731B2 - - Google Patents
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- JPH0474731B2 JPH0474731B2 JP58108636A JP10863683A JPH0474731B2 JP H0474731 B2 JPH0474731 B2 JP H0474731B2 JP 58108636 A JP58108636 A JP 58108636A JP 10863683 A JP10863683 A JP 10863683A JP H0474731 B2 JPH0474731 B2 JP H0474731B2
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- G—PHYSICS
- G05—CONTROLLING; REGULATING
- G05F—SYSTEMS FOR REGULATING ELECTRIC OR MAGNETIC VARIABLES
- G05F1/00—Automatic systems in which deviations of an electric quantity from one or more predetermined values are detected at the output of the system and fed back to a device within the system to restore the detected quantity to its predetermined value or values, i.e. retroactive systems
- G05F1/10—Regulating voltage or current
- G05F1/46—Regulating voltage or current wherein the variable actually regulated by the final control device is dc
- G05F1/56—Regulating voltage or current wherein the variable actually regulated by the final control device is dc using semiconductor devices in series with the load as final control devices
- G05F1/565—Regulating voltage or current wherein the variable actually regulated by the final control device is dc using semiconductor devices in series with the load as final control devices sensing a condition of the system or its load in addition to means responsive to deviations in the output of the system, e.g. current, voltage, power factor
- G05F1/569—Regulating voltage or current wherein the variable actually regulated by the final control device is dc using semiconductor devices in series with the load as final control devices sensing a condition of the system or its load in addition to means responsive to deviations in the output of the system, e.g. current, voltage, power factor for protection
- G05F1/573—Regulating voltage or current wherein the variable actually regulated by the final control device is dc using semiconductor devices in series with the load as final control devices sensing a condition of the system or its load in addition to means responsive to deviations in the output of the system, e.g. current, voltage, power factor for protection with overcurrent detector
- G05F1/5735—Regulating voltage or current wherein the variable actually regulated by the final control device is dc using semiconductor devices in series with the load as final control devices sensing a condition of the system or its load in addition to means responsive to deviations in the output of the system, e.g. current, voltage, power factor for protection with overcurrent detector with foldback current limiting
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- Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
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Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は定電圧電源回路における電流制限保護
回路に係り、特に過大電流の制限および負荷端の
短絡を検出して通常の制限電流より1/10程度小さ
く押え、制御トランジスタを保護することができ
る電流制限保護回路に関するものである。
回路に係り、特に過大電流の制限および負荷端の
短絡を検出して通常の制限電流より1/10程度小さ
く押え、制御トランジスタを保護することができ
る電流制限保護回路に関するものである。
従来のこの種の保護回路の一例を第１図に示し
説明すると、図において、１は電源が印加される
電源入力端子、３は第１の制御用PNPトランジ
スタ（以下、第１の制御トランジスタと呼称す
る）で、そのエミツタは電源入力端子１に接続さ
れ、コレクタは定電圧出力端子１９に接続され、
ベースは抵抗２を介してエミツタに接続されてい
る。６，７はベースおよびエミツタをそれぞれ共
通接続した第３，第４のPNPトランジスタで、
そのエミツタは第１の制御トランジスタ３のベー
スと抵抗２の接続点に接続され、トランジスタ６
のベースとコレクタは共通接続されてカレントミ
ラー回路を構成している。８，９はエミツタを共
通接続し、その接続点をエミツタ抵抗１０を介し
て接地したNPNトランジスタで、これらは誤差
増幅回路１１を構成している。そして、このトラ
ンジスタ８のコレクタはトランジスタ６のコレク
タに接続され、ベースは基準電圧源５に接続さ
れ、また、トランジスタ９のコレクタはトランジ
スタ７のコレクタに接続され、ベースは定電圧出
力端子１９と接地１８間に直列接続された第１の
抵抗１６と第２の抵抗１７の接続点である出力電
圧調整端子２０に接続されている。
説明すると、図において、１は電源が印加される
電源入力端子、３は第１の制御用PNPトランジ
スタ（以下、第１の制御トランジスタと呼称す
る）で、そのエミツタは電源入力端子１に接続さ
れ、コレクタは定電圧出力端子１９に接続され、
ベースは抵抗２を介してエミツタに接続されてい
る。６，７はベースおよびエミツタをそれぞれ共
通接続した第３，第４のPNPトランジスタで、
そのエミツタは第１の制御トランジスタ３のベー
スと抵抗２の接続点に接続され、トランジスタ６
のベースとコレクタは共通接続されてカレントミ
ラー回路を構成している。８，９はエミツタを共
通接続し、その接続点をエミツタ抵抗１０を介し
て接地したNPNトランジスタで、これらは誤差
増幅回路１１を構成している。そして、このトラ
ンジスタ８のコレクタはトランジスタ６のコレク
タに接続され、ベースは基準電圧源５に接続さ
れ、また、トランジスタ９のコレクタはトランジ
スタ７のコレクタに接続され、ベースは定電圧出
力端子１９と接地１８間に直列接続された第１の
抵抗１６と第２の抵抗１７の接続点である出力電
圧調整端子２０に接続されている。
１２，１３はダーリントン接続された第２の制
御用NPNトランジスタ（以下、第２の制御トラ
ンジスタと呼称する）で、その共通接続されたコ
レクタは第１の制御トランジスタ３のベースに接
続され、ベースはトランジスタ７のコレクタに接
続され、エミツタは電流検出用の第３の抵抗１４
を介して接地されている。１５は電流制限検出用
のNPNトランジスタで、そのコレクタは第２の
制御トランジスタ１２のベースに接続され、ベー
スおよびエミツタは上記電流検出用抵抗１４の両
端に接続されている。２１は負荷端である定電圧
出力端子１９と接地間に挿入された負荷である。
御用NPNトランジスタ（以下、第２の制御トラ
ンジスタと呼称する）で、その共通接続されたコ
レクタは第１の制御トランジスタ３のベースに接
続され、ベースはトランジスタ７のコレクタに接
続され、エミツタは電流検出用の第３の抵抗１４
を介して接地されている。１５は電流制限検出用
のNPNトランジスタで、そのコレクタは第２の
制御トランジスタ１２のベースに接続され、ベー
スおよびエミツタは上記電流検出用抵抗１４の両
端に接続されている。２１は負荷端である定電圧
出力端子１９と接地間に挿入された負荷である。
このように構成された回路の動作は一般によく
知られているので、その詳細な説明は省略する
が、電流制限検出用のトランジスタ１５のベー
ス・エミツタ間に電流検出用の抵抗１４を接続す
ることにより、この抵抗１４に流れる電流によつ
て発生した電圧で、電流制限検出用トランジスタ
１５をオンさせ、第２の制御トランジスタ１２，
１３へ流れる電流を押え、ある設定値以上の電流
が流れないように電流制限保護をかけている。
知られているので、その詳細な説明は省略する
が、電流制限検出用のトランジスタ１５のベー
ス・エミツタ間に電流検出用の抵抗１４を接続す
ることにより、この抵抗１４に流れる電流によつ
て発生した電圧で、電流制限検出用トランジスタ
１５をオンさせ、第２の制御トランジスタ１２，
１３へ流れる電流を押え、ある設定値以上の電流
が流れないように電流制限保護をかけている。
しかしながら、このような電流制限保護回路に
おいては、電流制限は可能であるが、負荷短絡の
ような異常な状態でも、同じ電流制限レベルとな
り、第１の制御トランジスタ３のコレクタには、
その制限の設定値の電流のhFE倍の電流が流れる
ことになり、非常に大きな電力が印加され、破壊
することがあるという欠点があつた。
おいては、電流制限は可能であるが、負荷短絡の
ような異常な状態でも、同じ電流制限レベルとな
り、第１の制御トランジスタ３のコレクタには、
その制限の設定値の電流のhFE倍の電流が流れる
ことになり、非常に大きな電力が印加され、破壊
することがあるという欠点があつた。
本発明は以上の点に鑑み、このような問題を解
決すると共にかかる欠点を除去すべくなされたも
ので、その目的は負荷端短絡時の電流制限を通常
の電流制限値の1/10以下の小さいレベルに下げる
ことができ、また、温度変化に対しても安定に動
作することができる電流制限保護回路を提供する
ことにある。
決すると共にかかる欠点を除去すべくなされたも
ので、その目的は負荷端短絡時の電流制限を通常
の電流制限値の1/10以下の小さいレベルに下げる
ことができ、また、温度変化に対しても安定に動
作することができる電流制限保護回路を提供する
ことにある。
このような目的を達成するため、本発明は電流
制限検出トランジスタをPNP型として、そのベ
ースを出力電圧調整端子に接続し、コレクタを誤
差増幅回路のトランジスタのエミツタ抵抗に接続
し、エミツタを、電流検出用抵抗とこの抵抗に直
列接続されたダイオードからなる電流検出回路，
あるいは電流検出用抵抗とこの抵抗に直列接続さ
れたダイオードと抵抗との並列接続された電流検
出回路に接続するようにしたものである。
制限検出トランジスタをPNP型として、そのベ
ースを出力電圧調整端子に接続し、コレクタを誤
差増幅回路のトランジスタのエミツタ抵抗に接続
し、エミツタを、電流検出用抵抗とこの抵抗に直
列接続されたダイオードからなる電流検出回路，
あるいは電流検出用抵抗とこの抵抗に直列接続さ
れたダイオードと抵抗との並列接続された電流検
出回路に接続するようにしたものである。
以下、図面に基づき本発明の実施例を詳細に説
明する。
明する。
第２図は本発明による電流制限保護回路の一実
施例を示す回路図である。
施例を示す回路図である。
この第２図において第１図と同一符号のものは
相当部分を示し、２２は電流制限検出用のPNP
トランジスタ、２３は第２の制御トランジスタ１
３のエミツタに接続された電流検出用の第３抵
抗、２４はこの電流検出抵抗２３と接地間に順方
向に接続された第１のダイオード、２５はこのダ
イオード２４に並列接続された第４の抵抗で、こ
の抵抗２５と上記電流検出抵抗２３およびダイオ
ード２４によつて電流検出回路２６を構成してい
る。そして、電流制限検出用のPNPトランジス
タ２２のベースは出力電圧調整端子２０に接続さ
れ、コレクタは誤差増幅回路１１を形成するトラ
ンジスタ８，９のエミツタ抵抗１０に接続され、
エミツタは電流検出回路２６に接続された第２の
制御トランジスタ１３のエミツタに接続されてい
る。ここで、この抵抗２５は温度変化対策用に設
けたものである。
相当部分を示し、２２は電流制限検出用のPNP
トランジスタ、２３は第２の制御トランジスタ１
３のエミツタに接続された電流検出用の第３抵
抗、２４はこの電流検出抵抗２３と接地間に順方
向に接続された第１のダイオード、２５はこのダ
イオード２４に並列接続された第４の抵抗で、こ
の抵抗２５と上記電流検出抵抗２３およびダイオ
ード２４によつて電流検出回路２６を構成してい
る。そして、電流制限検出用のPNPトランジス
タ２２のベースは出力電圧調整端子２０に接続さ
れ、コレクタは誤差増幅回路１１を形成するトラ
ンジスタ８，９のエミツタ抵抗１０に接続され、
エミツタは電流検出回路２６に接続された第２の
制御トランジスタ１３のエミツタに接続されてい
る。ここで、この抵抗２５は温度変化対策用に設
けたものである。
つぎにこの第２図に示す実施例の動作を説明す
る。
る。
いま、基準電圧源５の電圧Vrを1.2V，第２の
制御トランジスタ１３の電流制限値ILnaxを
100mA，電流検出回路２６のダイオード２４の
順方向電圧VFを0.8Vとすると、電流検出抵抗２
３の値は電流制限検出トランジスタ２２がオンす
るだけの電流がエミツタに発生すればよいので、
誤差増幅回路１１を形成するトランジスタ８，９
のベース・エミツタ電圧が等しいとし、電流制限
検出用PNPトランジスタ２２のオンすべきベー
ス・エミツタ電圧VBEを0.5Vとすると、電流検出
抵抗２３の値は、 （Vr−VBE）−Vr／ILnax ＝（1.2v＋0.5v）−0.8v／100mA＝９〓 となる。
制御トランジスタ１３の電流制限値ILnaxを
100mA，電流検出回路２６のダイオード２４の
順方向電圧VFを0.8Vとすると、電流検出抵抗２
３の値は電流制限検出トランジスタ２２がオンす
るだけの電流がエミツタに発生すればよいので、
誤差増幅回路１１を形成するトランジスタ８，９
のベース・エミツタ電圧が等しいとし、電流制限
検出用PNPトランジスタ２２のオンすべきベー
ス・エミツタ電圧VBEを0.5Vとすると、電流検出
抵抗２３の値は、 （Vr−VBE）−Vr／ILnax ＝（1.2v＋0.5v）−0.8v／100mA＝９〓 となる。
この電流検出抵抗２３の９〓により、過大電流
が防止され、100mAで電流制限検出トランジス
タ２２がオンし、そのコレクタ電流が誤差増幅回
路１１を形成するトランジスタ８，９のエミツタ
抵抗１０に流れ、この誤差増幅用トランジスタ
８，９のエミツタ電位を持ち上げ同トランジスタ
のコレクタ電流を絞り、第２の制御トランジスタ
１２，１３へ流れる電流を押え同トランジスタ１
３に流れる電流を100mAに保持する。
が防止され、100mAで電流制限検出トランジス
タ２２がオンし、そのコレクタ電流が誤差増幅回
路１１を形成するトランジスタ８，９のエミツタ
抵抗１０に流れ、この誤差増幅用トランジスタ
８，９のエミツタ電位を持ち上げ同トランジスタ
のコレクタ電流を絞り、第２の制御トランジスタ
１２，１３へ流れる電流を押え同トランジスタ１
３に流れる電流を100mAに保持する。
また、負荷端（出力端子１９と接地１８間）が
短絡された場合には、出力電圧調整端子２０がほ
ぼ接地電位（アース電位）に下がるので、電流制
限検出トランジスタ２２のベース電位も下がるこ
とになり、同トランジスタ２２はオン状態に移行
し、そのコレクタ電流が誤差増幅回路１１を形成
するトランジスタ８，９のエミツタ抵抗１０に流
れ、誤差増幅回路１１を形成するトランジスタ
８，９のエミツタ電位と上げ、同トランジスタの
コレクタ電流を絞つていく。このとき、電流制限
検出トランジスタ２２のコレクタ・エミツタ間電
圧VCEが動作に必要な電圧として、VCE＝0.15Vと
し、トランジスタ８のベース・エミツタ間電圧
VBE(8)を電流が絞られたときVBE(8)＝0.6Vとし、ダ
イオード２４のそのときの順方向電圧VFを0.7V
とすると、負荷端短絡時の制限電流は、 Vr−VBE(8)＋VCE−VF／９〓＝5.6mA と通常の制限レベルの1/20程度と非常に小さく押
えることができる。
短絡された場合には、出力電圧調整端子２０がほ
ぼ接地電位（アース電位）に下がるので、電流制
限検出トランジスタ２２のベース電位も下がるこ
とになり、同トランジスタ２２はオン状態に移行
し、そのコレクタ電流が誤差増幅回路１１を形成
するトランジスタ８，９のエミツタ抵抗１０に流
れ、誤差増幅回路１１を形成するトランジスタ
８，９のエミツタ電位と上げ、同トランジスタの
コレクタ電流を絞つていく。このとき、電流制限
検出トランジスタ２２のコレクタ・エミツタ間電
圧VCEが動作に必要な電圧として、VCE＝0.15Vと
し、トランジスタ８のベース・エミツタ間電圧
VBE(8)を電流が絞られたときVBE(8)＝0.6Vとし、ダ
イオード２４のそのときの順方向電圧VFを0.7V
とすると、負荷端短絡時の制限電流は、 Vr−VBE(8)＋VCE−VF／９〓＝5.6mA と通常の制限レベルの1/20程度と非常に小さく押
えることができる。
このように、電流検出回路に抵抗だけでなく、
ダイオード２４も用いることにより、電流変化に
対して、ダイオード２４の順方向電圧VFはあま
り変化しないことが利用できるため、通常の制限
レベル100mAに対して、負荷端短絡時には
5.6mAと約1/20近くの小さいレベルに下げられる
利点がある。
ダイオード２４も用いることにより、電流変化に
対して、ダイオード２４の順方向電圧VFはあま
り変化しないことが利用できるため、通常の制限
レベル100mAに対して、負荷端短絡時には
5.6mAと約1/20近くの小さいレベルに下げられる
利点がある。
さらに、電流検出用ダイオード２４に接続して
いる抵抗２５は温度変化対策用で、例えば、低温
になつてダイオード２４の順方向電圧VFが大き
く、例えば、Ta＝−50℃に下がると、この順方
向電圧VFは１℃当り約2mV大きくなるので、常
温（＋25℃）に比して約150mVも大きく順方向
電圧VFはなる。
いる抵抗２５は温度変化対策用で、例えば、低温
になつてダイオード２４の順方向電圧VFが大き
く、例えば、Ta＝−50℃に下がると、この順方
向電圧VFは１℃当り約2mV大きくなるので、常
温（＋25℃）に比して約150mVも大きく順方向
電圧VFはなる。
そのため、基準電圧源５の電圧Vrが変化なく
1.2Vとすると、このときの負荷端短絡時の電流
制限レベルは、 Vr−VBE(8)＋VCE−VF／９〓 で、平衡するレベルの非常に小さい電流値100〓
Ａ以下となつてしまい、負荷端短絡がはずれた
後、元の状態に復帰しないおそれがあるが、ダイ
オード２４に並列に抵抗２５を接続することによ
り、温度変化などに関係なく、VF／抵抗２５に
よるブリーダ電流、例えば、700mV／200〓なら
3.5mA，500mV／200〓なら2.5mA，850mV／
200〓なら4.25mAと必ず流れることになり、ダイ
オード２４に流れる電流は大きく変化しても抵抗
２５に流れるブリーダ電流はあまり変化しないの
で、負荷端短絡がはずれた後、元の状態に必ず復
帰することになる。
1.2Vとすると、このときの負荷端短絡時の電流
制限レベルは、 Vr−VBE(8)＋VCE−VF／９〓 で、平衡するレベルの非常に小さい電流値100〓
Ａ以下となつてしまい、負荷端短絡がはずれた
後、元の状態に復帰しないおそれがあるが、ダイ
オード２４に並列に抵抗２５を接続することによ
り、温度変化などに関係なく、VF／抵抗２５に
よるブリーダ電流、例えば、700mV／200〓なら
3.5mA，500mV／200〓なら2.5mA，850mV／
200〓なら4.25mAと必ず流れることになり、ダイ
オード２４に流れる電流は大きく変化しても抵抗
２５に流れるブリーダ電流はあまり変化しないの
で、負荷端短絡がはずれた後、元の状態に必ず復
帰することになる。
また、電流制限検出トランジスタ２２のエミツタ
を第２の制御トランジスタ１３のベースへ接続す
ることにより、さらに、電流制限レベルを下げる
こともできる。
を第２の制御トランジスタ１３のベースへ接続す
ることにより、さらに、電流制限レベルを下げる
こともできる。
また、上記実施例においては、電流制限検出ト
ランンジスタ２２のコレクタを誤差増幅回路１１
を形成するトランジスタ８，９のエミツタに接続
したが、これをエミツタ抵抗１０を分割して、そ
の分割点へ接続しても同様の利点が得られる。
ランンジスタ２２のコレクタを誤差増幅回路１１
を形成するトランジスタ８，９のエミツタに接続
したが、これをエミツタ抵抗１０を分割して、そ
の分割点へ接続しても同様の利点が得られる。
以上説明したように、本発明によれば、電流制
限検出トランジスタのベースを出力電圧調整端子
に、コレクタを誤差増幅のトランジスタのエミツ
タに、エミツタを電流検出用抵抗とダイオードの
直列接続された電流検出回路，あるいはそのダイ
オードにさらに抵抗の並列接続された電流検出回
路にそれぞれ接続することで、負荷端短絡時の電
流制限を通常の電流制限値の10分の１以下の小さ
いレベルに下げられ、また、温度変化に対しても
安定に動作することができるで、実用上の効果は
極めて大である。また、負荷端短絡時も検出する
ことができ、通常の電流制限機能と負荷端短絡対
策機能を兼ね備えているという点において極めて
有効である。
限検出トランジスタのベースを出力電圧調整端子
に、コレクタを誤差増幅のトランジスタのエミツ
タに、エミツタを電流検出用抵抗とダイオードの
直列接続された電流検出回路，あるいはそのダイ
オードにさらに抵抗の並列接続された電流検出回
路にそれぞれ接続することで、負荷端短絡時の電
流制限を通常の電流制限値の10分の１以下の小さ
いレベルに下げられ、また、温度変化に対しても
安定に動作することができるで、実用上の効果は
極めて大である。また、負荷端短絡時も検出する
ことができ、通常の電流制限機能と負荷端短絡対
策機能を兼ね備えているという点において極めて
有効である。
第１図は従来の電流制限保護回路の一例を示す
回路図、第２図は本発明による電流制限保護回路
の一実施例を示す回路図である。 １……電源入力端子、３……第１の制御用
PNPトランジスタ、５……基準電圧源、６……
第３のトランジスタ、７……第４のトランジス
タ、８，９……誤差増幅用トランジスタ、１０…
…エミツタ抵抗、１１……誤差増幅回路、１２，
１３……第２の制御用NPNトランジスタ、１６
……第１の抵抗、１７……第２の抵抗、１８……
接地、１９……定電圧出力端子、２０……出力電
圧調整端子、２１……負荷、２２……電流制限検
出用PNPトランジスタ、２３……第３の抵抗、
２４……第１のダイオード、２５……第４の抵
抗、２６……電流検出回路。
回路図、第２図は本発明による電流制限保護回路
の一実施例を示す回路図である。 １……電源入力端子、３……第１の制御用
PNPトランジスタ、５……基準電圧源、６……
第３のトランジスタ、７……第４のトランジス
タ、８，９……誤差増幅用トランジスタ、１０…
…エミツタ抵抗、１１……誤差増幅回路、１２，
１３……第２の制御用NPNトランジスタ、１６
……第１の抵抗、１７……第２の抵抗、１８……
接地、１９……定電圧出力端子、２０……出力電
圧調整端子、２１……負荷、２２……電流制限検
出用PNPトランジスタ、２３……第３の抵抗、
２４……第１のダイオード、２５……第４の抵
抗、２６……電流検出回路。
Claims (1)
- 【特許請求の範囲】 １ 電源入力端子と定電圧出力端子との間にエミ
ツタ・コレクタを直列に接続した第１の制御トラ
ンジスタと、第３のトランジスタのベースとコレ
クタを第４のトランジスタのベースに接続したカ
レントミラー回路と、一方の入力を基準電圧源
に、他方の入力を定電圧出力端子と接地間に直列
接続された第１の抵抗と第２の抵抗の接続点であ
る出力電圧調整端子にそれぞれ接続された差動増
幅器と，その差動増幅器にバイアス電流を供給す
るための抵抗とで構成される誤差増幅器を有し、
この誤差増幅器の出力となる前記力レントミラー
回路の出力端子より次段の増幅器として用いる第
２の制御トランジスタのベース端子に電流を駆動
し、この第２の制御トランジスタのコレクタ端子
を前記第１の制御トランジスタのベース端子に接
続して、そのベース端子を制御することにより電
源入力端子へ加えられる入力電圧を一定に保持し
て定電圧出力端子へ出力するようにした定電圧電
源回路において、エミツタを前記第２の制御トラ
ンジスタのエミツタ端子に，ベースを前記出力電
圧調整端子に，コレクタを前記差動増幅器のバイ
アス用抵抗の電流吸引側にそれぞれ接続した電流
制限検出トランジスタと、前記第２の制御トラン
ジスタのエミツタが、第３の抵抗と第１のダイオ
ードとを直列接続した直列体を介して接地された
電流検出回路を備えたことを特徴とする電流制限
保護回路。 ２ 電流検出回路は、第１のダイオードに第４の
抵抗を並列接続して成ることを特徴とする特許請
求の範囲第１項記載の電流制限保護回路。
Priority Applications (3)
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| JP58108636A JPS60521A (ja) | 1983-06-15 | 1983-06-15 | 電流制限保護回路 |
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Applications Claiming Priority (1)
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|---|---|---|---|
| JP58108636A JPS60521A (ja) | 1983-06-15 | 1983-06-15 | 電流制限保護回路 |
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ID=14489817
Family Applications (1)
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| JP58108636A Granted JPS60521A (ja) | 1983-06-15 | 1983-06-15 | 電流制限保護回路 |
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