JPS63184408A - トランジスタバイアス回路 - Google Patents
トランジスタバイアス回路Info
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- JPS63184408A JPS63184408A JP62015439A JP1543987A JPS63184408A JP S63184408 A JPS63184408 A JP S63184408A JP 62015439 A JP62015439 A JP 62015439A JP 1543987 A JP1543987 A JP 1543987A JP S63184408 A JPS63184408 A JP S63184408A
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- JP
- Japan
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- bias
- transistor
- emitter
- collector
- voltage
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- 230000003321 amplification Effects 0.000 claims abstract description 28
- 238000003199 nucleic acid amplification method Methods 0.000 claims abstract description 28
- 230000010355 oscillation Effects 0.000 claims description 3
- 230000007423 decrease Effects 0.000 abstract description 10
- 230000003247 decreasing effect Effects 0.000 abstract 2
- 238000010586 diagram Methods 0.000 description 12
- 239000003990 capacitor Substances 0.000 description 5
- 230000000903 blocking effect Effects 0.000 description 4
- 230000000694 effects Effects 0.000 description 4
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
(産業上の利用分野)
本発明は、温度変化および電源電圧の変動に対して補償
されるトランジスタバイアス回路に関するものである。
されるトランジスタバイアス回路に関するものである。
(従来の技術)
第6図は、温度補償される従来のトランジスタバイアス
回路の一例の回路図である。第6図において、信号が与
えられる入力端子1が直流阻止用のコンデンサ2を介し
て増幅用または発振用トランジスタ(以下単に増幅用ト
ランジスタと称する)3のベースに接続されている。ま
た、このベースはサーミスタ4と抵抗5を並列に介して
接地されるとともに、バイアス抵抗6を介して電源端子
7に接続されている。そして、増幅用トランジスタ3の
コレクタが出力端子8に接続されるとともにコレクタ抵
抗9を介して電源端子7に接続され、エミッタがエミッ
タ抵抗IOを介して接地されている。
回路の一例の回路図である。第6図において、信号が与
えられる入力端子1が直流阻止用のコンデンサ2を介し
て増幅用または発振用トランジスタ(以下単に増幅用ト
ランジスタと称する)3のベースに接続されている。ま
た、このベースはサーミスタ4と抵抗5を並列に介して
接地されるとともに、バイアス抵抗6を介して電源端子
7に接続されている。そして、増幅用トランジスタ3の
コレクタが出力端子8に接続されるとともにコレクタ抵
抗9を介して電源端子7に接続され、エミッタがエミッ
タ抵抗IOを介して接地されている。
かかる構成において、サーミスタ4と抵抗5およびバイ
アス抵抗6によって、増幅用トランジスタ3のバイアス
電圧が設定されている。そして、温度の上昇による増幅
用トランジスタ3のベースとエミッタ間電位差の減少に
対して、サーミスタ4の抵抗値が低下してバイアス電圧
が低下する作用によりコレクタ電流値がほぼ一定に維持
される。また、温度の下降に対しても同様に作用し、温
度補償がなされる。
アス抵抗6によって、増幅用トランジスタ3のバイアス
電圧が設定されている。そして、温度の上昇による増幅
用トランジスタ3のベースとエミッタ間電位差の減少に
対して、サーミスタ4の抵抗値が低下してバイアス電圧
が低下する作用によりコレクタ電流値がほぼ一定に維持
される。また、温度の下降に対しても同様に作用し、温
度補償がなされる。
第7図は、温度変化および電源電圧の変動が補償される
従来のトランジスタバイアス回路の他の一例の回路図で
ある。第7図において、第6図と同一回路素子に同一符
号を付けて重複する説明を省略する。
従来のトランジスタバイアス回路の他の一例の回路図で
ある。第7図において、第6図と同一回路素子に同一符
号を付けて重複する説明を省略する。
第7図において第6図と相違するところは、第6図で増
幅用トランジスタ3のベースがサーミスタ4と抵抗5を
並列に介して接地されるのに代えて、ベースが抵抗11
と順方向のダイオード12を直列に介して接地されるこ
とにある。
幅用トランジスタ3のベースがサーミスタ4と抵抗5を
並列に介して接地されるのに代えて、ベースが抵抗11
と順方向のダイオード12を直列に介して接地されるこ
とにある。
かかる構成において、ダイオード12の順方向電圧降下
と抵抗11およびバイアス抵抗6によって、増幅用トラ
ンジスタ3のバイアス電圧が設定されている。そして、
温度変化に対して、ダイオード12の順方向電圧降下の
変化でバイアス電圧も変化して温度補償がなされる。ま
た、ダイオード12の順方向電圧降下の定電圧特性によ
り、電源電圧の変動に対して、バイアス電圧は一定であ
り、電源電圧の変動の補償がなされている。
と抵抗11およびバイアス抵抗6によって、増幅用トラ
ンジスタ3のバイアス電圧が設定されている。そして、
温度変化に対して、ダイオード12の順方向電圧降下の
変化でバイアス電圧も変化して温度補償がなされる。ま
た、ダイオード12の順方向電圧降下の定電圧特性によ
り、電源電圧の変動に対して、バイアス電圧は一定であ
り、電源電圧の変動の補償がなされている。
(発明が解決しようとする問題点)
ところで、第6図に示すサーミスタ4を用いる回路にあ
っては、抵抗5およびバイアス抵抗6の値を適宜に設定
することで、任意のバイアス電圧を設定できるが、電源
電圧の変動に対してバイアス電圧が変化して補償が得ら
れないという問題点がある。
っては、抵抗5およびバイアス抵抗6の値を適宜に設定
することで、任意のバイアス電圧を設定できるが、電源
電圧の変動に対してバイアス電圧が変化して補償が得ら
れないという問題点がある。
また、第7図に示すダイオード12を用いる回路にあっ
ては、温度変化および電源電圧の変動の相方に対して補
償が得られるが、ダイオード12の順方向電圧降下(−
例として0.7V)は個々の素子で定められ、ダイオー
ド12の順方向電圧降下のみで任意のバイアス電圧を設
定することができない。そこで、ダイオード12に直列
に抵抗11が介装されるが、この抵抗11の値が大きい
ほど電源電圧の変動によりバイアス電圧が変化して充分
な補償が得られないという問題点がある。
ては、温度変化および電源電圧の変動の相方に対して補
償が得られるが、ダイオード12の順方向電圧降下(−
例として0.7V)は個々の素子で定められ、ダイオー
ド12の順方向電圧降下のみで任意のバイアス電圧を設
定することができない。そこで、ダイオード12に直列
に抵抗11が介装されるが、この抵抗11の値が大きい
ほど電源電圧の変動によりバイアス電圧が変化して充分
な補償が得られないという問題点がある。
本発明の目的は、上記した従来のトランジスタバイアス
回路の問題点を解決するためになされたもので、バイア
ス電圧を任意に設定できるとともに、温度変化および電
源電圧の変動に対して充分な補償が得られるトランジス
タバイアス回路を提供することにある。
回路の問題点を解決するためになされたもので、バイア
ス電圧を任意に設定できるとともに、温度変化および電
源電圧の変動に対して充分な補償が得られるトランジス
タバイアス回路を提供することにある。
(問題点を解決するための手段)
かかる目的を達成するために、本発明のトランジスタバ
イアス回路は、電源端子と接地間に、抵抗とバイアス用
トランジスタを直列に介装し、このバイアス用トランジ
スタのベースとコレクタ間およびベースとエミッタ間を
それぞれ抵抗を介して接続し、前記バイアス用トランジ
スタのコレクタとエミッタ間の電位差を増幅用または発
振用トランジスタのバイアス電圧とするよう構成されて
いる。
イアス回路は、電源端子と接地間に、抵抗とバイアス用
トランジスタを直列に介装し、このバイアス用トランジ
スタのベースとコレクタ間およびベースとエミッタ間を
それぞれ抵抗を介して接続し、前記バイアス用トランジ
スタのコレクタとエミッタ間の電位差を増幅用または発
振用トランジスタのバイアス電圧とするよう構成されて
いる。
(作用) 。
温度変化により増幅用トランジスタのベースとエミッタ
間電位差が変化すると、同時にバイアス用トランジスタ
のベースとエミッタ間電位差も変化してバイアス用トラ
ンジスタのコレクタとエミッタ間の電位差が変化してバ
イアス電圧が変化する。この結果、増幅用トランジスタ
の温度補償がなされる。また、電源電圧が変動するとバ
イアス用トランジスタのベース電位が変化してバイアス
用トランジスタのコレクタとエミッタ間のインピーダン
スが変化し、コレクタとエミッタ間の電位差はほぼ一定
である。このために、バイアス用トランジスタのコレク
タとエッタ間の電位差で設定される増幅用トランジスタ
のバイアス電圧は電源電圧の変動に対してほぼ一定に維
持されて電源電圧の変動の補償がなされる。
間電位差が変化すると、同時にバイアス用トランジスタ
のベースとエミッタ間電位差も変化してバイアス用トラ
ンジスタのコレクタとエミッタ間の電位差が変化してバ
イアス電圧が変化する。この結果、増幅用トランジスタ
の温度補償がなされる。また、電源電圧が変動するとバ
イアス用トランジスタのベース電位が変化してバイアス
用トランジスタのコレクタとエミッタ間のインピーダン
スが変化し、コレクタとエミッタ間の電位差はほぼ一定
である。このために、バイアス用トランジスタのコレク
タとエッタ間の電位差で設定される増幅用トランジスタ
のバイアス電圧は電源電圧の変動に対してほぼ一定に維
持されて電源電圧の変動の補償がなされる。
(実施例)
以下、本発明の実施例を第1図を参照して説明する。第
1図は、本発明のトランジスタバイアス回路の一実施例
の回路図である。
1図は、本発明のトランジスタバイアス回路の一実施例
の回路図である。
第1図において、信号が与えられる入力端子1が直流阻
止用のコンデンサ2と電流制限用抵抗13を介してNP
Nの増幅用トランジスタ3のベースに接続されている。
止用のコンデンサ2と電流制限用抵抗13を介してNP
Nの増幅用トランジスタ3のベースに接続されている。
そして、コンデンサ2と電流制限用抵抗13の接続点が
、バイアス抵抗6を介して電源端子7に接続されるとと
もにNPNのバイアス用トランジスタ14を介して接地
されている。
、バイアス抵抗6を介して電源端子7に接続されるとと
もにNPNのバイアス用トランジスタ14を介して接地
されている。
また、このバイアス用トランジスタ14は、コレクタが
抵抗15を介してベースに接続され、このベースが抵抗
16を介して接地されている。さらに、増幅用トランジ
スタ3のコレクタが出力端子8に接続されるとともにコ
レクタ抵抗9を介して電源端子7に接続され、エミッタ
がエミッタ抵抗lOを介して接地されている。
抵抗15を介してベースに接続され、このベースが抵抗
16を介して接地されている。さらに、増幅用トランジ
スタ3のコレクタが出力端子8に接続されるとともにコ
レクタ抵抗9を介して電源端子7に接続され、エミッタ
がエミッタ抵抗lOを介して接地されている。
かかる構成において、増幅用トランジスタ3のバイアス
電圧はバイアス用トランジスタ14のコレクタとエミッ
タ間の電位差により主として設定される。そして、この
バイアス用トランジスタ14のこの電位差は抵抗15.
16によって調整できる。そこで、抵抗15.16を適
宜に設定することで、増幅用トランジスタ3のバイアス
電圧を任意に設定することができる。
電圧はバイアス用トランジスタ14のコレクタとエミッ
タ間の電位差により主として設定される。そして、この
バイアス用トランジスタ14のこの電位差は抵抗15.
16によって調整できる。そこで、抵抗15.16を適
宜に設定することで、増幅用トランジスタ3のバイアス
電圧を任意に設定することができる。
ここで、温度上昇による増幅用トランジスタ3のベース
とエミッタ間電位差の減少に対して、バイアス用トラン
ジスタ14のベースとエミッタ間電位差も同様に減少し
、バイアス用トランジスタ14のベース電流が増加して
コレクタとエミッタ間の電位差が低下する。この結果、
増幅用トランジスタ3のバイアス電圧も低下してコレク
タ電流値が一定に維持される。そして、温度の下降に対
しても同様に作用して温度補償がなされる。また、電源
電圧の上昇によりバイアス電圧が上昇しようとすると、
バイアス用トランジスタ14へ流れ込むベース電流が増
加してインピーダンスが減少しコレクタとエミッタ間の
電位差がほぼ一定に維持される。このために、増幅用ト
ランジスタ3のバイアス電圧が一定に維持される。そし
て、電源電圧の下降によりバイアス電圧が下降しようと
すると、バイアス用トランジスタ14へ流れ込むベース
電流が減少してインピーダンスが増加し、増幅用トラン
ジスタ3のバイアス電圧が一定に維持されて電源電圧の
変動の補償がなされる。
とエミッタ間電位差の減少に対して、バイアス用トラン
ジスタ14のベースとエミッタ間電位差も同様に減少し
、バイアス用トランジスタ14のベース電流が増加して
コレクタとエミッタ間の電位差が低下する。この結果、
増幅用トランジスタ3のバイアス電圧も低下してコレク
タ電流値が一定に維持される。そして、温度の下降に対
しても同様に作用して温度補償がなされる。また、電源
電圧の上昇によりバイアス電圧が上昇しようとすると、
バイアス用トランジスタ14へ流れ込むベース電流が増
加してインピーダンスが減少しコレクタとエミッタ間の
電位差がほぼ一定に維持される。このために、増幅用ト
ランジスタ3のバイアス電圧が一定に維持される。そし
て、電源電圧の下降によりバイアス電圧が下降しようと
すると、バイアス用トランジスタ14へ流れ込むベース
電流が減少してインピーダンスが増加し、増幅用トラン
ジスタ3のバイアス電圧が一定に維持されて電源電圧の
変動の補償がなされる。
第2図は、本発明のトランジスタバイアス回路の他の実
施例の回路図である。第2図に示す回路は、1つのバイ
アス電圧を複数の増幅用トランジスタに与えられるよう
にしたものである。第2図において、第1図と同一回路
素子には同一符号を付けて重複する説明を省略する。
施例の回路図である。第2図に示す回路は、1つのバイ
アス電圧を複数の増幅用トランジスタに与えられるよう
にしたものである。第2図において、第1図と同一回路
素子には同一符号を付けて重複する説明を省略する。
第2図において、バイアス用トランジスタ14のコレク
タとエミッタ間の電位差で設定されたバイアス電圧が、
電流制限用抵抗13を介して増幅用トランジスタ3のベ
ースに与えられるとともに、交流阻止用のチョークコイ
ル17と別の電流制限用抵抗13′を介して別の増幅用
トランジスタ3′のベースに与えられている。そして、
増幅用トランジスタ3,3′のベースには信号源18.
18’からそれぞれコンデンサ19.19’を介して信
号が与えれて適宜に増幅されて出力端子8,8′に出力
される。なお、9′および10′ は増幅用トランジス
タ3′のコレクタ抵抗およびエミッタ抵抗である。
タとエミッタ間の電位差で設定されたバイアス電圧が、
電流制限用抵抗13を介して増幅用トランジスタ3のベ
ースに与えられるとともに、交流阻止用のチョークコイ
ル17と別の電流制限用抵抗13′を介して別の増幅用
トランジスタ3′のベースに与えられている。そして、
増幅用トランジスタ3,3′のベースには信号源18.
18’からそれぞれコンデンサ19.19’を介して信
号が与えれて適宜に増幅されて出力端子8,8′に出力
される。なお、9′および10′ は増幅用トランジス
タ3′のコレクタ抵抗およびエミッタ抵抗である。
このようにして複数の増幅用トランジスタに1つのバイ
アス電圧を与えることができる。
アス電圧を与えることができる。
第3図ないし第5図は、本発明のトランジスタバイアス
回路のさらに他の実施例の回路図である。第3図ないし
第5図において、第1図と同じ回路素子に同じ符号を付
けて重複する説明を省略する。
回路のさらに他の実施例の回路図である。第3図ないし
第5図において、第1図と同じ回路素子に同じ符号を付
けて重複する説明を省略する。
第3図に示すものは、第1図のNPNのバイアス用トラ
ンジスタ14に代えてPNPのバイアス用トランジスタ
24が接続され、入力端子1が直流阻止用のコンデンサ
22を介してNPNの増幅用トランジスタ3のベースに
接続されている。
ンジスタ14に代えてPNPのバイアス用トランジスタ
24が接続され、入力端子1が直流阻止用のコンデンサ
22を介してNPNの増幅用トランジスタ3のベースに
接続されている。
第4図に示すものは、電源端子7がNPNのバイアス用
トランジスタ34とバイアス抵抗6を順次に直列に介し
て接地され、このバイアス用トランジスタ34のコレク
タとベース間およびベースとエミッタ間がそれぞれ抵抗
15.16で接続されている。さらに、電源端子7がエ
ミッタ抵抗IOとPNPの増幅用トランジスタ33を順
次に直列に介して接地されている。そして、この増幅用
トランジスタ33のベースが電流制限用抵抗13を介し
てバイアス用トランジスタ34のエミッタに接続される
とともに直流阻止用コンデンサ32を介して入力端子3
1に接続されている。
トランジスタ34とバイアス抵抗6を順次に直列に介し
て接地され、このバイアス用トランジスタ34のコレク
タとベース間およびベースとエミッタ間がそれぞれ抵抗
15.16で接続されている。さらに、電源端子7がエ
ミッタ抵抗IOとPNPの増幅用トランジスタ33を順
次に直列に介して接地されている。そして、この増幅用
トランジスタ33のベースが電流制限用抵抗13を介し
てバイアス用トランジスタ34のエミッタに接続される
とともに直流阻止用コンデンサ32を介して入力端子3
1に接続されている。
第5図に示すものは、第4図のNPNのバイアス用トラ
ンジスタに代えてPNPのバイアス用トランジスタ44
が接続されている。
ンジスタに代えてPNPのバイアス用トランジスタ44
が接続されている。
なお、第1図ないし第5図に示す上記実施例では、増幅
用トランジスタ3.3’、33のベースに電流制限用抵
抗13.13’が介装されているが、短絡状態であって
も良い。
用トランジスタ3.3’、33のベースに電流制限用抵
抗13.13’が介装されているが、短絡状態であって
も良い。
(発明の効果)
以上説明したように、本発明のトランジスタバイアス回
路によれば、増幅用トランジスタのバイアス電圧を任意
に設定でき、しかも温度変化および電源電圧の変動に対
して充分な補償がなされるという優れた効果を奏する。
路によれば、増幅用トランジスタのバイアス電圧を任意
に設定でき、しかも温度変化および電源電圧の変動に対
して充分な補償がなされるという優れた効果を奏する。
第1図は、本発明のトランジスタバイアス回路の一実施
例の回路図であり、第2図は、本発明のトランジスタバ
イアス回路の他の実施例の回路図であり、第3図は、第
1図のバイアス用トランジスタをPNPに代えた本発明
の他の実施例の回路図であり、第4図は、バイアス用ト
ランジスタをNPNとし増幅用トランジスタをPNPと
した本発明の他の実施例の回路図であり、第5図は、バ
イス用トランジスタと増幅用トランジスタをともにPN
Pとした本発明の他の実施例の回路図であす、第6図は
、温度補償される従来のトランジスタバイアス回路の一
例の回路図であり、第7図は、温度変化および電源電圧
の変動が補償される従来のトランジスタバイアス回路の
他の一例の回路図である。 3、3’ 、 33:増幅用トランジスタ、6:バイア
ス抵抗、7:電源端子、 14、24.34.44:バイアス用トランジスタ、1
5、16:抵抗。
例の回路図であり、第2図は、本発明のトランジスタバ
イアス回路の他の実施例の回路図であり、第3図は、第
1図のバイアス用トランジスタをPNPに代えた本発明
の他の実施例の回路図であり、第4図は、バイアス用ト
ランジスタをNPNとし増幅用トランジスタをPNPと
した本発明の他の実施例の回路図であり、第5図は、バ
イス用トランジスタと増幅用トランジスタをともにPN
Pとした本発明の他の実施例の回路図であす、第6図は
、温度補償される従来のトランジスタバイアス回路の一
例の回路図であり、第7図は、温度変化および電源電圧
の変動が補償される従来のトランジスタバイアス回路の
他の一例の回路図である。 3、3’ 、 33:増幅用トランジスタ、6:バイア
ス抵抗、7:電源端子、 14、24.34.44:バイアス用トランジスタ、1
5、16:抵抗。
Claims (1)
- 電源端子と接地間に、抵抗とバイアス用トランジスタを
直列に介装し、このバイアス用トランジスタのベースと
コレクタ間およびベースとエミッタ間をそれぞれ抵抗を
介して接続し、前記バイアス用トランジスタのコレクタ
とエミッタ間の電位差を増幅用または発振用トランジス
タのバイアス電圧としたことを特徴とするトランジスタ
バイアス回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP62015439A JPS63184408A (ja) | 1987-01-26 | 1987-01-26 | トランジスタバイアス回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP62015439A JPS63184408A (ja) | 1987-01-26 | 1987-01-26 | トランジスタバイアス回路 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS63184408A true JPS63184408A (ja) | 1988-07-29 |
Family
ID=11888835
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP62015439A Pending JPS63184408A (ja) | 1987-01-26 | 1987-01-26 | トランジスタバイアス回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS63184408A (ja) |
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH02105603A (ja) * | 1988-10-13 | 1990-04-18 | Nec Corp | 高周波電力増幅器 |
WO1996007236A1 (en) * | 1994-08-26 | 1996-03-07 | Motorola Inc. | Active bias for radio frequency power amplifier |
JP2009207015A (ja) * | 2008-02-28 | 2009-09-10 | Fujitsu Ten Ltd | 誤動作防止装置および電子機器 |
JP2017092523A (ja) * | 2015-11-02 | 2017-05-25 | 三菱電機株式会社 | 半導体装置 |
-
1987
- 1987-01-26 JP JP62015439A patent/JPS63184408A/ja active Pending
Cited By (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH02105603A (ja) * | 1988-10-13 | 1990-04-18 | Nec Corp | 高周波電力増幅器 |
WO1996007236A1 (en) * | 1994-08-26 | 1996-03-07 | Motorola Inc. | Active bias for radio frequency power amplifier |
US5570065A (en) * | 1994-08-26 | 1996-10-29 | Motorola, Inc. | Active bias for radio frequency power amplifier |
JP2009207015A (ja) * | 2008-02-28 | 2009-09-10 | Fujitsu Ten Ltd | 誤動作防止装置および電子機器 |
JP2017092523A (ja) * | 2015-11-02 | 2017-05-25 | 三菱電機株式会社 | 半導体装置 |
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