JP3226105B2 - 演算整流回路 - Google Patents
演算整流回路Info
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- JP3226105B2 JP3226105B2 JP19730391A JP19730391A JP3226105B2 JP 3226105 B2 JP3226105 B2 JP 3226105B2 JP 19730391 A JP19730391 A JP 19730391A JP 19730391 A JP19730391 A JP 19730391A JP 3226105 B2 JP3226105 B2 JP 3226105B2
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Description
【０００１】
【産業上の利用分野】本発明は、交流入力電流を整流す
る演算整流回路に係るものであって、特にその動作電圧
が低くしかも温度依存性の低い演算整流回路に関するも
のである。
る演算整流回路に係るものであって、特にその動作電圧
が低くしかも温度依存性の低い演算整流回路に関するも
のである。
【０００２】
【従来の技術】従来の演算整流回路の原理図を図２に示
す。この回路は、入力端子１に交流電流ＩINを印加した
とき、その極性が正（流入）のときは、演算増幅器２の
出力が接地電位となるので、トランジスタＱ１、Ｑ２の
エミッタ電流がその演算増幅器２の出力側に流れ込み、
そのトランジスタＱ１、Ｑ２にコレクタ電流が流れる。
トランジスタＱ１のコレクタ電流は入力端子１から流入
する電流Ｉ1Aであり、トランジスタＱ２のコレクタ電流
は出力端子３に流れる電流Ｉ3Aであって、両電流の瞬時
値はほぼ同じである。このとき、トランジスタＱ３は遮
断している。
す。この回路は、入力端子１に交流電流ＩINを印加した
とき、その極性が正（流入）のときは、演算増幅器２の
出力が接地電位となるので、トランジスタＱ１、Ｑ２の
エミッタ電流がその演算増幅器２の出力側に流れ込み、
そのトランジスタＱ１、Ｑ２にコレクタ電流が流れる。
トランジスタＱ１のコレクタ電流は入力端子１から流入
する電流Ｉ1Aであり、トランジスタＱ２のコレクタ電流
は出力端子３に流れる電流Ｉ3Aであって、両電流の瞬時
値はほぼ同じである。このとき、トランジスタＱ３は遮
断している。
【０００３】次に、入力端子１に流れる電流の極性が負
（流出）のときは、演算増幅器２の出力が電源電圧とな
り、バイアス信号発生器４が駆動されてバイアス電圧を
発生し、このバイアス電圧によってトランジスタＱ３が
導通する。この結果、そのトランジスタＱ３のコレクタ
電流が出力端子３から出力電流Ｉ3Bとして流入する。こ
の電流は入力電流Ｉ1Bの瞬時値とほぼ同じである。トラ
ンジスタＱ３の利得を大きくすればその誤差は少なくな
る。このとき、トランジスタＱ１、Ｑ２は遮断してい
る。以上のようにして、入力端子１に入力する交流電流
が整流されて出力端子３に得られる。
（流出）のときは、演算増幅器２の出力が電源電圧とな
り、バイアス信号発生器４が駆動されてバイアス電圧を
発生し、このバイアス電圧によってトランジスタＱ３が
導通する。この結果、そのトランジスタＱ３のコレクタ
電流が出力端子３から出力電流Ｉ3Bとして流入する。こ
の電流は入力電流Ｉ1Bの瞬時値とほぼ同じである。トラ
ンジスタＱ３の利得を大きくすればその誤差は少なくな
る。このとき、トランジスタＱ１、Ｑ２は遮断してい
る。以上のようにして、入力端子１に入力する交流電流
が整流されて出力端子３に得られる。
【０００４】ここで、バイアス発生器４の存在について
説明する。このバイアス発生器４を使用せず、演算増幅
器２の出力をトランジスタＱ３のベースに直接接続する
と、トランジスタＱ１およびＱ２と、トランジスタＱ３
との一方が遮断して他方が導通を開始するまでの時間
は、演算増幅器４のスルーレイトによって決る。入力電
流ＩINの周波数が低いときは、このスルーレイトは問題
とならないが、高い周波数になると問題となる。バイア
ス信号発生器４は、このような演算増幅器３に要求され
るスルーレイトを軽減するために設けられるものであ
る。
説明する。このバイアス発生器４を使用せず、演算増幅
器２の出力をトランジスタＱ３のベースに直接接続する
と、トランジスタＱ１およびＱ２と、トランジスタＱ３
との一方が遮断して他方が導通を開始するまでの時間
は、演算増幅器４のスルーレイトによって決る。入力電
流ＩINの周波数が低いときは、このスルーレイトは問題
とならないが、高い周波数になると問題となる。バイア
ス信号発生器４は、このような演算増幅器３に要求され
るスルーレイトを軽減するために設けられるものであ
る。
【０００５】このバイアス発生器４によって発生したバ
イアス電圧は、トランジスタＱ３のベース・エミッタを
経由して流れ出す循環電流ＩCIRCを生じる。この循環電
流ＩCIRCは整流動作の誤差信号となるので、バイアス電
圧の値はスルーレイトと動作誤差との兼ね合いから決定
される。具体的には、出力電流の値の最小値の１／５〜
１／１０倍程度に設定されるが、このように小さい場合
は、演算増幅器２のスルーレイトの要求が厳しくなるた
め、正確なレベル設定が要求され、温度依存性も小さい
必要がある。
イアス電圧は、トランジスタＱ３のベース・エミッタを
経由して流れ出す循環電流ＩCIRCを生じる。この循環電
流ＩCIRCは整流動作の誤差信号となるので、バイアス電
圧の値はスルーレイトと動作誤差との兼ね合いから決定
される。具体的には、出力電流の値の最小値の１／５〜
１／１０倍程度に設定されるが、このように小さい場合
は、演算増幅器２のスルーレイトの要求が厳しくなるた
め、正確なレベル設定が要求され、温度依存性も小さい
必要がある。
【０００６】そこで、図３に示すように改良した演算整
流回路が提案されている。図２におけるものと同一のも
のには同一の符号を付している。この回路では、トラン
ジスタＱ３のベースとトランジスタＱ１、Ｑ２の共通エ
ミッタとの間の電圧がバイアス電圧ＶBIASとなる。
流回路が提案されている。図２におけるものと同一のも
のには同一の符号を付している。この回路では、トラン
ジスタＱ３のベースとトランジスタＱ１、Ｑ２の共通エ
ミッタとの間の電圧がバイアス電圧ＶBIASとなる。
【０００７】この電圧ＶBIASは、抵抗Ｒ２の電圧をＶR2
とし、ＮＰＮトランジスタのベース・コレクタを共通接
続して構成したダイオードＱ４のベース・エミッタ間電
圧をＶBE 4 、トランジスタＱ５のベース・エミッタ間電
圧をＶBE 5 とすると、 ＶBIAS＝ＶR2＋ＶBE 4 −ＶBE 5 （１） となる。
とし、ＮＰＮトランジスタのベース・コレクタを共通接
続して構成したダイオードＱ４のベース・エミッタ間電
圧をＶBE 4 、トランジスタＱ５のベース・エミッタ間電
圧をＶBE 5 とすると、 ＶBIAS＝ＶR2＋ＶBE 4 −ＶBE 5 （１） となる。
【０００８】ここで、抵抗Ｒ２を流れる電流はトランジ
スタＱ６、抵抗Ｒ３（＝Ｒ２）を流れしかも同一とみな
せるので、抵抗Ｒ３の電圧をＶR3、トランジスタＱ６の
ベース・エミッタ間電圧をＶBE 6 とすると、式（１）中
の「ＶR2＋ＶBE 4 」は ＶR2＋ＶBE 4 ＝ＶR3＋ＶBE 6 となる。
スタＱ６、抵抗Ｒ３（＝Ｒ２）を流れしかも同一とみな
せるので、抵抗Ｒ３の電圧をＶR3、トランジスタＱ６の
ベース・エミッタ間電圧をＶBE 6 とすると、式（１）中
の「ＶR2＋ＶBE 4 」は ＶR2＋ＶBE 4 ＝ＶR3＋ＶBE 6 となる。
【０００９】また、トランジスタＱ５のコレクタ電流と
ダイオードＱ７の電流は、同一電流ＩA の電流源５、６
からの電流が供給され同一であるので式（１）中の「Ｖ
BE 5」は、 ＶBE 5 ＝ＶBE 7 となる。つまり、式（１）は、次のように書き換えるこ
とができる。 ＶBIAS＝ＶR3＋ＶBE 6 −ＶBE 7 （２） この式（２）は、ノード７と８の間の電圧である。
ダイオードＱ７の電流は、同一電流ＩA の電流源５、６
からの電流が供給され同一であるので式（１）中の「Ｖ
BE 5」は、 ＶBE 5 ＝ＶBE 7 となる。つまり、式（１）は、次のように書き換えるこ
とができる。 ＶBIAS＝ＶR3＋ＶBE 6 −ＶBE 7 （２） この式（２）は、ノード７と８の間の電圧である。
【００１０】従ってこのバイアス電圧は、ダイオードＱ
８、Ｑ９ベース・エミッタ間電圧をＶBE 8 、ＶBE 9 、抵
抗Ｒ４の電圧をＶR4とすると、 ＶBIAS＝ＶBE 8 ＋ＶBE 9 −ＶR4 （３） となる。
８、Ｑ９ベース・エミッタ間電圧をＶBE 8 、ＶBE 9 、抵
抗Ｒ４の電圧をＶR4とすると、 ＶBIAS＝ＶBE 8 ＋ＶBE 9 −ＶR4 （３） となる。
【００１１】そして、ＶT をサーマル電圧、Ｉｓを飽和
電流、トランジスタＱ１０のベース・エミッタ間電圧を
ＶBE 1 0、ダイオードＱ１１の電圧をＶBE 1 1とし、定電流
源９の電流をＩB 、定電流源１０の電流をＩA 、ｌn を
自然対数とすると、式（３）中の右の各々の項は、 ＶBE 8 ＝ＶBE 9 ＝ＶT ・ｌn （ＩA ／ＩS ） ＶR4 ＝（ＶBE 1 0＋ＶBE 1 1−ＶBE 8 −ＶBE 9 ）Ｒ４／Ｒ５ （４） ここで、式（４）中の「ＶBE 1 0、ＶBE 1 1」は ＶBE 1 0＝ＶBE 1 1＝ＶT ・ｌn （ＩB ／ＩS ） よって式（４）は、 ＶR4 ＝２ＶT ・ｌn （ＩB ／ＩA ）・Ｒ４／Ｒ５ となる。
電流、トランジスタＱ１０のベース・エミッタ間電圧を
ＶBE 1 0、ダイオードＱ１１の電圧をＶBE 1 1とし、定電流
源９の電流をＩB 、定電流源１０の電流をＩA 、ｌn を
自然対数とすると、式（３）中の右の各々の項は、 ＶBE 8 ＝ＶBE 9 ＝ＶT ・ｌn （ＩA ／ＩS ） ＶR4 ＝（ＶBE 1 0＋ＶBE 1 1−ＶBE 8 −ＶBE 9 ）Ｒ４／Ｒ５ （４） ここで、式（４）中の「ＶBE 1 0、ＶBE 1 1」は ＶBE 1 0＝ＶBE 1 1＝ＶT ・ｌn （ＩB ／ＩS ） よって式（４）は、 ＶR4 ＝２ＶT ・ｌn （ＩB ／ＩA ）・Ｒ４／Ｒ５ となる。
【００１２】以上から、式（３）は、 ＶBIAS＝２ＶT ・ｌn （ＩA ／ＩS ） −２ＶT ・ｌn （ＩB ／ＩA ）・Ｒ４／Ｒ５ （５）となる。そして、循環電流ＩCIRCは、 ＩCIRC＝ＩS ・ｅｘｐ（ＶBIAS／２ＶT ） （６）で表され、この式（６）に式（５）を代入する
と、 ＩCIRC＝ＩA ・（ＩB ／ＩA ）-R4/R5 （７） となる。すなわち、Ｒ４／Ｒ５を適当に設定することに
より、希望の循環電流に設定できる。また、温度は定電
流ＩA とＩB にのみ依存する。
と、 ＩCIRC＝ＩA ・（ＩB ／ＩA ）-R4/R5 （７） となる。すなわち、Ｒ４／Ｒ５を適当に設定することに
より、希望の循環電流に設定できる。また、温度は定電
流ＩA とＩB にのみ依存する。
【００１３】
【発明が解決しようとする課題】ところが、図３に示す
回路では、これを電源＋Ｖccと−ＶCCの間に５Ｖの電源
電圧を印加して動作させる場合、次に示すような問題が
あった。この演算整流回路に入力端子１から電流が流れ
込む（正の電流）とき、トランジスタＱ１、Ｑ２以外に
トランジスタＱ５も導通するが、このとき正常動作させ
るためには、接地と−ＶCCとの間の電圧Ｖｐは、 Ｖｐ＝ＶBE 2 ＋ＶBE 5 ＋ＶBE 8 ＋ＶBE 9 ＋Ｖsa （８） となる。Ｖsaは電流源１０をトランジスタとしたときの
飽和電圧である。
回路では、これを電源＋Ｖccと−ＶCCの間に５Ｖの電源
電圧を印加して動作させる場合、次に示すような問題が
あった。この演算整流回路に入力端子１から電流が流れ
込む（正の電流）とき、トランジスタＱ１、Ｑ２以外に
トランジスタＱ５も導通するが、このとき正常動作させ
るためには、接地と−ＶCCとの間の電圧Ｖｐは、 Ｖｐ＝ＶBE 2 ＋ＶBE 5 ＋ＶBE 8 ＋ＶBE 9 ＋Ｖsa （８） となる。Ｖsaは電流源１０をトランジスタとしたときの
飽和電圧である。
【００１４】ここで、ＶBE＝０．６５Ｖ、Ｖsa＝０．３
Ｖとすると、電圧Ｖｐ＝２．９Ｖとなる。よって、＋Ｖ
ccと−ＶCCの間の電圧はその２倍の５．８Ｖとなる。つ
まり、５Ｖの電源ではこの回路は動作しないのである。
Ｖとすると、電圧Ｖｐ＝２．９Ｖとなる。よって、＋Ｖ
ccと−ＶCCの間の電圧はその２倍の５．８Ｖとなる。つ
まり、５Ｖの電源ではこの回路は動作しないのである。
【００１５】本発明の目的は、電源電圧が５Ｖで動作
し、しかも温度特性も良好な演算整流回路を提供するこ
とである。
し、しかも温度特性も良好な演算整流回路を提供するこ
とである。
【００１６】
【課題を解決するための手段】このために本発明は、使
用するトランジスタのサーマル電圧に比例する基準電流
を出力する基準電流発生部（１１）と、非反転入力端子
が接地され、反転入力端子が電流入力端子（１）に接続
された演算増幅器（２）、コレクタとベースを上記電流
入力端子（１）に接続したＮＰＮ型の第１のトランジス
タ（Ｑ１）、エミッタを該第１のトランジスタ（Ｑ１）
のエミッタと共通接続しベースを上記電流入力端子
（１）に接続しコレクタを電流出力端子（３）に接続し
たＮＰＮ型の第２のトランジスタ（Ｑ２）、コレクタを
上記電流出力端子（３）に接続しエミッタを上記電流入
力端子（１）に接続したＮＰＮ型の第３のトランジスタ
（Ｑ３）、該第３のトランジスタ（Ｑ３）のベースに一
端が接続された第１の抵抗（Ｒ２）、該第１の抵抗（Ｒ
２）の他端に接続されたＮＰＮ型のトランジスタからな
る第１のダイオード（Ｑ４）、該第１のダイオード（Ｑ
４）のカソード側にコレクタが接続されエミッタが第２
の抵抗（Ｒ３３）を介して負電源端子に接続された第４
のトランジスタ（Ｑ４８）、上記第１、第２のトランジ
スタ（Ｑ１，Ｑ２）のエミッタ共通接続点と正電源端子
の間に接続され上記基準電流と同じ電流が流れる電流源
（５）、上記第１、第２のトランジスタ（Ｑ１，Ｑ２）
のエミッタ共通接続点にエミッタが接続されベースが上
記第１のダイオード（Ｑ４）のカソードに接続されコレ
クタが上記負電源端子に接続された第５のトランジスタ
（Ｑ５）、およびコレクタが正電源端子に接続されベー
スが上記演算増幅器（２）の出力端子に接続されエミッ
タが上記第３のトランジスタ（Ｑ３）のベースに接続さ
れたＮＰＮ型の第６のトランジスタ（Ｑ４９）を有する
整流部（１３）と、上記基準電流が流れる直列接続の第
２、第３のダイオード（Ｑ４０，Ｑ４１）、上記基準電
流が流れる第３の抵抗（Ｒ２９）、および上記第４のト
ランジスタ（Ｑ４８）と組でカレントミラー回路を構成
する第７のトランジスタ（Ｑ４６）を有し、上記直列接
続の第２、第３のダイオード（Ｑ４０，Ｑ４１）と上記
第３の抵抗（Ｒ２９）との間に上記直列接続の第２、第
３のダイオード（Ｑ４０，Ｑ４１）側が高くなるバイア
ス電圧を発生させ、該バイアス電圧を上記カレントミラ
ー回路を経由して上記第３のトランジスタ（Ｑ３）のベ
ースと上記第１、第２のト ランジスタ（Ｑ１，Ｑ２）の
エミッタ共通接続点との間に印加するバイアス電圧発生
部（１２）と、を具備することを特徴とする演算整流回
路とした。
用するトランジスタのサーマル電圧に比例する基準電流
を出力する基準電流発生部（１１）と、非反転入力端子
が接地され、反転入力端子が電流入力端子（１）に接続
された演算増幅器（２）、コレクタとベースを上記電流
入力端子（１）に接続したＮＰＮ型の第１のトランジス
タ（Ｑ１）、エミッタを該第１のトランジスタ（Ｑ１）
のエミッタと共通接続しベースを上記電流入力端子
（１）に接続しコレクタを電流出力端子（３）に接続し
たＮＰＮ型の第２のトランジスタ（Ｑ２）、コレクタを
上記電流出力端子（３）に接続しエミッタを上記電流入
力端子（１）に接続したＮＰＮ型の第３のトランジスタ
（Ｑ３）、該第３のトランジスタ（Ｑ３）のベースに一
端が接続された第１の抵抗（Ｒ２）、該第１の抵抗（Ｒ
２）の他端に接続されたＮＰＮ型のトランジスタからな
る第１のダイオード（Ｑ４）、該第１のダイオード（Ｑ
４）のカソード側にコレクタが接続されエミッタが第２
の抵抗（Ｒ３３）を介して負電源端子に接続された第４
のトランジスタ（Ｑ４８）、上記第１、第２のトランジ
スタ（Ｑ１，Ｑ２）のエミッタ共通接続点と正電源端子
の間に接続され上記基準電流と同じ電流が流れる電流源
（５）、上記第１、第２のトランジスタ（Ｑ１，Ｑ２）
のエミッタ共通接続点にエミッタが接続されベースが上
記第１のダイオード（Ｑ４）のカソードに接続されコレ
クタが上記負電源端子に接続された第５のトランジスタ
（Ｑ５）、およびコレクタが正電源端子に接続されベー
スが上記演算増幅器（２）の出力端子に接続されエミッ
タが上記第３のトランジスタ（Ｑ３）のベースに接続さ
れたＮＰＮ型の第６のトランジスタ（Ｑ４９）を有する
整流部（１３）と、上記基準電流が流れる直列接続の第
２、第３のダイオード（Ｑ４０，Ｑ４１）、上記基準電
流が流れる第３の抵抗（Ｒ２９）、および上記第４のト
ランジスタ（Ｑ４８）と組でカレントミラー回路を構成
する第７のトランジスタ（Ｑ４６）を有し、上記直列接
続の第２、第３のダイオード（Ｑ４０，Ｑ４１）と上記
第３の抵抗（Ｒ２９）との間に上記直列接続の第２、第
３のダイオード（Ｑ４０，Ｑ４１）側が高くなるバイア
ス電圧を発生させ、該バイアス電圧を上記カレントミラ
ー回路を経由して上記第３のトランジスタ（Ｑ３）のベ
ースと上記第１、第２のト ランジスタ（Ｑ１，Ｑ２）の
エミッタ共通接続点との間に印加するバイアス電圧発生
部（１２）と、を具備することを特徴とする演算整流回
路とした。
【００１７】
【実施例】以下、本発明の実施例について説明する。図
１はその一実施例の演算整流回路の回路図である。前述
した図２、図３におけるものと同一のものには同一の符
号を付した。１１は基準電流発生部であり、トランジス
タＱ２１〜Ｑ３６、抵抗Ｒ１１〜Ｒ２４で構成されてい
る。この回路では、トランジスタＱ３３のエミッタ面積
をトランジスタＱ３２のそれのＫ倍に設定すると、その
トランジスタＱ３２のコレクタ電流ＩR （基準電流）
は、 ＩR ＝（ＶT ・ｌn Ｋ）／Ｒ１５ （９） となる。このようにこの電流ＩR はサーマル電圧に比例
した電流となり、図１に示すように、トランジスタＱ２
３、Ｑ２４、Ｑ２６、Ｑ３５のコレクタ電流となる。
１はその一実施例の演算整流回路の回路図である。前述
した図２、図３におけるものと同一のものには同一の符
号を付した。１１は基準電流発生部であり、トランジス
タＱ２１〜Ｑ３６、抵抗Ｒ１１〜Ｒ２４で構成されてい
る。この回路では、トランジスタＱ３３のエミッタ面積
をトランジスタＱ３２のそれのＫ倍に設定すると、その
トランジスタＱ３２のコレクタ電流ＩR （基準電流）
は、 ＩR ＝（ＶT ・ｌn Ｋ）／Ｒ１５ （９） となる。このようにこの電流ＩR はサーマル電圧に比例
した電流となり、図１に示すように、トランジスタＱ２
３、Ｑ２４、Ｑ２６、Ｑ３５のコレクタ電流となる。
【００１８】１２はバイアス電圧発生部であり、トラン
ジスタＱ３８〜Ｑ４７、抵抗Ｒ２５〜Ｒ３０で構成され
ている。ここでは、上記基準電流発生部１１で発生した
電流ＩR が、トランジスタＱ３８、Ｑ３９のコレクタを
流れる。
ジスタＱ３８〜Ｑ４７、抵抗Ｒ２５〜Ｒ３０で構成され
ている。ここでは、上記基準電流発生部１１で発生した
電流ＩR が、トランジスタＱ３８、Ｑ３９のコレクタを
流れる。
【００１９】１３は整流部であり、図３のトランジスタ
Ｑ１〜Ｑ５以外にトランジスタＱ４８〜Ｑ５０、図３の
抵抗Ｒ１、Ｒ２以外に抵抗Ｒ３３を具備する。
Ｑ１〜Ｑ５以外にトランジスタＱ４８〜Ｑ５０、図３の
抵抗Ｒ１、Ｒ２以外に抵抗Ｒ３３を具備する。
【００２０】さて、入力端子１の入力電流が正極性のと
きは、演算増幅器２の出力が負極性となってトランジス
タＱ４９がカットオフし、トランジスタＱ３もカットオ
フする。このときは、入力端子１から流入する電流によ
りトランジスタＱ１、Ｑ２が導通して、トランジスタＱ
５０も導通し、出力端子３から電流を流入する。
きは、演算増幅器２の出力が負極性となってトランジス
タＱ４９がカットオフし、トランジスタＱ３もカットオ
フする。このときは、入力端子１から流入する電流によ
りトランジスタＱ１、Ｑ２が導通して、トランジスタＱ
５０も導通し、出力端子３から電流を流入する。
【００２１】逆に、入力端子１の入力電流が負極性のと
きは、トランジスタＱ１、Ｑ２、Ｑ５０はカットオフす
る。また、演算増幅器２の出力が正極性となり、トラン
ジスタＱ４９が導通して、トランジスタＱ３が導通し、
出力端子３から電流を流入する。
きは、トランジスタＱ１、Ｑ２、Ｑ５０はカットオフす
る。また、演算増幅器２の出力が正極性となり、トラン
ジスタＱ４９が導通して、トランジスタＱ３が導通し、
出力端子３から電流を流入する。
【００２２】ここで、トランジスタＱ３のバイアス電圧
は、図３と同様に、トランジスタＱ１、Ｑ２の共通接続
点とトランジスタＱ３のベースとの間の電圧ＶBIASであ
り、前述の式（１）で得られる。
は、図３と同様に、トランジスタＱ１、Ｑ２の共通接続
点とトランジスタＱ３のベースとの間の電圧ＶBIASであ
り、前述の式（１）で得られる。
【００２３】トランジスタＱ４６とＱ４８はカレントミ
ラー回路を構成しており、そのカレントミラー比が１：
１のときは、両トランジスタのコレクタ電流は同一であ
り、抵抗Ｒ３０（＝Ｒ２）の両端の電圧をＶR3 0 、トラ
ンジスタＱ４４のベース・エミッタ間電圧をＶBE 4 4とす
ると、式（１）の「ＶR2 ＋ＶBE 4 」は、 ＶR2 ＋ＶBE 4 ＝ＶR3 0 ＋ＶBE 4 4 となる。
ラー回路を構成しており、そのカレントミラー比が１：
１のときは、両トランジスタのコレクタ電流は同一であ
り、抵抗Ｒ３０（＝Ｒ２）の両端の電圧をＶR3 0 、トラ
ンジスタＱ４４のベース・エミッタ間電圧をＶBE 4 4とす
ると、式（１）の「ＶR2 ＋ＶBE 4 」は、 ＶR2 ＋ＶBE 4 ＝ＶR3 0 ＋ＶBE 4 4 となる。
【００２４】更に、定電流源５の電流ＩA とトランジス
タＱ３８のコレクタ電流ＩR が、ＩA ＝ＩR であったと
すると、式（１）のＶBE 5 は、 ＶBE 5 ＝ＶBE 4 2 となる。ＶBE 4 2はトランジスタＱ４２のベース・エミッ
タ間電圧である。よって、式（１）は次のように書き直
すことができる。 ＶBIAS＝ＶR3 0 ＋ＶBE 4 4−ＶBE 4 2 （１０） これは、ノード１４と１５の間の電圧である。
タＱ３８のコレクタ電流ＩR が、ＩA ＝ＩR であったと
すると、式（１）のＶBE 5 は、 ＶBE 5 ＝ＶBE 4 2 となる。ＶBE 4 2はトランジスタＱ４２のベース・エミッ
タ間電圧である。よって、式（１）は次のように書き直
すことができる。 ＶBIAS＝ＶR3 0 ＋ＶBE 4 4−ＶBE 4 2 （１０） これは、ノード１４と１５の間の電圧である。
【００２５】よって、このノード１４と１５の別の経路
から、ＶBE40をダイオード接続のトランジスタＱ４０の
ベース・エミッタ間電圧、ＶBE41をダイオード接続のト
ランジスタＱ４１のベース・エミッタ間電圧、ＶR29を
抵抗Ｒ２９の両端の電圧とすると、式（１０）は、 ＶBIAS＝ＶBE40＋ＶBE41−ＶR29 ( １１) となる。
から、ＶBE40をダイオード接続のトランジスタＱ４０の
ベース・エミッタ間電圧、ＶBE41をダイオード接続のト
ランジスタＱ４１のベース・エミッタ間電圧、ＶR29を
抵抗Ｒ２９の両端の電圧とすると、式（１０）は、 ＶBIAS＝ＶBE40＋ＶBE41−ＶR29 ( １１) となる。
【００２６】ところで、トランジスタＱ４０、Ｑ４１、
抵抗Ｒ２９には上記した基準電流ＩRが流れており、 ＶBE40＝ＶBE41＝ＶT・ln（ＩR／ＩS） (１ ２) ＶR29＝ＩR・Ｒ２９＝[（ＶT・ln Ｋ）／Ｒ１５]・Ｒ２９ ＝ＶT・（Ｒ２９／Ｒ１５）・ln Ｋ (１３) となる。この式（１２）、（１３）を式（１１）に代入
すると、 ＶBIAS＝２ＶT・ln（ＩR／ＩS）・ＫR29/(2R15) （１４）
抵抗Ｒ２９には上記した基準電流ＩRが流れており、 ＶBE40＝ＶBE41＝ＶT・ln（ＩR／ＩS） (１ ２) ＶR29＝ＩR・Ｒ２９＝[（ＶT・ln Ｋ）／Ｒ１５]・Ｒ２９ ＝ＶT・（Ｒ２９／Ｒ１５）・ln Ｋ (１３) となる。この式（１２）、（１３）を式（１１）に代入
すると、 ＶBIAS＝２ＶT・ln（ＩR／ＩS）・ＫR29/(2R15) （１４）
【００２７】このように、ＶT比例の基準電流ＩRを作成
して、これをダイオード（Ｑ４０、Ｑ４１）と抵抗Ｒ２
９に別々に流し、ダイオード側で負の温度係数の電圧を
得、抵抗側で正の温度係数の電圧を得て、その両電圧の
電位差が負の温度係数をもつようにしてから、その電位
差[式（１１）、（１４）]を整流用トランジスタＱ３の
バイアス電圧として印加するものであり、温度依存性の
小さいバイアス電圧となる。
して、これをダイオード（Ｑ４０、Ｑ４１）と抵抗Ｒ２
９に別々に流し、ダイオード側で負の温度係数の電圧を
得、抵抗側で正の温度係数の電圧を得て、その両電圧の
電位差が負の温度係数をもつようにしてから、その電位
差[式（１１）、（１４）]を整流用トランジスタＱ３の
バイアス電圧として印加するものであり、温度依存性の
小さいバイアス電圧となる。
【００２８】循環電流ＩCIRCは、式（６）のとおりであ
り、この式（６）に式（１４）を代入すると、 ＩCIRC＝ＩC3 8 ・ＫR29/(2R15) （１５） となる。この結果、抵抗Ｒ２９とＲ１５の比を適当に設
定することにより、希望の値に設定することができる。
このとき、温度特性は電流ＩC3 8 （＝ＩR ）のみに依存
する。
り、この式（６）に式（１４）を代入すると、 ＩCIRC＝ＩC3 8 ・ＫR29/(2R15) （１５） となる。この結果、抵抗Ｒ２９とＲ１５の比を適当に設
定することにより、希望の値に設定することができる。
このとき、温度特性は電流ＩC3 8 （＝ＩR ）のみに依存
する。
【００２９】次に、接地と電源電圧−Ｖccの間の電圧
は、ＶBE1をトランジスタＱ１のベース・エミッタ間電
圧、ＶBE5をトランジスタＱ５のベース・エミッタ間電
圧、ＶCE48をトランジスタＱ４８のコレクタ・エミッタ
間電圧、ＶR33を抵抗Ｒ３３の両端の電圧とすると、 Ｖｐ＝ＶBE1＋ＶBE5 ＋ＶCE48＋ＶR33 （ １６） となり、ＶBE1＝ＶBE5＝0.65Ｖ、ＶCE48＝0.3Ｖであ
り、ＶR33＝0.2Ｖ程度であるので、その−Ｖccの電圧は
1.8Ｖ程度となり、正負で3.6Ｖとなって、５Ｖ電源でも
充分に動作する。
は、ＶBE1をトランジスタＱ１のベース・エミッタ間電
圧、ＶBE5をトランジスタＱ５のベース・エミッタ間電
圧、ＶCE48をトランジスタＱ４８のコレクタ・エミッタ
間電圧、ＶR33を抵抗Ｒ３３の両端の電圧とすると、 Ｖｐ＝ＶBE1＋ＶBE5 ＋ＶCE48＋ＶR33 （ １６） となり、ＶBE1＝ＶBE5＝0.65Ｖ、ＶCE48＝0.3Ｖであ
り、ＶR33＝0.2Ｖ程度であるので、その−Ｖccの電圧は
1.8Ｖ程度となり、正負で3.6Ｖとなって、５Ｖ電源でも
充分に動作する。
【００３０】
【発明の効果】以上から本発明によれば、低い電源電圧
で動作し、しかも温度特性の良好な整流動作を行うこと
ができるという利点がある。
で動作し、しかも温度特性の良好な整流動作を行うこと
ができるという利点がある。
【図１】 本発明の一実施例の演算整流回路の回路図で
ある。
ある。
【図２】 演算整流回路の原理的回路図である。
【図３】 従来の演算整流回路の回路図である。
１：入力端子、２：演算増幅器、３：出力端子、４：バ
イアス信号発生器、５、６：定電流源、７、８：ノー
ド、９、１０：定電流源、１１：基準電流発生部、１
２：バイアス電圧発生部、１３：整流部、１４、１５：
ノード。
イアス信号発生器、５、６：定電流源、７、８：ノー
ド、９、１０：定電流源、１１：基準電流発生部、１
２：バイアス電圧発生部、１３：整流部、１４、１５：
ノード。
Claims (1)
- 【請求項１】使用するトランジスタのサーマル電圧に比
例する基準電流を出力する基準電流発生部（１１）と、 非反転入力端子が接地され、反転入力端子が電流入力端
子（１）に接続された演算増幅器（２）、コレクタとベ
ースを上記電流入力端子（１）に接続したＮＰＮ型の第
１のトランジスタ（Ｑ１）、エミッタを該第１のトラン
ジスタ（Ｑ１）のエミッタと共通接続しベースを上記電
流入力端子（１）に接続しコレクタを電流出力端子
（３）に接続したＮＰＮ型の第２のトランジスタ（Ｑ
２）、コレクタを上記電流出力端子（３）に接続しエミ
ッタを上記電流入力端子（１）に接続したＮＰＮ型の第
３のトランジスタ（Ｑ３）、該第３のトランジスタ（Ｑ
３）のベースに一端が接続された第１の抵抗（Ｒ２）、
該第１の抵抗（Ｒ２）の他端に接続されたＮＰＮ型のト
ランジスタからなる第１のダイオード（Ｑ４）、該第１
のダイオード（Ｑ４）のカソード側にコレクタが接続さ
れエミッタが第２の抵抗（Ｒ３３）を介して負電源端子
に接続された第４のトランジスタ（Ｑ４８）、上記第
１、第２のトランジスタ（Ｑ１，Ｑ２）のエミッタ共通
接続点と正電源端子の間に接続され上記基準電流と同じ
電流が流れる電流源（５）、上記第１、第２のトランジ
スタ（Ｑ１，Ｑ２）のエミッタ共通接続点にエミッタが
接続されベースが上記第１のダイオード（Ｑ４）のカソ
ードに接続されコレクタが上記負電源端子に接続された
第５のトランジスタ（Ｑ５）、およびコレクタが正電源
端子に接続されベースが上記演算増幅器（２）の出力端
子に接続されエミッタが上記第３のトランジスタ（Ｑ
３）のベースに接続されたＮＰＮ型の第６のトランジス
タ（Ｑ４９）を有する整流部（１３）と、 上記基準電流が流れる直列接続の第２、第３のダイオー
ド（Ｑ４０，Ｑ４１）、上記基準電流が流れる第３の抵
抗（Ｒ２９）、および上記第４のトランジスタ（Ｑ４
８）と組でカレントミラー回路を構成する第７のトラン
ジスタ（Ｑ４６）を有し、上記直列接続の第２、第３の
ダイオード（Ｑ４０，Ｑ４１）と上記第３の抵抗（Ｒ２
９）との間に上記直列接続の第２、第３のダイオード
（Ｑ４０，Ｑ４１）側が高くなるバイアス電圧を発生さ
せ、該バイアス電圧を上記カレントミラー回路を経由し
て上記第３のトランジスタ（Ｑ３）のベースと上記第
１、第２ のトランジスタ（Ｑ１，Ｑ２）のエミッタ共通
接続点との間に印加するバイアス電圧発生部（１２）
と、 を具備する ことを特徴とする演算整流回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19730391A JP3226105B2 (ja) | 1991-07-12 | 1991-07-12 | 演算整流回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19730391A JP3226105B2 (ja) | 1991-07-12 | 1991-07-12 | 演算整流回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0538149A JPH0538149A (ja) | 1993-02-12 |
| JP3226105B2 true JP3226105B2 (ja) | 2001-11-05 |
Family
ID=16372221
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP19730391A Expired - Lifetime JP3226105B2 (ja) | 1991-07-12 | 1991-07-12 | 演算整流回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3226105B2 (ja) |
-
1991
- 1991-07-12 JP JP19730391A patent/JP3226105B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0538149A (ja) | 1993-02-12 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
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