JPS601980B2 - 自動リセット回路 - Google Patents

Description

【発明の詳細な説明】 本発明は、フリップフロツプ回隣等に電源投入で自動的
にリセット信号を送るリセット回路に関する。

デジタル技術の分野においてはフリツプフロツプ回路が
多く用いられているが、これは周知の如くセット信号と
りセット信号によりハイ日、ローＬのいずれかの出力状
態をとる。

カゥンタなどは多数のか）るフリツプフロップの日，Ｌ
出力状態で計数を行なうが、プリセットなどを行なう特
殊な場合を除いて計数開始時にはすべてのフリップフロ
ップを初期状態（これをリセット状態という）にする必
要がある。また最近集積回路は益々大規模化しつ）あり
、チップ内に搭載されるフリップフロッブ、各種ゲート
、その他回路素子の数は極めて多数になっているが、そ
の割ににチップのピン数は制限されており、電源、信号
線などにピンが優先割当てされるので、初期状態へのり
セット用信号などのいわば付加的なものはピンを使用し
ないことが望まれている。そこでか）るリセット信号出
力回路はＩＣ内に組込み、電源投入で電源珠豪電位が立
上るとき自動的にリセット信号を出力させることが考え
られている。本発明もこの種目動リセット信号出力回路
を提供しようとするものであり、その特徴とする所は電
源が投入されて電源線の電位が定常値へ立上るとき、そ
の立上り途中の第１のレベルでオンになってリセツト信
号を出力するトランジスタ回路と、該第１のレベルより
大きい第２のレベルに電源鞠塚電位が到達するときオン
になって前記トランジスタ回路のリセット信号出力を停
止させ、電源線爵位が前記第１のレベルより低い所定レ
ベル以下に低下する迄オン状態を維持するラッチ回路と
からなる点にある。

この回路によればＩＣチップへの電源投入で自動的にリ
セット信号が出力されるからＩＣチップのピン数を増加
させることがなく、またラッチ回路を備えていて電源電
位が低下してもリセット信号を出力することはないから
誤動作の恐れがない利点が得られる。以下、実施例に基
づいて本発明を詳細に説明する。第１図は本発明の実施
例を示す図であり、破線ａで囲まれた電源線１，の電圧
Ｖｃｃの検出回路部分、破線ｂで囲まれたサィリスタの
構成を持つラッチ回路部分、それの後の破線で囲まれて
いないセット又はリセット信号出力回路部分からなる。

検出回路ａは抵抗Ｒ，、３個のダイオードＤ、抵抗Ｒ２
を直列接続して成る。ラッチ回路ｂは抵抗Ｒ３をｐｎｐ
トランジスタＴ２のェミッタＥ２に、該トランジスタの
コレクタＣ２をトランジスタＴ，のベースＢ，に、そし
てトランジスタＴ，のコレクタＣ，をトランジスタＴ２
のベースＢ２にそれぞれ接続して成る。セット又はリセ
ット信号の出力回路は、抵抗Ｒ４をトランジスタＴのコ
レクタＣ３に、トランジスタＬのェミッタＥ３を抵抗Ｒ
５とトランジスタＴ４のベースＢ４へ接続し、抵抗Ｒ６
はトランジスタＴ４のコレクタＣ４にそれぞれ接続して
成る。そしてトランジスタＴ，のベースＢは抵抗Ｒ２と
ダイオードＤとの接続点に接続して入力信号を受けるよ
うにし、トランジスタＴ３のベース＆は抵抗Ｒ３とトラ
ンジスタＴ２のェミッタＥ２との接続点に接続し、抵抗
Ｒ，，Ｒ３，Ｒ４，Ｒ６の各他端は共通に電源線１，へ
接続し、さらに抵抗Ｒ２、トランジスタＴ，のェミッタ
Ｅ，、抵抗Ｒ５およびトランジスタＴ４のェミッタＴ４
は共通に他方の電源線（グランド）１２に接続する。セ
ット又はリセット信号ＶｏはトランジスタＴ４のコレク
タＣ４から取り出す。次に第１図と第２図を参照し乍ら
本回路の動作を説明する。電源を投入すると電圧線１，
の電位Ｖｃｃは零から立上つて、例えば５Ｖなどの定常
値に落着く。

この電圧立上りの途中において電圧Ｖｃｃが２Ｖ８８（
ＶＢＥはトランジスタのベース、ェミツタ間蟹圧で０．
桝程度。これはダイオードＤの順万向電圧降下とも等し
い。）に達すると、トランジスタＬ，Ｔ４共にオンとな
り、電源電圧と共に上昇していた出力電圧Ｖｏは○（ロ
ーレベル）に落ちる。検出回路ａではダイオードＤが３
個直列に接続されているのでこの回路ではまだ電流が流
れず、従ってラツチ回路ｂのトランジスタＴ，はベース
電流を供給されないからオフであり、この結果トランジ
スタＴ２もオフである。電圧ＶｃｃがＶｃｃ＝４ＶＢ８
（Ｖ）以上になると、電流ｌａが抵抗Ｒ，、３個のダイ
オードＤ、トランジスタＴ，のベースＢおよびェミッタ
Ｅ，を通って流れ、該トランジスタＴ，はベース電流を
供給されてオソとなる。この結果抵抗Ｒ３、トランジス
タＴ２のェミッタＥ２、ベースＢ２、トランジスタＴ，
のコレクタＣ，、エミツタＥ，の経路に電流が流れ、ト
ランジスタＴ２はベース電流を供孫貧されてオンとなる
。こうしてトランジスタＴ，，Ｔ２共にオンになり、し
かも一方のトランジスタのベース電流は他方のトランジ
スタにより供給されるからラッチされた状態となり、入
力信号である検出回路ｂの抵孔Ｒ２とダイオードＤの接
続点の電圧とは無関係に互いに他方をオン状態に保持し
合う。つまりトランジスタＴ，，Ｌはサィリスタ回路を
構成し、一旦ベースＢに電圧がか）つてオンになると電
源電圧Ｖｃｃを○近傍（Ｖ８８程度）まで落さない限り
オン状態を保持する。トランジスタＴ，，Ｔ２がオンに
なるとトランジスタ公のベースはローレベルに落され、
トランジスタＴ３はベース電流が供給されないのでオフ
となり、従ってトランジスタＴ４もオフとなって出力電
圧ＶｏはＶｏ：Ｖｃｃとなり、リセット信号としての機
能を矢なう。こうして出力電圧Ｖｏは電源立上り特に第
２図で矢印Ｆ，，Ｆ２，Ｆ３，Ｆ４で示す経路を辿り、
２Ｖ８８〜４Ｖ８８の期間でリセツト信号となる。ここ
で第１図ａにある直列接続されたダイオードの数や順方
向電圧を変更することにより、リセツト信号がなくなる
電源電圧を４ＶＢ８以外の値とすることも可能である。
ラツチ回路がオンになると電圧Ｖｃｃを下げてもオン状
態が続くので矢印Ｆ５，Ｆ６で示すように出力電圧Ｖ６
は電源Ｖｃｃの低下と同じ経過を辿り、リセット信号は
生じない。従って電源を切る場合または何らかの原因で
電源電圧の低下があってもリセット信号は出ない。これ
は、例えばＴＴＵ司路では電源電圧Ｖｃｃを別付近にし
て動作させるのが通常であるが、実際には３Ｖ付近まで
低下しても動作し、か）る場合にリセット信号を生じな
いので誤動作を回避できる利点がある。第３図および第
４図は第１図におけるトランジスタＴ，．Ｔ２によるサ
ィＩＪスタ素子の構成例を示し、第３図はその平面図、
第４図は断面図である。

これらの図において、Ｓｕｂは基板であり、ｎ十ｂはｎ
＋型埋込層、Ｗはｎ型ェピタキシャル層、ｌｓｏはＷの
アイソレーション層である。またＥ２ｅ，Ｂ，ｃ，Ｅ，
ｃはエミツタＥ２、ベースＢ，、エミツタＥ，に対する
コンタクト部分、ＬにトランジスタＴ，に対する入力信
号配線、Ｌ２はトランジスタ公のベース等へ至る信号配
線である。他の符号は第１図と同じである。このような
ラテラルトランジスタＴ２、バーチカルトランジスタＴ
，、両トランジスタのベース、コレクタ領域の共用とい
うパターン配置をとると通常の工程でｐｎｐｎ素子Ｔ，
，Ｌを作ることができ、集積回路に組込むのに好適であ
る。以上詳細に説明したように本発明によれば、電源、
信号用などにＩＣチップのピンを使用し、リセット信号
用にピンを使用する必要はないのでピン数を低減でき、
電源を入れることにより自動的にセット又はリセット信
号を出すことができる。

しかも一旦動作すると電源電圧が抵下したような場合に
もリセット信号を生じることがなく、謀動作の恐れがな
い。こうして外部リセット信号端子がなくても初期状態
がさまるのでカゥンタのフリップフロップ等の試験を簡
単に行なうことができ、また不良解析にも便利である。
さらに構造が比較的簡易であり、特殊な工程によらなく
とも製作できる利点がある。

【図面の簡単な説明】

第１図は本発明の実施例を示す回路図、第２図は本発明
の動作を説明するグラフｔ第３図および第４図は本発明
の実施例に用いられるサィリスタ素子の構造を示す平面
図および断面図である。 図中Ｖｃｃは電源線電位、１，は電源線、ａは電源電圧
検出回路、ｂはラツチ回路、Ｔ３，Ｔ４はトランジスタ
。第１図 第２図 第３図 第４図

Claims (1)

1. 【特許請求の範囲】 １ 電源が投入されて電源線の電位が定常値へ立上ると
   き、その立上り途中の第１のレベルでオンになってリセ
   ツト信号を出力するトランジスタ回路と、該第１のレベ
   ルより大きい第２のレベルに電源線電位が到達するとき
   オンになって前記トランジスタ回路のリセツト信号出力
   を停止させ、電源線電位が前記第１のレベルより低い所
   定レベル以下に低下する迄オン状態を維持するラツチ回
   路とからなることを特徴とする自動リセツト回路。 ２ トランジスタ回路およびラツチ回路が集積回路チツ
   プに搭載され、該集積回路内フリツプフロツプ等のリセ
   ツト必要回路素子へ該トランジスタ回路の出力端が接続
   されたことを特徴とする特許請求の範囲第１項に記載の
   自動リセツト回路。