JPS5826392A - Ｍｏｓメモリ用センス回路 - Google Patents
Ｍｏｓメモリ用センス回路Info
- Publication number
- JPS5826392A JPS5826392A JP56124739A JP12473981A JPS5826392A JP S5826392 A JPS5826392 A JP S5826392A JP 56124739 A JP56124739 A JP 56124739A JP 12473981 A JP12473981 A JP 12473981A JP S5826392 A JPS5826392 A JP S5826392A
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- JP
- Japan
- Prior art keywords
- mos memory
- sense circuit
- transistor
- digit line
- line
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/41—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger
- G11C11/413—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction
- G11C11/417—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction for memory cells of the field-effect type
- G11C11/419—Read-write [R-W] circuits
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- Static Random-Access Memory (AREA)
- Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明はＭＯＳメモリ用センス回路に関し、特にセンス
アンプとして電流駆動型であるバイポーラ型トランジス
タを用い、ＭＯＳメモリの動作速度（読み出ｔ２速度）
を高める回路に関する。
アンプとして電流駆動型であるバイポーラ型トランジス
タを用い、ＭＯＳメモリの動作速度（読み出ｔ２速度）
を高める回路に関する。
一般に、ＭＯＳメモリ用センス回路には電圧駆動型であ
るＭＯ８型トランジスタが用いられ、該ＭＯ８型トラン
ジスタによってＭＯＳメモリのディジット線（読み出し
線）における電位変化を監視するよう構成される。すな
わち、適宜なアドレス指定によってこのＭＯＳメモリの
所定セル部から微小レベルの予記憶信号が出力され該出
力された予記憶信号の論理レベルが例えば論理″ＩＭで
あった場合、当該ディジット線の電位が上昇して当該Ｍ
Ｏ８型トランジスタがオンとなることによりこのＭＯＳ
メモリからロジックレベルを有する論理″１”の情報が
読み出される。
るＭＯ８型トランジスタが用いられ、該ＭＯ８型トラン
ジスタによってＭＯＳメモリのディジット線（読み出し
線）における電位変化を監視するよう構成される。すな
わち、適宜なアドレス指定によってこのＭＯＳメモリの
所定セル部から微小レベルの予記憶信号が出力され該出
力された予記憶信号の論理レベルが例えば論理″ＩＭで
あった場合、当該ディジット線の電位が上昇して当該Ｍ
Ｏ８型トランジスタがオンとなることによりこのＭＯＳ
メモリからロジックレベルを有する論理″１”の情報が
読み出される。
ところで、上記ＭＯＳメモリのディジット線は一般に負
荷容量が太きい。すなわち上述した予記憶信号の読み出
しに係る該ディジット線の電位変化は少ない。このため
上記ＭＯ８型トランジスタによる上記ディジット線の電
位変化検出（ディジット線′成位の論理レベル検出）に
は必要以上の時間を要し、したがってＭＯＳメモリ全体
としての読み出し速度も遅い。
荷容量が太きい。すなわち上述した予記憶信号の読み出
しに係る該ディジット線の電位変化は少ない。このため
上記ＭＯ８型トランジスタによる上記ディジット線の電
位変化検出（ディジット線′成位の論理レベル検出）に
は必要以上の時間を要し、したがってＭＯＳメモリ全体
としての読み出し速度も遅い。
また、電圧駆動型の素子である上記ＭＯ８型トランジス
タには駆動する回路の負荷容量の大きさに応じた素子寸
法が必要になるという欠点があった。
タには駆動する回路の負荷容量の大きさに応じた素子寸
法が必要になるという欠点があった。
すなわち負荷容曖の大きな回路は通常大きな素子寸法を
有するＭＯ８型トランジスタでないと駆動しきれない。
有するＭＯ８型トランジスタでないと駆動しきれない。
これらのことは、より小型でより高速な動作が望まれる
今日のコンピュータその他種々ディジモル回路にとって
太ぎな不利を招いていた。
今日のコンピュータその他種々ディジモル回路にとって
太ぎな不利を招いていた。
本発明は上記実情に鑑みてなされたもので、センスアン
プとして電流駆動型のバイポーラ型トランジスタを用い
ることにより、ディジット線における負荷容址の影響を
）Ｗ消し、ＭＯＳメモリの読みノ 出し速度を大幅に向上させるＭＯＳメモリ用センス回路
を提供するものであろう 以下、本発明に係るＭＯ８ノ乏１）用センス回路につい
て添附図面の実施例を参照し、詳細に説明する。
プとして電流駆動型のバイポーラ型トランジスタを用い
ることにより、ディジット線における負荷容址の影響を
）Ｗ消し、ＭＯＳメモリの読みノ 出し速度を大幅に向上させるＭＯＳメモリ用センス回路
を提供するものであろう 以下、本発明に係るＭＯ８ノ乏１）用センス回路につい
て添附図面の実施例を参照し、詳細に説明する。
通常のバルクのＰ−ウェルを用いるＣＭＯ８では、マス
クを追加したりまた特別な工程を追加したりすることな
（ｎ型基板（電源側）をコレクタ電極としたバイポーラ
ＮＰＮ型トランジスタを製造することができる。このト
ランジスタの構造を第１図（、）に示す。
クを追加したりまた特別な工程を追加したりすることな
（ｎ型基板（電源側）をコレクタ電極としたバイポーラ
ＮＰＮ型トランジスタを製造することができる。このト
ランジスタの構造を第１図（、）に示す。
すなわち第１図（ａ）において、１はｎ型基板、２はＰ
−ウェル、３はｎ＋Ｊｔｉ、４はＰ＋層であり、上記ｎ
型基板１． ｎ＋層３およびＰ＋層４をそれぞれコレク
タ電極し、エミック電極Ｅおよびベース電極Ｂとしてい
る。またこのバイポーラＮＰＮ型トランジスタが第１図
（ｂ）に示すような回路記号で表わされることは周知の
通りである。
−ウェル、３はｎ＋Ｊｔｉ、４はＰ＋層であり、上記ｎ
型基板１． ｎ＋層３およびＰ＋層４をそれぞれコレク
タ電極し、エミック電極Ｅおよびベース電極Ｂとしてい
る。またこのバイポーラＮＰＮ型トランジスタが第１図
（ｂ）に示すような回路記号で表わされることは周知の
通りである。
第２図は、上述したバイポーラＮＰＮ型トランジスタを
用いて構成する本発明に係るセンス回路を具えたＭＯＳ
メモリの構成を示すものである。
用いて構成する本発明に係るセンス回路を具えたＭＯＳ
メモリの構成を示すものである。
すなわち第２図において、ＴＲＩおよびＴＲ２が上記バ
イポーラＮＰＮ型トランジスタで構成されるセンス回路
であり、これらバイポーラＮＰＮ型トランジスタＴＲＩ
およびＴＲ２は各ベースを介してＭＯＳメモリのディジ
ット線Ｌ４およびＬ５に接続される。
イポーラＮＰＮ型トランジスタで構成されるセンス回路
であり、これらバイポーラＮＰＮ型トランジスタＴＲＩ
およびＴＲ２は各ベースを介してＭＯＳメモリのディジ
ット線Ｌ４およびＬ５に接続される。
以下、第２図に示すＭＯＳメモリについてこの動作を詳
述する。なお、このＭＯＳメモリではセル部１０に論理
″１ｊおよび”ｏ”の情報がそれぞれ同図に示すよう予
記憶されているものとする。
述する。なお、このＭＯＳメモリではセル部１０に論理
″１ｊおよび”ｏ”の情報がそれぞれ同図に示すよう予
記憶されているものとする。
】）外部からの適宜なアドレス信号によって読み出され
るべきアドレスが確定する。ただしここでは、該確定し
たアドレスがセル部１０のアドレスを示すものであった
とする。
るべきアドレスが確定する。ただしここでは、該確定し
たアドレスがセル部１０のアドレスを示すものであった
とする。
２）適宜な手段によりプリチャージ線Ｌ２の電位をハイ
レベルにする。これによりラインＬ４ 、 Ｌ５ 。
レベルにする。これによりラインＬ４ 、 Ｌ５ 。
Ｌ６およびＬ７の各電位はそれぞれＭＯ８Ｏ８型トラン
ジスタＱ３ Ｑ４． Ｑ５およびＱ６を介して零電位
に落ちる（リセット動作）１． ３）適宜な手段により上記プリチャージ線Ｌ２の電位を
ローレベルにする。これにより上記各ＭＯ８型トランジ
スタＱ３． Ｑ４． Ｑ５およびＱ６はオフとなる
（読み出し準備完了動作）。
ジスタＱ３ Ｑ４． Ｑ５およびＱ６を介して零電位
に落ちる（リセット動作）１． ３）適宜な手段により上記プリチャージ線Ｌ２の電位を
ローレベルにする。これにより上記各ＭＯ８型トランジ
スタＱ３． Ｑ４． Ｑ５およびＱ６はオフとなる
（読み出し準備完了動作）。
４）上記アドレス信号によって選択されたワード線Ｌ１
の電位がローレベルに落ちる。これによりセル部１００
Ｍ０８ｍトランジスタＱｌおよびＱ２がオンとなる（読
み出し開始動作）、。
の電位がローレベルに落ちる。これによりセル部１００
Ｍ０８ｍトランジスタＱｌおよびＱ２がオンとなる（読
み出し開始動作）、。
５）上記ＭＯ８ａ ）ランジスタＱ１を介してセル部１
０の予記憶論理レベル″１”に基づ（電流が流れ、この
電流はディジット線Ｌ４を介して前述したセンス回路を
構成するバイポーラＮＰＮ型トランジスタＴＲＩのベー
スに流れ込む。これにより該トランジスタＴＲＩがオン
となる。
０の予記憶論理レベル″１”に基づ（電流が流れ、この
電流はディジット線Ｌ４を介して前述したセンス回路を
構成するバイポーラＮＰＮ型トランジスタＴＲＩのベー
スに流れ込む。これにより該トランジスタＴＲＩがオン
となる。
６） ＭＯ８Ｏ８型トランジスタＱ２ンとなっても該
トランジスタＱ２に係るセル部１００予記憶論理レベル
はｎ ｏ −（零電位）であるため、他方のディジット
線Ｌ５には電流が流れない。したがってバイポーラＮＰ
Ｎ型トランジスタＴＲ２はオフ状態を保持する。
トランジスタＱ２に係るセル部１００予記憶論理レベル
はｎ ｏ −（零電位）であるため、他方のディジット
線Ｌ５には電流が流れない。したがってバイポーラＮＰ
Ｎ型トランジスタＴＲ２はオフ状態を保持する。
７）上記５）、および６）、の状態において、適宜な手
段によりリード信号線Ｌ３の電位をノ・イレペルとし、
ＭＯ８型トランジスタＱ７およびＱ８をオンとする。こ
れによりラインＬ６には上記バイポーラＮＰＮ型トラン
ジスタＴＲＩおよびＭＯ８型トランジスタＱ７を介して
急速に電流が流れ込み、該ラインＬ６の電位はハイレベ
ルとなる（ラインＬ７の電位はローレベルを保持する）
。
段によりリード信号線Ｌ３の電位をノ・イレペルとし、
ＭＯ８型トランジスタＱ７およびＱ８をオンとする。こ
れによりラインＬ６には上記バイポーラＮＰＮ型トラン
ジスタＴＲＩおよびＭＯ８型トランジスタＱ７を介して
急速に電流が流れ込み、該ラインＬ６の電位はハイレベ
ルとなる（ラインＬ７の電位はローレベルを保持する）
。
８）上記７）、の動作によりＭＯ８型トランジスタＱ９
がオン、ＭＯ８型トランジスタＱＩＯがオフとなり、出
力線Ｌ８には論理レベル″１′の信号が出力される。す
なわちセル部１０の予記憶情報″１ｊが読み出されたこ
とになる。
がオン、ＭＯ８型トランジスタＱＩＯがオフとなり、出
力線Ｌ８には論理レベル″１′の信号が出力される。す
なわちセル部１０の予記憶情報″１ｊが読み出されたこ
とになる。
さてこのＭＯＳメモリでは、センス回路としてバイポー
ラ型トランジスタ（’ｒｒｔ１およびＴＲ２）を用いた
ことにより予記憶情報の読み出しをディジット線Ｌ４お
よびＬ５に流れる電流に基づいて行なうことになり（上
記動作過程５）参照）、該ディジット線Ｌ４およびＬ５
の負荷容量に影響されない高速、確実な読み出し動作を
行なうことができる。
ラ型トランジスタ（’ｒｒｔ１およびＴＲ２）を用いた
ことにより予記憶情報の読み出しをディジット線Ｌ４お
よびＬ５に流れる電流に基づいて行なうことになり（上
記動作過程５）参照）、該ディジット線Ｌ４およびＬ５
の負荷容量に影響されない高速、確実な読み出し動作を
行なうことができる。
なお、このようなバイポーラ型トランジスタがＣＭＯ８
製造工程の中に組み入れて容易に製造できるものである
ことは前述した通りである。
製造工程の中に組み入れて容易に製造できるものである
ことは前述した通りである。
以上説明したように本発明に係るＭＯＳメモリ用センス
回路によれば、ディジット線の負荷容量の影響を解消し
、ＭＯＳメモリの読み出し速度を著しく向上させること
ができる。
回路によれば、ディジット線の負荷容量の影響を解消し
、ＭＯＳメモリの読み出し速度を著しく向上させること
ができる。
モリの構成図である。
ｌ・・・ｎ型基板、２・・・Ｐ−ウェル、３・ ｎ 層
、４・・・Ｐ 層、１ｏ・・・セル部、Ｌｌ・・・ワー
ド線、Ｌ２・・・プリチャージ線、Ｌ３・・・リード信
号線、Ｌ４ 、 Ｌ５・・・ディジット線、Ｌ８・・・
出力線、Ｑｌ ｌ Ｑ２１ Ｑ３１ Ｑ４ ＃Ｑ５．Ｑ
６．Ｑ７．Ｑ８．Ｑ９．ＱＩＯ・・−ＭＯ８ｆｉｌ・う
７’）Ｘり、ＴＲＩ 、 ＴＲ２・・・バイポーラ型
トランジスタ。
、４・・・Ｐ 層、１ｏ・・・セル部、Ｌｌ・・・ワー
ド線、Ｌ２・・・プリチャージ線、Ｌ３・・・リード信
号線、Ｌ４ 、 Ｌ５・・・ディジット線、Ｌ８・・・
出力線、Ｑｌ ｌ Ｑ２１ Ｑ３１ Ｑ４ ＃Ｑ５．Ｑ
６．Ｑ７．Ｑ８．Ｑ９．ＱＩＯ・・−ＭＯ８ｆｉｌ・う
７’）Ｘり、ＴＲＩ 、 ＴＲ２・・・バイポーラ型
トランジスタ。
代理人弁理士 則近憲佑（ほか１８）
第１図
（０）
（ｂ）
第２図
Claims (1)
- ディジット線を介して所定記憶セルの予記憶情報を検出
し、該検出した予記憶情報を読み出し情報として出力す
るＭＯＳメモリ用センス回路において、バイポーラ型ト
ランジスタによって前記予記憶情報に基づき前記ディジ
ット線に流れる電流を検出し、該検出した電流に応じて
前記読み出し情報を出力するようにしたことを特徴とす
るＭＯＳメモリ用センス回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56124739A JPS5826392A (ja) | 1981-08-11 | 1981-08-11 | Ｍｏｓメモリ用センス回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56124739A JPS5826392A (ja) | 1981-08-11 | 1981-08-11 | Ｍｏｓメモリ用センス回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5826392A true JPS5826392A (ja) | 1983-02-16 |
Family
ID=14892911
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56124739A Pending JPS5826392A (ja) | 1981-08-11 | 1981-08-11 | Ｍｏｓメモリ用センス回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5826392A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4933899A (en) * | 1989-02-01 | 1990-06-12 | Cypress Semiconductor | Bi-CMOS semiconductor memory cell |
| US4984207A (en) * | 1987-07-10 | 1991-01-08 | Hitachi, Ltd. | Semiconductor memory device |
| US5111432A (en) * | 1983-12-26 | 1992-05-05 | Hitachi, Ltd. | Semiconductor integrated circuit device with power consumption reducing arrangement |
-
1981
- 1981-08-11 JP JP56124739A patent/JPS5826392A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5111432A (en) * | 1983-12-26 | 1992-05-05 | Hitachi, Ltd. | Semiconductor integrated circuit device with power consumption reducing arrangement |
| US4984207A (en) * | 1987-07-10 | 1991-01-08 | Hitachi, Ltd. | Semiconductor memory device |
| US4933899A (en) * | 1989-02-01 | 1990-06-12 | Cypress Semiconductor | Bi-CMOS semiconductor memory cell |
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