JP3151839B2 - 半導体記憶回路 - Google Patents

半導体記憶回路

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JP3151839B2
JP3151839B2 JP3822591A JP3822591A JP3151839B2 JP 3151839 B2 JP3151839 B2 JP 3151839B2 JP 3822591 A JP3822591 A JP 3822591A JP 3822591 A JP3822591 A JP 3822591A JP 3151839 B2 JP3151839 B2 JP 3151839B2
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Description

【発明の詳細な説明】
【0001】
【産業上の利用分野】本発明は半導体記憶回路に関し、
特に1ビットを真,補2つのメモリセルで記憶し、これ
らメモリセルからの電流差を検出して読出しデータを出
力するセンス増幅回路を有する半導体記憶回路に関す
る。
【0002】
【従来の技術】従来この種の半導体記憶回路は、一例と
して図3に示すように、それぞれオン状態,オフ状態に
よりデータを記憶しかつ互いに真補の関係を保って1ビ
ットのデータを記憶する対をなす第1及び第2のメモリ
セルMC1,MC2と、これら第1及び第2のメモリセ
ルMC1,MC2を選択するYスイッチ回路YS1,Y
S2と、選択された第1及び第2のメモリセルMC1,
MC2とそれぞれ対応して接続しオン状態のこれらメモ
リセルに電流を供給する第1及び第2の電流供給回路2
1a,21b、これら電流供給回路21a,21bとそ
れぞれ対応して接続し対応するメモリセルに流れる電流
を検出してこれら電流と対応する電流を出力する第1及
び第2のカレントミラー回路22a,22b、並びにこ
れら第1及び第2のカレントミラー回路22a,22b
からの電流を比較しこれら電流に応じたレベルの信号
(OUT)をインバータIVを介して出力する出力段回
路のカレントミラー回路22cを含むセンス増幅回路2
aとを有する構成となっていた。
【0003】メモリセルMC1,MC2は、データが書
込まれていない状態では共にオン状態となっており、
“1”のデータが書込まれると、例えばメモリセルMC
1がオン状態、メモリセルMC2がオフ状態となり、
“0”のデータが書込まれるとこの逆の状態になる。
【0004】
【発明が解決しようとする課題】この従来の半導体記憶
回路は、メモリセルMC1,MC2にデータが書込まれ
る前では共にオン状態となっているので、出力段のカレ
ントミラー回路22cに、カレントミラー回路22a,
22bから同時に等しい電流が流れ込み、センス増幅回
路2aが発振するという欠点があり、その結果、基板電
位が変動してしまうという欠点があった。一般に半導体
装置は選別時にリーク試験を行なうが、基板電位が変動
するとMOS FETに薄いチャネルが形成され、不良
品でないにもかかわらず不良品と判定され、歩留りを低
下させるという問題点があった。
【0005】本発明の目的は、メモリセルにデータが書
込まれる前の2つのメモリセルが共にオン状態にあると
きでも、センス増幅回路が発振することなく、従って基
板電位が安定して歩留りの向上をはかることができる半
導体記憶回路を提供することにある。
【0006】
【課題を解決するための手段】本発明の半導体記憶回路
は、それぞれオン状態,オフ状態によりデータを記憶し
かつ互いに真補の関係を保って1ビットのデータを記憶
する対をなす第1及び第2のメモリセルと、これら第1
及び第2のメモリセルとそれぞれ対応して接続しオン状
態のこれらメモリセルに電流を供給する第1及び第2の
電流供給回路、それぞれ対応する前記メモリセルに流れ
る電流を検出してこれら電流と対応する電流を出力する
第1及び第2のカレントミラー回路、並びにこれら第1
及び第2のカレントミラー回路からの電流を比較しこれ
ら電流に応じたレベルの信号を出力する出力段回路を含
むセンス増幅回路と、前記第1及び第2のメモリセルの
オン状態のときの電流より小さい電流と対応する基準電
流を発生する基準電流発生回路と、それぞれ対応する前
記メモリセルに流れる電流を前記基準電流と比較し対応
する前記メモリセルがオン状態であるかオフ状態である
かを判定する第1及び第2の判別回路と、これら第1及
び第2の判別回路により前記第1及び第2のメモリセル
が共にオン状態であると判定されたとき前記センス増幅
回路への電源の供給を停止する電源供給制御回路とを有
している。
【0007】
【実施例】次に、本発明の実施例について図面を参照し
て説明する。
【0008】図1は本発明の第1の実施例を示す回路図
である。
【0009】メモリセルMC1,MC2及びYスイッチ
回路YS1,YS2は、図3に示された従来例と同様で
ある。
【0010】センス増幅回路2は、カレントミラー回路
22a,22bの電源が電源供給制御回路5により制御
されて供給される点、及び電流供給回路21a,21b
の出力端が判別回路4a,4bの一方の入力端にそれぞ
れ対応して接続されている点以外は図3に示された従来
例のセンス増幅回路2aと同様である。
【0011】基準電流発生回路3a,3bは複数のメモ
リセルMCを含み、メモリセルMC1,MC2のオン状
態のときの電流より小さい電流と対応する基準電流をそ
れぞれ発生する。
【0012】判別回路4a,4bは、それぞれ対応する
電流供給回路(21a,21b)の出力端と接続し対応
するメモリセル(MC1,MC2)に流れる電流を検出
してこれら電流と対応する電流を出力するカレントミラ
ー回路41aと、対応する基準電流発生回路(3a,3
b)からの基準電流と対応する電流を出力するカレント
ミラー回路41bと、カレントミラー回路41a,41
bの出力電流を比較しカレントミラー回路41aの出力
電流の方が大きいとき低レベルの信号を出力する出力段
のカレントミラー回路41cとを含んで構成され、メモ
リセルMC1,MC2がオン状態であるかオフ状態であ
るかを判定する。
【0013】電源供給制御回路5はNORゲートNOR
51,インバータIV51,トランジスタQ51を備
え、メモリセルMC1,MC2が共にオン状態でカレン
トミラー回路41cの出力が共に低レベルのとき、セン
ス増幅回路2のカレントミラー回路22a,22bへの
電源供給を停止しセンス増幅回路2の動作を停止させ
る。
【0014】従って、メモリセルMC1,MC2が共に
オン状態であっても、センス増幅回路2は動作しないの
で発振することがなく、基板電位は安定し、基板電位の
変動に起因する不良はなくなる。
【0015】図2は本発明の第2の実施例を示す回路図
である。
【0016】この実施例は、1つの基準電流発生回路3
を2つの判別回路4a,4bで共用するようにしたもの
である。この実施例においては、基準電位発生回路3が
1つで済むので回路素子数を低減することができ、チッ
プ面積を縮小することができる利点がある。
【0017】
【発明の効果】以上説明したように本発明は、対をなす
第1及び第2のメモリセルが共にオン状態であることを
検出し、この状態のときセンス増幅回路への電源の供給
を停止する構成とすることにより、第1及び第2のメモ
リセルが共にオン状態であっても、センス増幅回路は発
振しないので、基板電位が安定し歩留りを向上させるこ
とができる効果がある。
【図面の簡単な説明】
【図1】本発明の第1の実施例を示す回路図である。
【図2】本発明の第2の実施例を示す回路図である。
【図3】従来の半導体記憶回路の一例を示す回路図であ
る。
【符号の説明】
2,2a センス増幅回路 3,3a,3b 基準電流発生回路 4a,4b 判別回路 5 電源供給制御回路 21a,21b 電流供給回路 22a〜22c,41a〜41c カレントミラー回
路 MC,MC1,MC2 メモリセル

Claims (2)

    (57)【特許請求の範囲】
  1. 【請求項1】 それぞれオン状態,オフ状態によりデー
    タを記憶しかつ互いに真補の関係を保って1ビットのデ
    ータを記憶する対をなす第1及び第2のメモリセルと、
    これら第1及び第2のメモリセルとそれぞれ対応して接
    続しオン状態のこれらメモリセルに電流を供給する第1
    及び第2の電流供給回路、それぞれ対応する前記メモリ
    セルに流れる電流を検出してこれら電流と対応する電流
    を出力する第1及び第2のカレントミラー回路、並びに
    これら第1及び第2のカレントミラー回路からの電流を
    比較しこれら電流に応じたレベルの信号を出力する出力
    段回路を含むセンス増幅回路と、前記第1及び第2のメ
    モリセルのオン状態のときの電流より小さい電流と対応
    する基準電流を発生する基準電流発生回路と、それぞれ
    対応する前記メモリセルに流れる電流を前記基準電流と
    比較し対応する前記メモリセルがオン状態であるかオフ
    状態であるかを判定する第1及び第2の判別回路と、こ
    れら第1及び第2の判別回路により前記第1及び第2の
    メモリセルが共にオン状態であると判定されたとき前記
    センス増幅回路への電源の供給を停止する電源供給制御
    回路とを有することを特徴とする半導体記憶回路。
  2. 【請求項2】 第1及び第2の判別回路がそれぞれ、対
    応するメモリセルに流れる電流を検出してこれら電流と
    対応する電流を出力する第3のカレントミラー回路と、
    基準電流と対応する電流を出力する第4のカレントミラ
    ー回路と、前記第3及び第4のカレントミラー回路の出
    力電流を比較し前記第3のカレントミラー回路の出力電
    流の方が大きいとき第1のレベルの信号を出力する出力
    段回路とを含んで構成された請求項1記載の半導体記憶
    回路。
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JP2541901Y2 (ja) * 1990-09-13 1997-07-23 三菱自動車エンジニアリング株式会社 自動車電話ケーブルの漏電チェッカ

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