JP2010278277A - 内部電源回路、半導体装置、及び半導体装置の製造方法 - Google Patents

内部電源回路、半導体装置、及び半導体装置の製造方法 Download PDF

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Abstract

【課題】内部電源回路の電流供給能力が過剰となり、無駄な消費電流が発生することを防止する。
【解決手段】内部電源配線１９Ａを介して半導体装置１０の内部回路１２に電源電圧を供給する内部電源回路１１であって、内部電源配線１９Ａに共通接続された複数の電力供給部３０ａ〜３０ｃと、複数の電力供給部３０ａ〜３０ｃのうちの少なくとも一部に関し、活性化及び非活性化のいずれか一方を選択する内部電源制御回路１７とを備えることを特徴とする。
【選択図】図１

Description

本発明は、内部電源回路、半導体装置、及び半導体装置の製造方法に関し、特に内部電源回路内部の消費電流を最適化できる内部電源回路、半導体装置、及び半導体装置の製造方法に関する。
ＤＲＡＭなどの半導体装置は、外部から入力される電圧（外部電源電圧）の他、外部電源電圧を昇圧又は降圧することにより得られる内部電源電圧も用いて動作するように構成されている。内部電源電圧の実際の値は、製造ばらつきなどによって設計値からずれることがあるため、ヒューズトリミングなどによって製造時点で調整される（特許文献１〜３参照。）。
例えば、特許文献１に記載された内部電源回路は、基準電位を発生する基準電位発生回路と、基準電位に基づいて内部電源電圧を供給するドライバ回路とを有しており、基準電位発生回路に含まれるヒューズをトリミングすることによって基準電位の調整が可能とされている。これにより、基準電位に連動する内部電源電圧のレベルを調節することができる。
特開２００２−１８４１７８号公報 特開２００７−２８１１３９号公報 特許第３３９８５６４号公報
しかしながら、内部電源電圧のレベルを調節したとしても、その電流供給能力が最適であるとは限らない。すなわち、ドライバ回路の電流供給能力についても製造プロセスに起因する個体差を有するため、その設計値は、必要最低限の値より多少大きめに設定する必要がある。その結果、内部電源回路の電流供給能力が過剰となり、内部電源回路の内部において無駄な消費電流が発生してしまう場合がある。
本発明の一側面による内部電源回路は、内部電源配線を介して半導体装置の内部回路に電源電圧を供給する内部電源回路であって、前記内部電源配線に共通接続された複数の電力供給部と、前記複数の電力供給部のうちの少なくとも一部に関し、活性化及び非活性化のいずれか一方を選択する制御回路とを備えることを特徴とする。
本発明の他の一側面による内部電源回路は、半導体装置の内部回路に電源電圧を供給する内部電源回路であって、所与の周期を有する周期信号を生成するオシレータ回路と、１又は複数のキャパシタを、前記オシレータ回路によって生成された周期信号を用いて充放電することにより電源電圧を生成するポンピング回路と、前記オシレータ回路の駆動能力を制御する制御回路とを備えることを特徴とする。
また、本発明による半導体装置は、上記各内部電源回路のうちいずれか少なくとも一方と、該内部電源回路から供給される電源電圧により動作する内部回路とを備えることを特徴とする。
また、本発明の一側面による半導体装置の製造方法は、内部回路に電源電圧を供給する内部電源配線に共通接続された複数の電力供給部と、前記複数の電力供給部のうちの少なくとも一部の前記電力供給部ごとの活性化情報を記憶する記憶回路とを有する内部電源回路を備える半導体装置の製造方法であって、前記複数の電力供給部の一部又は全部を活性化させる活性化ステップと、前記内部電源回路の電流供給能力を測定する測定ステップと、前記測定ステップの測定結果に基づき、前記記憶回路に前記活性化情報を書き込む書込ステップとを備えることを特徴とする。
また、本発明の他の一側面による半導体装置の製造方法は、内部電源電圧を発生するための電流値をビットデータに応じて制御可能に構成された内部電源回路を有する半導体装置の製造方法であって、第１の温度において前記電流値を第１の範囲内に設定する第１のビットデータを保持する第１のステップと、前記第１の温度よりも高い第２の温度において前記第１のビットデータに対応する前記内部電源回路における電流値が前記第１の範囲内にあるか否かを判定する第２のステップとを備えることを特徴とする。
本発明によれば、内部電源回路の電流供給能力を最適範囲内に設定することが可能になる。したがって、内部電源回路の電流供給能力が過剰となることがなくなり、無駄な消費電流の発生を防止できる。
本発明の実施の形態による半導体装置の機能ブロックと、半導体装置のテストを行うテスタの機能ブロックとを示す概略ブロック図である。 本発明の実施の形態による半導体装置の電流供給能力の調整動作を示すフローチャートである。 本発明の実施の形態による内部電源発生回路（降圧レギュレータ）の回路図を示す図である。 図３に示したオペアンプの内部回路を示す回路図である。 本発明の実施の形態による内部電源発生回路（ＶＰＰジェネレータ）の回路図を示す図である。 図５に示したオシレータ回路が出力する信号の波形を示す図である。 図５に示したオシレータ回路の内部回路を示す回路図である。 本発明の実施の形態の変形例による半導体装置の電流供給能力の調整動作を示すフローチャートである。
以下、添付図面を参照しながら、本発明の好ましい第１及び第２の実施の形態について詳細に説明する。
図１は、本発明の第１の実施の形態による半導体装置１０の機能ブロックと、半導体装置１０のテストを行うテスタ２０の機能ブロックとを示す概略ブロック図である。
半導体装置１０は、例えばＤＲＡＭ(Dynamic Random Access Memory)，ＳＲＡＭ(Static Random Access Memory)，ＦＬＡＳＨメモリ(FLASH memory)などの半導体記憶装置であり、図１に示すように、内部電源回路１１、内部回路１２、コマンドデコーダ１３ａ、及びアドレスラッチ回路１３ｂを備える。また、半導体装置１０は、外部端子として電源端子１０ａ、コマンド端子１０ｂ、アドレス端子１０ｃ、及びデータ入出力端子１０ｄを有している。電源端子１０ａは、外部電源電圧ＶＤＤが供給される端子であり、供給された外部電源電圧ＶＤＤは外部電源配線１９Ｘを介して内部電源回路１１、内部回路１２などに供給される。また、コマンド端子１０ｂ及びアドレス端子１０ｃは、それぞれコマンドＣＭＤ及びアドレスＡＤＤが入力される端子である。データ入出力端子１０ｄは、内部回路１２に入力されるデータＤＱ又は内部回路１２から入力されるデータＤＱを入出力する端子であるが、後述するテストモード時においては内部電源回路１１のモニタ用端子としても用いられる。
内部電源回路１１は、外部電源電圧ＶＤＤから１又は複数の内部電源電圧ＶＡ〜ＶＣを発生し、半導体装置１０の内部回路１２に出力する回路である。内部電源回路１１には、外部電源電圧ＶＤＤより低い電圧値の内部電源電圧ＶＸＸを生成する降圧レギュレータに相当する回路や、外部電源電圧ＶＤＤより高い電圧値の内部電源電圧ＶＰＰを生成するＶＰＰジェネレータに相当する回路などが含まれている。内部電源回路１１の詳細については後述する。
内部回路１２は、半導体装置１０の主たる機能を実現するための回路である。一例として半導体装置１０がＤＲＡＭである場合、内部回路１２は、メモリセルアレイやその周辺回路が該当する。内部回路１２の動作電源としては、外部から供給される外部電源電圧ＶＤＤの他、内部電源回路１１から供給される内部電源電圧ＶＡ〜ＶＣが用いられる。
コマンドデコーダ１３ａは、外部から供給されるコマンドＣＭＤをデコードして各種内部コマンドＩＣＭＤを生成する回路であり、生成された内部コマンドＩＣＭＤは内部電源回路１１や内部回路１２に供給される。例えば半導体装置１０がＤＲＡＭである場合、コマンドＣＭＤとしては、アクティブコマンド、リードコマンド、ライトコマンド、プリチャージコマンドなどの他、テストモードにエントリするためのテストコマンドが含まれる。内部コマンドＩＣＭＤのうち、テストモードを示すコマンドＩＴＥＳＴは、内部電源回路１１に供給される。
アドレスラッチ回路１３ｂは、外部から供給されるアドレスＡＤＤをラッチし、これを内部回路１２に供給する回路である。テストモードにエントリしている場合、ラッチされたアドレスＡＤＤは内部電源回路１１に供給され、後述するテストコード信号ＶＴＥＳＴｎ（ｎは自然数。）として用いられる。
次に、内部電源回路１１について詳細に説明する。
内部電源回路１１は、図１に示すように、ヒューズ回路１４、内部電源発生回路１５Ａ〜１５Ｃ、テスト制御回路１６、内部電源制御回路１７、及び電源信号出力回路１８を備える。
ヒューズ回路１４は複数のヒューズを含み、製造工程でのヒューズトリミングによりコード信号ＶＦＵＳＥｎ（ｎは自然数。）を不揮発的に記憶する記憶回路である。コード信号ＶＦＵＳＥｎは、内部電源発生回路ごとに電力供給部３０ｂ，３０ｃ（後述）のうち活性化させる電力供給部を示すコード信号（電力供給部ごとの活性化情報。ビットデータ。）である。
内部電源発生回路１５Ａ〜１５Ｃは、外部電源配線１９Ｘより供給される外部電源電圧ＶＤＤを受けて、それぞれ内部電源電圧ＶＡ〜ＶＣを発生する回路であり、それぞれが上述した降圧レギュレータやＶＰＰジェネレータに相当する。内部電源発生回路１５Ａ〜１５Ｃは、それぞれ異なる内部電源配線１９Ａ〜１９Ｃに接続されており、対応する内部電源配線に内部電源電圧ＶＡ〜ＶＣを供給する。なお、内部電源発生回路の数は３つに限られるものではない。
内部電源発生回路１５Ａは、図１に示すように、内部電源配線１９Ａに共通接続された複数の電力供給部３０ａ〜３０ｃを有する。これらはそれぞれ所定の電流供給能力を有しており、電力供給部３０ｂ，３０ｃについては、後述するコード信号ＶＩＮｎにより個別に活性化可能に構成されている。１つの内部電源発生回路に含まれる電力供給部の数については３つに限られず、２以上であれば特に限定されない。
内部電源発生回路１５Ａの電流供給能力は、電力供給部３０ａ〜３０ｃすべてを活性化した場合に最大となる。一部の電力供給部のみを活性化する場合には、活性化された電力供給部の電流供給能力の合計値が、内部電源発生回路１５Ａの電流供給能力となる。なお、電流供給能力をより多段階に切り替え可能とするためには、各電力供給部３０ａ〜３０ｃの電流供給能力を互いに異ならせることが好ましい。
具体的な例を挙げると、例えば内部電源発生回路１５Ａが上述した降圧レギュレータである場合、各電力供給部３０ａ〜３０ｃには、外部電源配線１９Ｘと内部電源配線１９Ａとの間に接続されたドライバトランジスタがそれぞれ含まれる。この場合、多段階の電流供給能力を得るためには、ドライバトランジスタのサイズを互いに異ならせることが好ましい。また、上述したＶＰＰジェネレータである場合、各電力供給部３０ａ〜３０ｃには、ポンピング回路のキャパシタがそれぞれ含まれる。この場合には、多段階の電流供給能力を得るためには、キャパシタのサイズを互いに異ならせることが好ましい。これらの詳細については後述する。
なお、図１には内部電源発生回路１５Ａについてのみ電力供給部３０ａ〜３０ｃを示したが、内部電源発生回路１５Ｂ，１５Ｃについても同様に複数の電力供給部を有している。
テスト制御回路１６は、テスト信号ＩＴＥＳＴが活性化している場合にアドレスＡＤＤをテストコード信号ＶＴＥＳＴｎとして出力する。テスト信号ＩＴＥＳＴはテストモード時に活性化される信号であり、テスト制御回路１６を介して内部電源制御回路１７、内部回路１２、及び電源信号出力回路１８に出力される。テストコード信号ＶＴＥＳＴｎは、コード信号ＶＦＵＳＥｎと同様、内部電源発生回路ごとに電力供給部３０ｂ，３０ｃのうち活性化させる電力供給部を示す信号であり、内部電源制御回路１７に出力される。
内部電源制御回路１７は、内部電源発生回路ごとに、複数の電力供給部３０ａ〜３０ｃのうちの少なくとも一部に関し、活性化及び非活性化のいずれか一方を選択する回路である。具体的には、各内部電源発生回路１５Ａ〜１５Ｃに対して、内部電源発生回路ごとに電力供給部３０ｂ，３０ｃのうち活性化させる電力供給部を示すコード信号ＶＩＮｎ（ｎは自然数。）を出力する。各内部電源発生回路１５Ａ〜１５Ｃは、このコード信号ＶＩＮｎに応じて電力供給部を活性化させる。
内部電源制御回路１７は、テスト制御回路１６の出力であるテストコード信号ＶＴＥＳＴｎと、ヒューズ回路１４の出力であるヒューズコード信号ＶＦＵＳＥｎのいずれか一方を選択し、コード信号ＶＩＮｎとして各内部電源発生回路１５Ａ〜１５Ｃに出力する。具体的には、テストモードにエントリしてない通常動作モードにおいては、ヒューズコード信号ＶＦＵＳＥｎを選択し、これをコード信号ＶＩＮｎとして各内部電源発生回路１５Ａ〜１５Ｃに出力する。一方、テストモードにエントリしている場合（テスト信号ＩＴＥＳＴが活性化している期間。）には、テストコード信号ＶＴＥＳＴｎを選択し、これをコード信号ＶＩＮｎとして各内部電源発生回路１５Ａ〜１５Ｃに出力する。
電源信号出力回路１８は、テスト信号ＩＴＥＳＴの活性化に応答して、内部電源配線１９Ａ〜１９Ｃをデータ入出力端子１０ｄに接続する回路である。内部電源配線１９Ａ〜１９Ｃがデータ入出力端子１０ｄに接続されると、テスタ２０は内部電源発生回路１５Ａ〜１５Ｃによって供給される電流を個別に直接モニタすることが可能となる。
以上が本実施形態による半導体装置１０の構成である。
テスタ２０は、ウェハ状態で半導体装置１０の電流測定テストを行うための装置である。テスタ２０は、コマンド端子１０ｂを介して半導体装置１０にテストコマンドを供給するとともに、アドレス端子１０ｃを介して半導体装置１０にテストコード信号を生成するためのアドレス信号ＡＤＤを供給する。また、テスト中においては、データ入出力端子１０ｄを介して内部電源回路１１の能力をモニタし、これに基づいてテストコード信号を生成するためのアドレス信号ＡＤＤの更新を行う。テスト時には、電源端子１０ａを介して、半導体装置１０への外部電源電圧ＶＤＤの供給も行う。
また、テスタ２０はレジスタ２１を有している。レジスタ２１は、テストに使用する各種データや、テストの結果得られたデータを記憶する記憶手段である。テストに使用する各種データには、内部電源発生回路ごとの電流供給能力の最適範囲を示すデータなどが含まれる。
以下、フローチャートを参照しながら、電流供給能力の調整動作について詳しく説明する。なお、以下の説明では内部電源発生回路１５Ａのみに着目するが、内部電源発生回路１５Ｂ，１５Ｃについても同様の処理が行われる。
図２は、電流供給能力の調整動作を示すフローチャートである。電流供給能力の調整動作は、テスタ２０を用いた判定動作と、図示しないトリミング装置を用いたヒューズ回路１４への書き込み動作に大別される。
テスタ２０を用いた判定動作では、まず初めに半導体装置１０の周囲温度を低温（動作補償範囲内の最低温度。例えば−１０℃。）とする。次に、テスタ２０は、コマンド端子１０ｂを介して半導体装置１０にテストコマンドを供給する。これにより、半導体装置１０はテストモードにエントリし、テスト信号ＩＴＥＳＴが活性化される。この状態で、テスタ２０は、アドレス端子１０ｃを介して半導体装置１０にテストコード信号ＶＴＥＳＴｎを供給する。最初に与えるテストコード信号ＶＴＥＳＴｎの値としては、レジスタ２１に記憶された規定値を使用すればよい。テスタ２０は、この低温状態で電源信号出力回路１８から出力される電流をモニタし、内部電源発生回路１５Ａの電流供給能力を測定する（ステップＳ１）。
テスタ２０は、測定結果に基づき、内部電源発生回路１５Ａの電流供給能力が適切か否かを判定する（ステップＳ２）。具体的には、レジスタ２１に予め記憶している内部電源発生回路ごとの電流供給能力の最適範囲を示すデータと、測定結果とを比較することにより、電流供給能力が過剰或いは不足かどうかを判定する。テスタ２０は、電流供給能力が上記最適範囲に収まっていた場合に、「適切」と判定する。
なお、電流供給能力の最適範囲は内部電源電圧の種類ごとに異なる。例えばＤＲＡＭの周辺回路で用いられる内部電源電圧ＶＰＥＲＩでは、２００ｍＡから３００ｍＡの範囲が電流供給能力の最適範囲であることが多い。一方、上述した内部電源電圧ＶＰＰでは、１０ｍＡ〜２０ｍＡの範囲が電流供給能力の最適範囲であることが多い。消費電流量を小さくする観点から、電流供給能力の最適範囲の上限はできるだけ小さい値に設定することが好ましい。
比較の結果、内部電源発生回路１５Ａの電流供給能力が適切でない場合、すなわち電流供給能力が過剰又は不足であった場合、内部電源発生回路１５Ａの電流供給能力を調整する（ステップＳ３）。この調整は、具体的には、テスタ２０から出力するテストコード信号ＶＴＥＳＴｎ（ＶＩＮｎ）を更新し、複数の電力供給部３０ａ〜３０ｃのうちの活性化させる電力供給部を切り替えることによって行う。つまり、内部電源発生回路１５Ａの電流供給能力が過剰であった場合には、合計電流供給能力を減らす方向で、活性化させる電力供給部を切り替える。一方、不足であった場合には、合計電流供給能力を増やす方向で、活性化させる電力供給部を切り替える。調整した後には、再度ステップＳ１に戻って電流供給能力の測定を行う。
ステップＳ２の判定の結果、内部電源発生回路１５Ａの電流供給能力が最適範囲に収まった場合（適切であった場合）には、当該テストコード信号ＶＴＥＳＴｎをレジスタ２１に一時的に記憶させる。次に、半導体装置１０の周囲温度を高温（動作補償範囲内の最高温度。例えば９０℃。）とする。テスタ２０は、この高温状態で、再度内部電源発生回路１５Ａの電流供給能力を測定する（ステップＳ６）。ステップＳ６で最初に与えるテストコード信号ＶＴＥＳＴｎの値としては、レジスタ２１に一時的に記憶された上記の値を使用する。そして、上述した最適範囲を示すデータと測定結果とを再度比較し（ステップＳ７）、その結果電流供給能力が不足していた場合に、内部電源発生回路１５Ａの電流供給能力を増加させる（ステップＳ８）。具体的には、テスタ２０から出力するテストコード信号ＶＴＥＳＴｎ（ＶＩＮｎ）を更新することにより、合計電流供給能力を増やす方向で、活性化させる電力供給部を切り替える。
なお、ステップＳ８で増加の処理のみを記述しているのは、内部電源発生回路１５Ａの電流供給能力は通常、周囲温度が上昇するほど低下する性質を有しているためである。ただし、もし仮に、ステップＳ５の測定の結果電流供給能力が過剰だと判断された場合には、内部電源発生回路１５Ａの電流供給能力を減少させることが好ましい。
ステップＳ７の判定の結果、内部電源発生回路１５Ａの電流供給能力が最適範囲に収まった場合（適切であった場合）には、テスタ２０は当該テストコード信号ＶＴＥＳＴｎをレジスタ２１に一時的に記憶させる。これにより、テスタ２０を用いた判定動作が完了する。
最後に、以上の処理の結果最終的に得られたテストコード信号ＶＴＥＳＴｎをテスタ２０から図示しないトリミング装置に送信し、トリミング装置は、受信したテストコード信号ＶＴＥＳＴｎに基づいてヒューズ回路１４のヒューズトリミングを行う（ステップＳ１１）。つまり、ヒューズ回路１４から出力されるヒューズコード信号ＶＦＵＳＥｎが、最終的に得られたテストコード信号ＶＴＥＳＴｎ（ＶＩＮｎ）と同じ値となるよう、ヒューズ回路１４のヒューズトリミングを行う。これにより、ヒューズ回路１４には、電力供給部ごとの活性化情報（活性化させるか否かを示す情報）が書き込まれることになる。
以上説明したように、本実施の形態による半導体装置１０によれば、ヒューズトリミングにより、内部電源発生回路１５Ａ〜１５Ｃの電流供給能力を最適範囲内に設定することが可能になる。したがって、製造ばらつきを考慮して内部電源発生回路１５Ａ〜１５Ｃの電流供給能力を多めに設計しつつ、実際の電流供給能力が過剰となることがなくなることから、無駄な消費電流の発生を防止できる。
次に、内部電源発生回路の具体的な構成を挙げて、内部電源発生回路の電流供給能力の調整について、より詳細に説明する。以下の説明では、内部電源発生回路１５Ａが内部電源電圧ＶＸＸ（＜ＶＤＤ）を発生する降圧レギュレータであるとし、内部電源発生回路１５Ｂが内部電源電圧ＶＰＰ（＞ＶＤＤ）を発生するＶＰＰジェネレータであるとして、内部電源発生回路１５Ａ，１５Ｂのそれぞれについて説明する。
図３は、内部電源発生回路１５Ａ（降圧レギュレータ）の回路図を示す図である。
図３に示すように、内部電源発生回路１５Ａは、電力供給部３０ａ〜３０ｃの他に、リファレンス電位発生回路４０及びオペアンプ４１を有する。また、電力供給部３０ａ〜３０ｃはそれぞれ、ドライバトランジスタであるＰチャンネル型ＭＯＳトランジスタ３１ａ〜３１ｃを有している。
電力供給部３０ｂはさらに、Ｐチャンネル型ＭＯＳトランジスタとＮチャンネル型ＭＯＳトランジスタが並列接続されたトランスファゲート３２ｂと、ドライバトランジスタ３１ｂの制御電極（ゲート）をプルアップするＰチャンネル型ＭＯＳトランジスタ３４ｂと、インバータ３５ｂとを有している。トランスファゲート３２ｂ及びトランジスタ３４ｂは、ドライバトランジスタ３１ｂのゲートに接続された第１のスイッチ素子に相当する。電力供給部３０ｃも同様に、トランスファゲート３２ｃと、ドライバトランジスタ３１ｃのゲートをプルアップするＰチャンネル型ＭＯＳトランジスタ３４ｃと、インバータ３５ｃとを有している。トランスファゲート３２ｃ及びトランジスタ３４ｃは、ドライバトランジスタ３１ｃのゲートに接続された第１のスイッチ素子に相当する。
ドライバトランジスタ３１ａ〜３１ｃは、電圧ＶＤＤが供給される外部電源配線１９Ｘ（図１）と、内部電源電圧ＶＸＸを供給する内部電源配線１９Ａとの間に並列接続されている。また、ドライバトランジスタ３１ａのゲートは、オペアンプ４１の出力端子に接続された接点ａに直接接続されている。これに対し、ドライバトランジスタ３１ｂのゲートは、それぞれトランスファゲート３２ｂを介して接点ａに接続される。同様に、ドライバトランジスタ３１ｃのゲートは、トランスファゲート３２ｃを介して接点ａに接続される。
トランスファゲート３２ｂには、コード信号ＶＩＮｎを構成する所定のビット信号ＶＩＮ０が供給される。また、トランジスタ３４ｂには、インバータ３５ｂを介して、同じビット信号ＶＩＮ０が供給される。これにより、ビット信号ＶＩＮ０がローレベルである場合には、トランスファゲート３２ｂがオン、プルアップトランジスタ３４ｂがオフし、これにより電力供給部３０ｂが活性化される。これに対し、ビット信号ＶＩＮ０がハイレベルである場合には、トランスファゲート３２ｂがオフ、プルアップトランジスタ３４ｂがオンし、これにより電力供給部３０ｂが非活性化される。同様に、電力供給部３０ｃ（トランスファゲート３２ｃ及びトランジスタ３４ｃ）にはコード信号ＶＩＮｎを構成するビット信号ＶＩＮ１が供給されており、その論理レベルに応じて電力供給部３０ｃが活性化又は非活性化される。
リファレンス電位発生回路４０は内部電源電圧ＶＸＸのリファレンス電位ＶＸＸＲＥＦを発生する回路であり、このリファレンス電位ＶＸＸＲＥＦをオペアンプ４１の反転入力端子に入力する。オペアンプ４１の非反転入力端子は、内部電源電圧ＶＸＸを供給する内部電源配線１９Ａに接続される。したがって、オペアンプ４１の仮想短絡により、内部電源電圧ＶＸＸの電位はリファレンス電位ＶＸＸＲＥＦに等しくなる。
オペアンプ４１は、ドライバトランジスタ３１ａの他、活性化している電力供給部３０ｂ，３０ｃに含まれるドライバトランジスタとともに定電流回路を構成する。例えば電力供給部３０ｂ，３０ｃの両方が活性化している場合、オペアンプ４１はドライバトランジスタ３１ａ〜３１ｃとともに定電流回路を構成し、内部電源配線１９Ａに流れる電流の最大値はＩ１ａ＋Ｉ１ｂ＋Ｉ１ｃとなる。ただし、Ｉ１ａ〜Ｉ１ｃはそれぞれ、ドライバトランジスタ３１ａ〜３１ｃの飽和電流である。また、例えば電力供給部３０ｂのみが活性化している場合、オペアンプ４１はドライバトランジスタ３１ａ，３１ｂとともに定電流回路を構成し、内部電源配線１９Ａに流れる電流の最大値はＩ１ａ＋Ｉ１ｂとなる。電力供給部３０ｃのみが活性化している場合や、電力供給部３０ｂ，３０ｃの両方が活性化していない場合にもついても同様であり、それぞれ内部電源配線１９Ａに流れる電流の最大値はＩ１ａ＋Ｉ１ｃ、Ｉ１ａとなる。
内部電源発生回路１５Ａの電流供給能力は、内部電源配線１９Ａに流れる電流の最大値によって表される。したがって、ビット信号ＶＩＮ０，ＶＩＮ１の値によって、内部電源発生回路１５Ａの電流供給能力を調整することが可能になっている。
テスタ２０は、図２のステップＳ８までの処理によりビット信号ＶＩＮ０，ＶＩＮ１の最適値を求め、この最適値に基づいて、ステップＳ１１でヒューズ回路１４のヒューズトリミングが行われる。これにより、ヒューズ回路１４には、電力供給部３０ｂ，３０ｃのうち活性化させる電力供給部を示すコード信号ＶＦＵＳＥｎが、不揮発的に書き込まれる。
なお、図３には３つのドライバトランジスタを有する降圧レギュレータの例を示したが、１つの降圧レギュレータに含まれるドライバトランジスタの数については３つに限られず、２以上であれば特に限定されない。
また、内部電源発生回路１５Ａが降圧レギュレータである場合、電流供給能力の調整と連動して、オペアンプ４１の駆動能力を調整することが好ましい。以下、詳しく説明する。
図４は、オペアンプ４１の内部回路を示す回路図である。同図に示すように、オペアンプ４１は、Ｐチャンネル型ＭＯＳトランジスタ４２，４３を含むカレントミラー回路と、Ｎチャンネル型ＭＯＳトランジスタ４４，４５及び電流引き抜き部４６ａ〜４６ｃを含む差動回路とを有している。電流引き抜き部４６ａ〜４６ｃはそれぞれ、引き抜きトランジスタであるＮチャンネル型ＭＯＳトランジスタ４７ａ〜４７ｃを有している。
電流引き抜き部４６ｂ，４６ｃはそれぞれ、Ｎチャンネル型ＭＯＳトランジスタ４８ｂ，４８ｃをさらに有している。トランジスタ４８ｂ，４８ｃは、それぞれが引き抜きトランジスタ４７ｂ，４７ｃに直列接続された第２のスイッチ素子に相当する。
電流引き抜き部４６ａ〜４６ｃは、降圧レギュレータ内の電力供給部３０ａ〜３０ｃごとに設けられる。また、引き抜きトランジスタ４７ａ〜４７ｃのサイズ比は、ドライバトランジスタ３１ａ〜３１ｃのサイズ比に等しくなるよう設計されている。
オペアンプ４１では、トランジスタ４２のドレインとトランジスタ４４のドレイン、トランジスタ４３のドレインとトランジスタ４５のドレインとが互いに接続される。トランジスタ４４のゲートはオペアンプ４１の非反転入力端子を構成し、リファレンス電位発生回路４０（図３）から電位ＶＸＸＲＥＦが入力される。また、トランジスタ４５のゲートはオペアンプ４１の反転入力端子を構成し、電源配線から電位ＶＸＸが入力される。オペアンプ４１の出力（接点ａ）は、トランジスタ４２のドレイン（トランジスタ４４のドレイン）から取り出される。
トランジスタ４７ａ〜４７ｃの各ゲートには、それぞれ所定のバイアス電圧が印加されており、これによりトランジスタ４７ａ〜４７ｃは飽和状態とされている。したがって、トランジスタ４７ａ〜４７ｃのオン電流の電流値は一定である。
トランジスタ４８ｂのゲートには、コード信号ＶＩＮｎを構成する所定のビット信号ＶＩＮ２が供給される。これにより、ビット信号ＶＩＮ２がローレベルである場合には、トランジスタ４７ｂとグランドとの間が切り離され、これにより電流引き抜き部４６ｂが非活性化される。これに対し、ビット信号ＶＩＮ２がハイレベルである場合には、トランジスタ４７ｂとグランドとの間が接続され、これにより電流引き抜き部４６ｂが活性化される。同様に、トランジスタ４８ｃのゲートには、コード信号ＶＩＮｎを構成する所定のビット信号ＶＩＮ３が供給されており、その論理レベルに応じて電流引き抜き部４６ｃが活性化又は非活性化される。
オペアンプ４１の引き抜き電流は、電流引き抜き部４６ａのドレイン電流Ｉ２ａと、活性化している電流引き抜き部４６ｂ，４６ｃのドレイン電流Ｉ２ｂ，Ｉ２ｃとの合計値となる。したがって、ビット信号ＶＩＮ２，ＶＩＮ３の値によって、オペアンプ４１の引き抜き電流の電流値を調整することが可能になる。オペアンプ４１の駆動能力は引き抜き電流の電流値で表すことができるため、ビット信号ＶＩＮ２，ＶＩＮ３の値によって、オペアンプ４１の駆動能力を調整することが可能になっている。
テスタ２０は、図２のステップＳ１１において、ステップＳ８までの処理で求めたビット信号ＶＩＮ０，ＶＩＮ１の最適値に基づき、ビット信号ＶＩＮ２，ＶＩＮ３の具体的な値を決定する。このようにしてビット信号ＶＩＮ２，ＶＩＮ３の具体的な値を決定するのは、オペアンプ４１の駆動能力の調整を、電流供給能力の調整と連動させるためである。具体的には、電力供給部３０ｂを活性化する場合（ＶＩＮ０＝ロー）には電流引き抜き部４６ｂも活性化し（ＶＩＮ２＝ハイ）、電力供給部３０ｂを非活性化する場合（ＶＩＮ０＝ハイ）には電流引き抜き部４６ｂも非活性化する（ＶＩＮ２＝ロー）。同様に、電力供給部３０ｃを活性化する場合（ＶＩＮ１＝ロー）には電流引き抜き部４６ｃも活性化し（ＶＩＮ４＝ハイ）、電力供給部３０ｃを非活性化する場合（ＶＩＮ１＝ハイ）には電流引き抜き部４６ｃも非活性化する（ＶＩＮ４＝ロー）。テスタ２０は、図２のステップＳ１１において、以上のようにして求めたビット信号ＶＩＮ２，ＶＩＮ３の具体的な値にも基づいて、ヒューズ回路１４のヒューズトリミングを行う。これにより、ヒューズ回路１４には、電流引き抜き部４６ｂ，４６ｃのうち活性化させる電流引き抜き部を示すコード信号ＶＦＵＳＥｎが、不揮発的に書き込まれることになる。
以上説明したように、降圧レギュレータの電流供給能力の調整と連動して、オペアンプ４１の駆動能力（引き抜き電流の電流値）を調整することで、降圧レギュレータの応答速度を一定にすることが可能になる。つまり、オペアンプ４１の駆動能力が大きいほど降圧レギュレータの応答速度は速くなる。一方、降圧レギュレータの応答速度は電流供給能力が大きいほど遅くなる。したがって、降圧レギュレータの電流供給能力が大きくなるほどオペアンプ４１の駆動能力を高くすることで、降圧レギュレータの応答速度を一定にすることが可能になる。また、必要以上にオペアンプ４１の駆動能力を大きくすることがなくなるため、オペアンプ４１の消費電流量の最適化も実現される。
図５は、内部電源発生回路１５Ｂ（ＶＰＰジェネレータ）の回路図を示す図である。
図５に示すように、ＶＰＰジェネレータである内部電源発生回路１５Ｂは、電力供給部３０ａ〜３０ｃの他に、Ｎチャンネル型ＭＯＳトランジスタ５７，５８及びオシレータ回路５９を有する。また、電力供給部３０ａ〜３０ｃはそれぞれ、キャパシタ５０ａ〜５０ｃを有している。
電力供給部３０ｂはさらに、それぞれＰチャンネル型ＭＯＳトランジスタとＮチャンネル型ＭＯＳトランジスタが並列接続されたトランスファゲート５１ｂ，５２ｂと、インバータ５５ｂとを有している。トランスファゲート５１ｂ，５２ｂは、それぞれがキャパシタ５０ｂに直列接続された第３のスイッチ素子に相当する。電力供給部３０ｃも同様に、それぞれＰチャンネル型ＭＯＳトランジスタとＮチャンネル型ＭＯＳトランジスタが並列接続されたトランスファゲート５１ｃ，５２ｃと、インバータ５５ｃとを有している。トランスファゲート５１ｃ，５２ｃは、それぞれがキャパシタ５０ｃに直列接続された第３のスイッチ素子に相当する。
オシレータ回路５９は、３つの出力端子Ａ〜Ｂを有する。出力端子ＡはＮトランジスタ５７のゲートに接続され、出力端子Ｂは接点ｂに接続される。出力端子ＣはＮトランジスタ５８のゲートに接続される。
図６は、オシレータ回路５９が出力端子Ａ〜Ｃに出力する信号ＳＡ〜ＳＣの波形を示す図である。同図に示すように、出力信号ＳＡ〜ＳＣは、いずれも周期Ｔの周期矩形信号である。出力信号ＳＡは、電位２ＶＤＤと電位ＶＤＤの間を周期Ｔで変化する周期矩形信号である。出力信号ＳＢは、電位ＶＤＤと電位ＶＳＳの間を周期Ｔで変化する周期矩形信号である。出力信号ＳＣは、電位ＶＤＤ＋ＶＰＰと電位ＶＤＤの間を周期Ｔで変化する周期矩形信号である。出力信号ＳＡ〜ＳＣは互いに同期しており、出力信号ＳＡが電位２ＶＤＤであるとき、出力信号ＳＢ，ＳＣはそれぞれ電位ＶＳＳ，ＶＤＤとなる。
接点ｂは、トランジスタ５８を介して、内部電源電圧ＶＰＰを供給する内部電源配線ＳＢに接続される。また、トランジスタ５７は、接点ｂと外部電源電圧ＶＤＤが供給される外部電源配線との間に間挿される。トランジスタ５７のしきい値電圧は電位２ＶＤＤＰと電位ＶＤＤＰの中間電圧に設定される。また、トランジスタ５８のしきい値電圧は電位ＶＤＤＰ＋ＶＰＰと電位ＶＤＤＰの中間電圧に設定される。
キャパシタ５０ａ〜５０ｃは、接点ｂと出力端子Ｂとの間に並列に接続される。トランスファゲート５１ｂ，５２ｂは、キャパシタ５０ｂと直列接続される。このうち、トランスファゲート５１ｂはキャパシタ５０ｂと出力端子Ｂの間に接続され、トランスファゲート５２ｂはキャパシタ５０ｂと接点ｂの間に接続される。同様に、トランスファゲート５１ｃ，５２ｃは、キャパシタ５０ｃと直列接続される。このうち、トランスファゲート５１ｃはキャパシタ５０ｃと出力端子Ｂの間に接続され、トランスファゲート５２ｃはキャパシタ５０ｃと接点ｂの間に接続される。
内部電源発生回路１５Ｂは、周期Ｔでチャージ動作とポンピング動作を繰り返すことにより、接点ｂに、図６に示すのこぎり波状の電位を有する信号ＣＰを生成する回路である。
初めに、電力供給部３０ａに着目して説明する。出力信号ＳＡ〜ＳＣがそれぞれ電位２ＶＤＤ，ＶＳＳ，ＶＤＤとなっているとき、トランジスタ５７はオン、トランジスタ５８はオフとなることから、接点ｂの電位は、図６に示すようにＶＤＤにチャージされる（チャージ動作）。チャージ動作の後、出力信号ＳＡ〜ＳＣがそれぞれ電位ＶＤＤ，ＶＤＤ，ＶＤＤ＋ＶＰＰに変化すると、トランジスタ５７はオフ、トランジスタ５８はオンとなることから、電源配線に、キャパシタ５０ａに充電されていた電圧ＶＤＤと、出力信号Ｂの電位ＶＤＤの合計電圧２ＶＤＤが出力される（ポンピング動作）。このような動作を交互に繰り返すことにより、内部電源発生回路１５Ｂの出力である内部電源電圧ＶＰＰは、外部電源電圧ＶＤＤの２倍に昇圧される。
トランスファゲート５１ｂ，５２ｂには、コード信号ＶＩＮｎを構成する所定のビット信号ＶＩＮ４が供給される。これにより、ビット信号ＶＩＮ４がローレベルである場合には、トランスファゲート５１ｂ，５２ｂがオンし、これにより電力供給部３０ｂが活性化される。これに対し、ビット信号ＶＩＮ０がハイレベルである場合には、トランスファゲート５１ｂ，５２ｂがオフし、これにより電力供給部３０ｂが非活性化される。同様に、電力供給部３０ｃ（トランスファゲート５１ｃ，５２ｃ）にはコード信号ＶＩＮｎを構成するビット信号ＶＩＮ５が供給されており、その論理レベルに応じて電力供給部３０ｃが活性化又は非活性化される。
内部電源発生回路１５Ｂから電源配線に供給される電流Ｉ３の電流値は、電力供給部３０ｂ，３０ｃが活性化しているか否かによって変化する。例えば、電力供給部３０ｂ，３０ｃの両方が活性化している場合、電流Ｉ３の電流値は、具体的には次の式（１）によって表される。ただし、ＣＡ〜ＣＣは、それぞれキャパシタ５０ａ〜５０ｃの容量である。
Ｉ３＝（２ＶＤＤ−ＶＰＰ）×（ＣＡ＋ＣＢ＋ＣＣ）／Ｔ ・・・（１）
電力供給部３０ｂ，３０ｃのいずれか又は両方が非活性化している場合の電流Ｉ３の電流値は、上記式（１）において、対応するキャパシタ５０ｂ，５０ｃの容量をゼロとした値となる。
電流Ｉ３の電流値は、内部電源発生回路１５Ｂの電流供給能力を表している。なお、内部電源発生回路１５Ｂの消費電流量は電流Ｉ３の２倍となる。内部電源発生回路１５Ｂでは、このような電流Ｉ３の性質を利用し、ビット信号ＶＩＮ０，ＶＩＮ１の値によって電力供給部３０ｂ，３０ｃの活性化／非活性化を切り替えることにより電流供給能力を調節することが可能になっている。
テスタ２０は、図２のステップＳ８までの処理によりビット信号ＶＩＮ４，ＶＩＮ５の最適値を求め、この最適値に基づいて、ステップＳ１１でヒューズ回路１４のヒューズトリミングが行われる。これにより、ヒューズ回路１４には、電力供給部３０ｂ，３０ｃのうち活性化させる電力供給部を示すコード信号ＶＦＵＳＥｎが、不揮発的に書き込まれる。
次に、本発明の第２の実施の形態について説明する。本実施の形態は、特にＶＰＰジェネレータである内部電源発生回路１５Ｂの電流Ｉ３が上述した式（１）で表されることに着目したものであり、容量ではなく周期Ｔの調節により、内部電源発生回路１５Ｂの電流供給能力を調節する。本実施の形態による半導体装置の機能ブロックは、図１に示したものと同様であるが、内部電源発生回路１５Ｂが複数の電力供給部を備えることは必須ではない。
図７は、図５に示したオシレータ回路５９の内部回路を示す回路図である。
図７に示すように、オシレータ回路５９は、電流引き抜き部６１ａ〜６１ｃと、カレントミラー回路７０，７１と、発振回路７２と、周期信号生成部７３とを有している。また、電流引き抜き部６１ａ〜６１ｃはそれぞれ、引き抜きトランジスタであるＮチャンネル型ＭＯＳトランジスタ６２ａ〜６２ｃを有している。
電流引き抜き部６１ｂ，６１ｃはそれぞれ、Ｎチャンネル型ＭＯＳトランジスタ６３ｂ，６３ｃをさらに有している。トランジスタ６３ｂ，６３ｃは、それぞれが引き抜きトランジスタ６２ｂ，６２ｃに直列接続された第４のスイッチ素子に相当する。
カレントミラー回路７０は、並列接続されたＰチャンネル型ＭＯＳトランジスタ６０，６４，及び６６１〜６６２ｎ＋１（ｎは自然数。）を有している。カレントミラー回路７１は、並列接続されたＮチャンネル型ＭＯＳトランジスタ６５，６７１〜６７２ｎ＋１を有している。発振回路７２は、Ｐチャンネル型ＭＯＳトランジスタとＮチャンネル型ＭＯＳトランジスタが直列接続されたインバータ回路６８１〜６８２ｎ＋１を有している。
発振回路７２に含まれるインバータ回路６８ｋ（ｋ＝１〜２ｎ＋１。）は、互いに縦続接続されるとともに、インバータ回路６８２ｎ＋１の出力はインバータ回路６８１の入力に帰還接続されている。また、インバータ回路６８ｋを構成するＰチャンネル型ＭＯＳトランジスタのソースは、対応するトランジスタ６６ｋを介して外部電源配線１９Ｘに接続され、インバータ回路６８ｋを構成するＮチャンネル型ＭＯＳトランジスタのソースは、対応するトランジスタ６７ｋを介してグランドに接続される。
カレントミラー回路７０に含まれるトランジスタ６０のソースには外部電源配線１９Ｘが接続され、ドレインには電流引き抜き部６１ａ〜６１ｃが並列に接続される。また、トランジスタ６４とトランジスタ６５とは、外部電源配線１９Ｘとグランドとの間に直列接続される。
トランジスタ６２ａ〜６２ｃの各ゲートには、それぞれ所定のバイアス電圧が印加されており、これによりトランジスタ６２ａ〜６２ｃは飽和状態とされている。したがって、トランジスタ６２ａ〜６２ｃのオン電流の電流値は一定である。
トランジスタ６３ｂのゲートには、コード信号ＶＩＮｎを構成する所定のビット信号ＶＩＮ６が供給される。これにより、ビット信号ＶＩＮ６がローレベルである場合には、トランジスタ６２ｂとグランドとの間が切り離され、これにより電流引き抜き部６１ｂが非活性化される。これに対し、ビット信号ＶＩＮ６がハイレベルである場合には、トランジスタ６２ｂとグランドとの間が接続され、これにより電流引き抜き部６１ｂが活性化される。同様に、トランジスタｃのゲートには、コード信号ＶＩＮｎを構成する所定のビット信号ＶＩＮ７が供給されており、その論理レベルに応じて電流引き抜き部６１ｃが活性化又は非活性化される。
以上の構成により、インバータ回路６８１〜６８２ｎ＋１には共通の電流Ｉ５が流れ、電流Ｉ５の具体的な電流値は、電流引き抜き部６１ａのドレイン電流Ｉ４ａと、活性化している電流引き抜き部６１ｂ，６１ｃのドレイン電流Ｉ４ｂ，Ｉ４ｃとの合計値となる。したがって、ビット信号ＶＩＮ６，ＶＩＮ７の値によって、電流Ｉ５の電流値（オシレータ回路５９の駆動能力）を調整することが可能になっている。
発振回路７２は、各インバータ回路６８ｋ内の２つのトランジスタのオンオフ切り替えを連鎖的に行うことで、最終段のインバータ回路６８２ｎ＋１の出力に周期信号ＶＰを発生する回路であり、この周期信号ＶＰの周期Ｔは、上記電流Ｉ５の電流値に逆比例する。つまり、電流Ｉ５の電流値が大きいほど、周期Ｔは短くなる。このことは、ビット信号ＶＩＮ６，ＶＩＮ７の値の切り替えによって周期信号ＶＰの周期Ｔを調整できることを意味しており、したがって、式（１）により、ビット信号ＶＩＮ６，ＶＩＮ７を用いて内部電源発生回路１５Ｂの電流供給能力を調整できることになる。
ウェハテスト時のテスタ２０の処理フローは、図２に示したものと同様である。テスタ２０は、ステップＳ８までの処理によりビット信号ＶＩＮ６，ＶＩＮ７の最適値を求め、この最適値に基づいて、ステップＳ１１でヒューズ回路１４のヒューズトリミングを行う。これにより、ヒューズ回路１４には、電流引き抜き部６１ｂ，６１ｃのうち活性化させる電流引き抜き部を示すコード信号ＶＦＵＳＥｎが、不揮発的に書き込まれる。
周期信号生成部７３は、発振回路７２から出力された周期信号ＶＰに基づき、図６に示した周期信号ＳＡ〜ＳＣを生成する回路である。この周期信号ＳＡ〜ＳＣの周期は、周期信号ＶＰの周期Ｔに等しくなる。
以上、本発明の好ましい実施形態について説明したが、本発明は、上記の実施形態に限定されることなく、本発明の主旨を逸脱しない範囲で種々の変更が可能であり、それらも本発明の範囲内に包含されるものであることはいうまでもない。
例えば、上記実施の形態では電力供給部の活性化情報をヒューズ回路１４に書き込んでいるが、ここでいうヒューズ回路には、レーザートリミングヒューズや、電気的に切断／導通するヒューズ（アンチヒューズを含む。）が含まれる。
また、上記実施の形態では固定的に活性化されている電流供給部３０ａを設けたが、すべての電流供給部を活性化／非活性化可能に構成しても構わない。電流引き抜き部についても同様である。
また、上記実施の形態による半導体装置１０がＤＲＡＭである場合、テスタ２０を用いた判定動作と同時に、不良セルを検出するための半導体メモリテストを行うことも可能である。
図８は、判定動作と同時に半導体メモリテストを行う例におけるテスタ２０の処理フローを示すフローチャートである。図８において、図２に示した処理フロー内の処理と同一の処理については、図２と同一の符号を付している。
図８に示すように、テスタ２０は、まず低温状態で内部電源発生回路１５Ａの電流供給能力を調整した後（ステップＳ１〜Ｓ３）、１回目の半導体メモリテストを行う（ステップＳ４）。これにより、低温状態での不良セルのアドレスを検出し、不良セルを冗長セルに置換することにより救済可能な場合には救済情報をレジスタ２１（図１）に保持する（ステップＳ５）。一方、救済が不可能である場合には、半導体装置１０自体を不良品として破棄することになる。
次に、高温状態に切り替えた後、テスタ２０は、再度内部電源発生回路１５Ａの電流供給能力を調整し（ステップＳ６〜Ｓ８）、その後、２回目の半導体メモリテストを行う（ステップＳ９）。これにより、高温状態での不良セルのアドレスを検出し、不良セルを冗長セルに置換することにより救済可能な場合には救済情報をレジスタ２１（図１）に保持する（ステップＳ１０）。一方、救済が不可能である場合には、半導体装置１０自体を不良品として破棄する。
そして、最後にヒューズトリミングを行う（ステップＳ１２）が、このとき、電流供給能力（及び引き抜き電流）を調整するためのヒューズトリミングだけでなく、ステップＳ５及びＳ１０で保持しておいた救済情報についてのヒューズトリミングも行う。
このように、電流供給能力の判定動作と同時に半導体メモリテストを行えば、電流供給能力（及び引き抜き電流）を調整するためのヒューズトリミングと、不良セルの救済情報についてのヒューズトリミングとを同時に行うことが可能になる。したがって、半導体装置１０の製造時間を短縮することが可能になる。
１０ 半導体装置
１０ａ 電源端子
１０ｂ コマンド端子
１０ｃ アドレス端子
１０ｄ データ入出力端子
１１ 内部電源回路
１２ 内部回路
１３ａ コマンドデコーダ
１３ｂ アドレスラッチ回路
１４ ヒューズ回路
１５Ａ〜１５Ｃ 内部電源発生回路
１６ テスト制御回路
１７ 内部電源制御回路
１８ 電源信号出力回路
１９Ａ〜１９Ｃ 内部電源配線
１９Ｘ 外部電源配線
２０ テスタ
２１ レジスタ
３０ａ〜３０ｃ 電力供給部
３１ａ〜３１ｃ Ｐチャンネル型ＭＯＳトランジスタ（ドライバトランジスタ）
３２ｂ，３２ｃ トランスファゲート（第１のスイッチ素子）
３４ｂ，３４ｃ プルアップトランジスタ（第１のスイッチ素子）
３５ｂ，３５ｃ インバータ
４０ リファレンス電位発生回路
４１ オペアンプ
４２，４３ Ｐチャンネル型ＭＯＳトランジスタ
４４，４５ Ｎチャンネル型ＭＯＳトランジスタ
４６ａ〜４６ｃ 電流引き抜き部
４７ａ〜４７ｃ Ｎチャンネル型ＭＯＳトランジスタ（引き抜きトランジスタ）
４８ｂ，４８ｃ Ｎチャンネル型ＭＯＳトランジスタ（第２のスイッチ素子）
５０ａ〜５０ｃ キャパシタ
５１ｂ，５２ｂ，５１ｃ，５２ｃ トランスファゲート（第３のスイッチ素子）
５５ｂ，５５ｃ インバータ
５７，５８ Ｎチャンネル型ＭＯＳトランジスタ
５９ オシレータ回路
６０，６４，６７１〜６７２ｎ＋１ Ｐチャンネル型ＭＯＳトランジスタ
６１ａ〜６１ｃ 電流引き抜き部
６２ａ〜６２ｃ Ｎチャンネル型ＭＯＳトランジスタ（引き抜きトランジスタ）
６３ｂ，６３ｃ Ｎチャンネル型ＭＯＳトランジスタ（第４のスイッチ素子）
６５，６７１〜６７２ｎ＋１ Ｎチャンネル型ＭＯＳトランジスタ
６８１〜６８２ｎ＋１ インバータ回路
７０，７１ カレントミラー回路
７２ 発振回路
７３ 周期信号生成部

Claims (24)

  1. 内部電源配線を介して半導体装置の内部回路に電源電圧を供給する内部電源回路であって、
    前記内部電源配線に共通接続された複数の電力供給部と、
    前記複数の電力供給部のうちの少なくとも一部に関し、活性化及び非活性化のいずれか一方を選択する制御回路とを備えることを特徴とする内部電源回路。
  2. 前記複数の電力供給部はそれぞれ、外部電圧が供給される外部電源配線と前記内部電源配線との間に接続されたドライバトランジスタを有し、
    前記制御回路は、前記ドライバトランジスタをオン又はオフさせることにより、対応する前記電力供給部の活性化又は非活性化を行うことを特徴とする請求項１に記載の内部電源回路。
  3. 前記複数の電力供給部のドライバトランジスタのサイズは互いに異なることを特徴とする請求項２に記載の内部電源回路。
  4. 前記内部電源配線からの前記電源電圧と前記電源電圧のリファレンス電位とがそれぞれ供給される２つの入力端子を有するオペアンプと、
    前記ドライバトランジスタの制御電極と前記オペアンプの出力端子との間に設けられた第１のスイッチ素子とをさらに備え、
    前記制御回路は、前記第１のスイッチ素子をオン又はオフさせることにより、対応する前記電力供給部の活性化又は非活性化を行うことを特徴とする請求項２又は３に記載の内部電源回路。
  5. 前記制御回路は、前記オペアンプの駆動能力を制御することを特徴とする請求項４に記載の内部電源回路。
  6. 前記制御回路は、前記オペアンプの引き抜き電流の電流値を制御することにより、その駆動能力を制御することを特徴とする請求項５に記載の内部電源回路。
  7. 前記オペアンプは、それぞれ引き抜きトランジスタを有する複数の電流引き抜き部をさらに有し、
    前記制御回路は、前記複数の電流引き抜き部のうちの少なくとも一部に関し、活性化及び非活性化のいずれか一方を選択することにより、前記オペアンプの引き抜き電流の電流量を制御することを特徴とする請求項６に記載の内部電源回路。
  8. 前記引き抜きトランジスタに直列接続された第２のスイッチ素子をさらに備え、
    前記制御回路は、前記第２のスイッチ素子をオン又はオフさせることにより、対応する前記電流引き抜き部の活性化又は非活性化を行うことを特徴とする請求項７に記載の内部電源回路。
  9. 前記制御回路は、前記少なくとも一部の電力供給部の活性化又は非活性化と、前記オペアンプの駆動能力制御とを連動して行うことを特徴とする請求項５乃至８のいずれか一項に記載の内部電源回路。
  10. 前記少なくとも一部の電力供給部はそれぞれキャパシタを有し、
    前記内部電源回路は、前記複数の電力供給部のうち活性化されているものが有するキャパシタを用いて前記電源電圧を供給することを特徴とする請求項１に記載の内部電源回路。
  11. 前記内部電源回路は、前記複数の電力供給部のうち活性化されているものが有するキャパシタを、周期信号を用いて充放電することにより前記電源電圧を生成するポンピング回路をさらに備えることを特徴とする請求項１０に記載の内部電源回路。
  12. 前記キャパシタに直列接続された第３のスイッチ素子をさらに有し、
    前記制御回路は、前記第３のスイッチ素子をオン又はオフさせることにより、対応する前記電力供給部の活性化又は非活性化を行うことを特徴とする請求項１１に記載の内部電源回路。
  13. 前記制御回路は、前記少なくとも一部の電力供給部ごとの活性化情報を記憶する記憶回路の記憶内容に基づいて、前記少なくとも一部の電力供給部に関し、活性化及び非活性化のいずれか一方を選択することを特徴とする請求項１乃至１２のいずれか一項に記載の内部電源回路。
  14. 前記制御回路は、外部から入力されるテストコード信号に基づいて、前記少なくとも一部の電力供給部に関し、活性化及び非活性化のいずれか一方を選択することを特徴とする請求項１乃至１３のいずれか一項に記載の内部電源回路。
  15. 半導体装置の内部回路に電源電圧を供給する内部電源回路であって、
    所与の周期を有する周期信号を生成するオシレータ回路と、
    １又は複数のキャパシタを、前記オシレータ回路によって生成された周期信号を用いて充放電することにより電源電圧を生成するポンピング回路と、
    前記オシレータ回路の駆動能力を制御する制御回路とを備えることを特徴とする内部電源回路。
  16. 前記制御回路は、前記オシレータ回路の引き抜き電流の電流値を制御することにより、その駆動能力を制御することを特徴とする請求項１５に記載の内部電源回路。
  17. 前記オシレータ回路は、それぞれ引き抜きトランジスタを有する複数の電流引き抜き部をさらに有し、
    前記制御回路は、前記複数の電流引き抜き部のうちの少なくとも一部に関し、活性化及び非活性化のいずれか一方を選択することにより、前記オシレータ回路の引き抜き電流の電流量を制御することを特徴とする請求項１６に記載の内部電源回路。
  18. 前記オシレータ回路は、前記引き抜きトランジスタに直列接続された第４のスイッチ素子をさらに有し、
    前記制御回路は、前記第４のスイッチ素子をオン又はオフさせることにより、対応する前記電流引き抜き部の活性化又は非活性化を行うを選択することを特徴とする請求項１７に記載の内部電源回路。
  19. 前記制御回路は、前記少なくとも一部の電流引き抜き部ごとの活性化情報を記憶する記憶回路の記憶内容に基づいて、前記少なくとも一部の電流引き抜き部に関し、活性化及び非活性化のいずれか一方を選択することを特徴とする請求項７、８、１７、又は１８に記載の内部電源回路。
  20. 前記制御回路は、外部から入力されるテストコード信号に基づいて、前記少なくとも一部の電流引き抜き部に関し、活性化及び非活性化のいずれか一方を選択することを特徴とする請求項７、８、１７、１８、又は１９に記載の内部電源回路。
  21. 請求項１乃至２０のいずれか一項に記載の内部電源回路と、
    前記内部電源回路から供給される電源電圧により動作する内部回路とを備えることを特徴とする半導体装置。
  22. 内部回路に電源電圧を供給する内部電源配線に共通接続された複数の電力供給部と、
    前記複数の電力供給部のうちの少なくとも一部の前記電力供給部ごとの活性化情報を記憶する記憶回路とを有する内部電源回路を備える半導体装置の製造方法であって、
    前記複数の電力供給部の一部又は全部を活性化させる活性化ステップと、
    前記内部電源回路の電流供給能力を測定する測定ステップと、
    前記測定ステップの測定結果に基づき、前記記憶回路に前記活性化情報を書き込む書込ステップとを備えることを特徴とする半導体装置の製造方法。
  23. 前記活性化ステップは、
    周囲温度を第１の温度とした状態で、前記複数の電力供給部の一部又は全部を活性化させる第１の活性化ステップと、
    周囲温度を前記第１の温度とは異なる第２の温度とした状態で、前記複数の電力供給部の一部又は全部を活性化させる第２の活性化ステップとを含み、
    前記書込ステップは、前記第１及び第２の活性化ステップそれぞれにおける前記測定ステップの測定結果に基づき、前記記憶回路に前記活性化情報を書き込むことを特徴とする請求項２２に記載の半導体装置の製造方法。
  24. 内部電源電圧を発生するための電流値をビットデータに応じて制御可能に構成された内部電源回路を有する半導体装置の製造方法であって、
    第１の温度において前記電流値を第１の範囲内に設定する第１のビットデータを保持する第１のステップと、
    前記第１の温度よりも高い第２の温度において前記第１のビットデータに対応する前記内部電源回路における電流値が前記第１の範囲内にあるか否かを判定する第２のステップとを備えることを特徴とする半導体装置の製造方法。
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