JPH10149699A - 半導体回路装置 - Google Patents
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- JPH10149699A JPH10149699A JP8306542A JP30654296A JPH10149699A JP H10149699 A JPH10149699 A JP H10149699A JP 8306542 A JP8306542 A JP 8306542A JP 30654296 A JP30654296 A JP 30654296A JP H10149699 A JPH10149699 A JP H10149699A
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- Inductance-Capacitance Distribution Constants And Capacitance-Resistance Oscillators (AREA)
- Static Random-Access Memory (AREA)
Abstract
(57)【要約】
【課題】 内部電源回路が発振した場合にドライバトラ
ンジスタの最適なゲート幅を容易に評価できるようにす
る。 【解決手段】 電圧ダウンコンバータ３００中のドライ
バトランジスタ３０２と並列にもう１つのドライバトラ
ンジスタ３０３を接続し、ＷＣＢＲおよびアドレスキー
の検出により活性化されるテストモード信号ＴＥに応答
してドライバトランジスタ３０３を選択的に不活性化す
るようにした。
ンジスタの最適なゲート幅を容易に評価できるようにす
る。 【解決手段】 電圧ダウンコンバータ３００中のドライ
バトランジスタ３０２と並列にもう１つのドライバトラ
ンジスタ３０３を接続し、ＷＣＢＲおよびアドレスキー
の検出により活性化されるテストモード信号ＴＥに応答
してドライバトランジスタ３０３を選択的に不活性化す
るようにした。
Description
【０００１】
【発明の属する技術分野】この発明は半導体回路装置に
関し、さらに詳しくは、外部電源電圧を受け、通常モー
ドとテストモードとを有する半導体回路装置に関する。
関し、さらに詳しくは、外部電源電圧を受け、通常モー
ドとテストモードとを有する半導体回路装置に関する。
【０００２】
【従来の技術】現在、半導体回路装置の１つとして、Ｄ
ＲＡＭ（ダイナミックランダムアクセスメモリ）、ＳＲ
ＡＭ（スタティックランダムアクセスメモリ）などの半
導体記憶装置が提供されている。最近では、消費電力を
低減するために、外部電源電圧（たとえば５Ｖ）を降圧
して内部電源電圧（たとえば３．３Ｖ）を生成する内部
電源回路を備えた半導体記憶装置も提供されている。
ＲＡＭ（ダイナミックランダムアクセスメモリ）、ＳＲ
ＡＭ（スタティックランダムアクセスメモリ）などの半
導体記憶装置が提供されている。最近では、消費電力を
低減するために、外部電源電圧（たとえば５Ｖ）を降圧
して内部電源電圧（たとえば３．３Ｖ）を生成する内部
電源回路を備えた半導体記憶装置も提供されている。
【０００３】図１４は、ＤＲＡＭなどに用いられる従来
の内部電源回路の構成を示す回路図である。図１４を参
照して、従来の内部電源回路は、差動増幅器３、および
ドライバトランジスタ４を含む。差動増幅器３は、基準
電圧ＶＲＥＦを受ける反転入力端子と、内部電源ノード
２に接続された非反転入力端子とを有する。ドライバト
ランジスタ４は、差動増幅器３の出力端子に接続された
ゲートを有し、外部電源ノード１と内部電源ノード２と
の間に接続される。
の内部電源回路の構成を示す回路図である。図１４を参
照して、従来の内部電源回路は、差動増幅器３、および
ドライバトランジスタ４を含む。差動増幅器３は、基準
電圧ＶＲＥＦを受ける反転入力端子と、内部電源ノード
２に接続された非反転入力端子とを有する。ドライバト
ランジスタ４は、差動増幅器３の出力端子に接続された
ゲートを有し、外部電源ノード１と内部電源ノード２と
の間に接続される。
【０００４】上記内部電源回路においては、内部電源電
圧ｉｎｔＶＣＣが差動増幅器３にフィードバックされ、
それにより差動増幅器３が内部電源電圧ｉｎｔＶＣＣが
基準電圧ＶＲＥＦに等しくなるようにドライバトランジ
スタ４を制御する。すなわち、差動増幅器３およびドラ
イバトランジスタ４は閉ループを形成している。その結
果、この内部電源回路は、外部電源電圧ｅｘｔＶＣＣよ
りも低い内部電源電圧ｉｎｔＶＣＣを内部電源ノード２
に供給する。
圧ｉｎｔＶＣＣが差動増幅器３にフィードバックされ、
それにより差動増幅器３が内部電源電圧ｉｎｔＶＣＣが
基準電圧ＶＲＥＦに等しくなるようにドライバトランジ
スタ４を制御する。すなわち、差動増幅器３およびドラ
イバトランジスタ４は閉ループを形成している。その結
果、この内部電源回路は、外部電源電圧ｅｘｔＶＣＣよ
りも低い内部電源電圧ｉｎｔＶＣＣを内部電源ノード２
に供給する。
【０００５】
【発明が解決しようとする課題】上記内部電源回路にお
いて、より多くの電流を内部電源ノード２に供給するた
めには、ドライバトランジスタ４のゲート幅を広くする
のが望ましい。図１５に示されるように、ドライバトラ
ンジスタ４のゲート幅（Ｗ）を広くするほど、その駆動
能力は向上するからである。
いて、より多くの電流を内部電源ノード２に供給するた
めには、ドライバトランジスタ４のゲート幅を広くする
のが望ましい。図１５に示されるように、ドライバトラ
ンジスタ４のゲート幅（Ｗ）を広くするほど、その駆動
能力は向上するからである。
【０００６】しかしながら、上述したように内部電源回
路にはフィードバックループが形成されているため、図
１５に示されるように、ドライバトランジスタ４のゲー
ト幅（Ｗ）を広くするほど、発振に対する安定性が低下
する。このようにドライバトランジスタ４の駆動能力と
発振に対する安定性との間には、いわゆるトレードオフ
の関係がある。
路にはフィードバックループが形成されているため、図
１５に示されるように、ドライバトランジスタ４のゲー
ト幅（Ｗ）を広くするほど、発振に対する安定性が低下
する。このようにドライバトランジスタ４の駆動能力と
発振に対する安定性との間には、いわゆるトレードオフ
の関係がある。
【０００７】したがって、発振が起こらない範囲内でド
ライバトランジスタ４のゲート幅（Ｗ）を可能な限り広
く設計するのが望ましいが、ＤＲＡＭチップの作製後に
予期しない発振が起こる場合がある。これは、駆動能力
が大きくかつ発振に対する安定性が高い最適なゲート幅
（Ｗ）をシミュレーションなどにより完全に予測するこ
とは困難だからである。また、製造工程のばらつきによ
り発振が起こる場合もある。
ライバトランジスタ４のゲート幅（Ｗ）を可能な限り広
く設計するのが望ましいが、ＤＲＡＭチップの作製後に
予期しない発振が起こる場合がある。これは、駆動能力
が大きくかつ発振に対する安定性が高い最適なゲート幅
（Ｗ）をシミュレーションなどにより完全に予測するこ
とは困難だからである。また、製造工程のばらつきによ
り発振が起こる場合もある。
【０００８】このようにＤＲＡＭチップの作製後に発振
が起きた場合、ドライバトランジスタ４のゲート幅
（Ｗ）を狭く設計し直す必要があるが、ゲート幅（Ｗ）
をどのくらい狭くすれば発振が停止するのかを予測する
ことは困難である。そのため、マスクを改訂して新しい
チップを作製し直したにもかかわらず、再び発振が起こ
る場合があった。このように従来は、ドライバトランジ
スタ４のゲート幅を最適に設計するためにマスクの改訂
を繰返し行なわなければならないという問題があった。
が起きた場合、ドライバトランジスタ４のゲート幅
（Ｗ）を狭く設計し直す必要があるが、ゲート幅（Ｗ）
をどのくらい狭くすれば発振が停止するのかを予測する
ことは困難である。そのため、マスクを改訂して新しい
チップを作製し直したにもかかわらず、再び発振が起こ
る場合があった。このように従来は、ドライバトランジ
スタ４のゲート幅を最適に設計するためにマスクの改訂
を繰返し行なわなければならないという問題があった。
【０００９】また、マスクの改訂回数を減らすために、
ＦＩＢ（Focused Ion Beam）加工により最適なゲート幅
（Ｗ）を評価する手法はあるが、ＦＩＢ加工という面倒
な作業をしなければならないという問題があった。さら
に、予めＦＩＢ加工による評価をしていても発振が起こ
る場合があるという問題があった。
ＦＩＢ（Focused Ion Beam）加工により最適なゲート幅
（Ｗ）を評価する手法はあるが、ＦＩＢ加工という面倒
な作業をしなければならないという問題があった。さら
に、予めＦＩＢ加工による評価をしていても発振が起こ
る場合があるという問題があった。
【００１０】この発明は上記のような問題点を解決する
ためになされたもので、その目的は内部電源回路の電流
供給能力が容易に最適化可能な半導体回路装置を提供す
ることである。
ためになされたもので、その目的は内部電源回路の電流
供給能力が容易に最適化可能な半導体回路装置を提供す
ることである。
【００１１】
【課題を解決するための手段】請求項１に係る発明に従
うと、外部電源電圧を受け、通常モードとテストモード
とを有する半導体回路装置は、内部回路、第１の内部電
源手段、第２の内部電源手段、検出手段、および活性化
／不活性化手段を備える。内部回路は、内部電源ノード
に接続され、所定の動作をする。第１の内部電源手段
は、外部電源電圧を受ける外部電源ノードに接続され、
外部電源電圧よりも低い内部電源電圧を内部電源ノード
に供給する。第２の内部電源手段は、外部電源ノードに
接続され、内部電源電圧を内部電源ノードに供給する。
検出手段は、予め定められたタイミングで外部から与え
られた制御信号に応答してテストモードを検出し、第１
のテストモード信号を生成する。活性化／不活性化手段
は、第１のテストモード信号に応答して第２の内部電源
手段を活性化／不活性化する。
うと、外部電源電圧を受け、通常モードとテストモード
とを有する半導体回路装置は、内部回路、第１の内部電
源手段、第２の内部電源手段、検出手段、および活性化
／不活性化手段を備える。内部回路は、内部電源ノード
に接続され、所定の動作をする。第１の内部電源手段
は、外部電源電圧を受ける外部電源ノードに接続され、
外部電源電圧よりも低い内部電源電圧を内部電源ノード
に供給する。第２の内部電源手段は、外部電源ノードに
接続され、内部電源電圧を内部電源ノードに供給する。
検出手段は、予め定められたタイミングで外部から与え
られた制御信号に応答してテストモードを検出し、第１
のテストモード信号を生成する。活性化／不活性化手段
は、第１のテストモード信号に応答して第２の内部電源
手段を活性化／不活性化する。
【００１２】請求項２に係る発明に従うと、上記半導体
回路装置はさらに、行および列アドレス信号を受ける複
数のアドレス端子を備える。上記内部回路は、メモリセ
ルアレイ、アドレスバッファ、行デコーダ、列デコー
ダ、および書込手段を含む。メモリセルアレイは、行お
よび列に配置された複数のメモリセルを有する。アドレ
スバッファは、行アドレスストローブ信号に応答して行
アドレス信号のストローブを行なうとともに、列アドレ
スストローブ信号に応答して列アドレス信号のストロー
ブを行なう。行デコーダは、アドレスバッファからの行
アドレス信号に応答してメモリセルアレイの行を選択す
る。列デコーダは、アドレスバッファからの列アドレス
信号に応答してメモリセルアレイの列を選択する。書込
手段は、行デコーダによって選択された行および列デコ
ーダによって選択された列に配置されたメモリセルにデ
ータ信号をライトイネーブル信号に応答して書込む。上
記検出手段は、行アドレスストローブ信号の活性前に列
アドレスストローブ信号およびライトイネーブル信号が
活性化されたとき第２のテストモード信号を生成する手
段と、アドレス端子の少なくとも１つに接続され、第２
のテストモード信号が活性化されかつ内部電源電圧より
も高い電圧がその少なくとも１つのアドレス端子に与え
られたとき第１のテストモード信号を生成する手段とを
含む。
回路装置はさらに、行および列アドレス信号を受ける複
数のアドレス端子を備える。上記内部回路は、メモリセ
ルアレイ、アドレスバッファ、行デコーダ、列デコー
ダ、および書込手段を含む。メモリセルアレイは、行お
よび列に配置された複数のメモリセルを有する。アドレ
スバッファは、行アドレスストローブ信号に応答して行
アドレス信号のストローブを行なうとともに、列アドレ
スストローブ信号に応答して列アドレス信号のストロー
ブを行なう。行デコーダは、アドレスバッファからの行
アドレス信号に応答してメモリセルアレイの行を選択す
る。列デコーダは、アドレスバッファからの列アドレス
信号に応答してメモリセルアレイの列を選択する。書込
手段は、行デコーダによって選択された行および列デコ
ーダによって選択された列に配置されたメモリセルにデ
ータ信号をライトイネーブル信号に応答して書込む。上
記検出手段は、行アドレスストローブ信号の活性前に列
アドレスストローブ信号およびライトイネーブル信号が
活性化されたとき第２のテストモード信号を生成する手
段と、アドレス端子の少なくとも１つに接続され、第２
のテストモード信号が活性化されかつ内部電源電圧より
も高い電圧がその少なくとも１つのアドレス端子に与え
られたとき第１のテストモード信号を生成する手段とを
含む。
【００１３】請求項３に係る発明に従うと、第１の内部
電源手段は、差動増幅器、および第１のドライバトラン
ジスタを含む。差動増幅器は、基準電圧を受ける反転入
力端子と、内部電源ノードに接続された非反転入力端子
とを有する。第１のドライバトランジスタは、差動増幅
器の出力端子に接続されたゲートを有し、外部電源ノー
ドと内部電源ノードとの間に接続される。上記第２の内
部電源手段は、第２のドライバトランジスタを含む。第
２のドライバトランジスタは、差動増幅器の出力端子に
接続されたゲートを有し、外部電源ノードと内部電源ノ
ードとの間に接続される。
電源手段は、差動増幅器、および第１のドライバトラン
ジスタを含む。差動増幅器は、基準電圧を受ける反転入
力端子と、内部電源ノードに接続された非反転入力端子
とを有する。第１のドライバトランジスタは、差動増幅
器の出力端子に接続されたゲートを有し、外部電源ノー
ドと内部電源ノードとの間に接続される。上記第２の内
部電源手段は、第２のドライバトランジスタを含む。第
２のドライバトランジスタは、差動増幅器の出力端子に
接続されたゲートを有し、外部電源ノードと内部電源ノ
ードとの間に接続される。
【００１４】請求項４に係る発明に従うと、上記活性化
／不活性化手段は、差動増幅器の出力端子と第２のドラ
イバトランジスタのゲートとの間に接続され、第１のテ
ストモード信号に応答してオン／オフになるスイッチン
グ手段と、第１のテストモード信号に応答してスイッチ
ング手段のオフ時に第２のドライバトランジスタをオフ
にする手段とを含む。
／不活性化手段は、差動増幅器の出力端子と第２のドラ
イバトランジスタのゲートとの間に接続され、第１のテ
ストモード信号に応答してオン／オフになるスイッチン
グ手段と、第１のテストモード信号に応答してスイッチ
ング手段のオフ時に第２のドライバトランジスタをオフ
にする手段とを含む。
【００１５】請求項５に係る発明に従うと、上記第１の
内部電源手段は、第１の差動増幅器、および第１のドラ
イバトランジスタを含む。第１の差動増幅器は、第１の
基準電圧を受ける反転入力端子と、内部電源ノードに接
続された非反転入力端子とを有する。第１のドライバト
ランジスタは、第１の差動増幅器の出力端子に接続され
たゲートを有し、外部電源ノードと内部電源ノードとの
間に接続される。上記第２の内部電源手段は、第２の差
動増幅器、および第２のドライバトランジスタを含む。
第２の差動増幅器は、第２の基準電圧を受ける反転入力
端子と、内部電源ノードに接続された非反転入力端子と
を有する。第２のドライバトランジスタは、第２の差動
増幅器の出力端子に接続されたゲートを有し、外部電源
ノードと内部電源ノードとの間に接続される。
内部電源手段は、第１の差動増幅器、および第１のドラ
イバトランジスタを含む。第１の差動増幅器は、第１の
基準電圧を受ける反転入力端子と、内部電源ノードに接
続された非反転入力端子とを有する。第１のドライバト
ランジスタは、第１の差動増幅器の出力端子に接続され
たゲートを有し、外部電源ノードと内部電源ノードとの
間に接続される。上記第２の内部電源手段は、第２の差
動増幅器、および第２のドライバトランジスタを含む。
第２の差動増幅器は、第２の基準電圧を受ける反転入力
端子と、内部電源ノードに接続された非反転入力端子と
を有する。第２のドライバトランジスタは、第２の差動
増幅器の出力端子に接続されたゲートを有し、外部電源
ノードと内部電源ノードとの間に接続される。
【００１６】請求項６に係る発明に従うと、上記活性化
／不活性化手段は、第２の差動増幅器の電源端子に接続
され、第１のテストモード信号に応答してオン／オフに
なるスイッチング手段と、第１のテストモード信号に応
答してスイッチング手段のオフ時に第２のドライバトラ
ンジスタをオフにする手段を含む。
／不活性化手段は、第２の差動増幅器の電源端子に接続
され、第１のテストモード信号に応答してオン／オフに
なるスイッチング手段と、第１のテストモード信号に応
答してスイッチング手段のオフ時に第２のドライバトラ
ンジスタをオフにする手段を含む。
【００１７】請求項７に係る発明に従うと、外部電源電
圧を受け、通常モードとテストモードとを有する半導体
回路装置は、内部回路、第１の内部電源手段、第２の内
部電源手段、検出手段、第１の不活性化手段、および第
２の不活性化手段とを備える。内部回路は、内部電源ノ
ードに接続され、所定の動作をする。第１の内部電源手
段は、外部電源電圧を受ける外部電源電圧よりも低い内
部電源電圧を内部電源ノードに供給する。第２の内部電
源手段は、外部電源ノードに接続され、内部電源電圧を
内部電源ノードに供給する。検出手段は、テストモード
を検出し、テストモード信号を生成する。第１の不活性
化手段は、テストモード信号に応答して第２の内部電源
手段を一時的に不活性化する。第２の不活性化手段は、
第２の内部電源手段を定常的に不活性化する。
圧を受け、通常モードとテストモードとを有する半導体
回路装置は、内部回路、第１の内部電源手段、第２の内
部電源手段、検出手段、第１の不活性化手段、および第
２の不活性化手段とを備える。内部回路は、内部電源ノ
ードに接続され、所定の動作をする。第１の内部電源手
段は、外部電源電圧を受ける外部電源電圧よりも低い内
部電源電圧を内部電源ノードに供給する。第２の内部電
源手段は、外部電源ノードに接続され、内部電源電圧を
内部電源ノードに供給する。検出手段は、テストモード
を検出し、テストモード信号を生成する。第１の不活性
化手段は、テストモード信号に応答して第２の内部電源
手段を一時的に不活性化する。第２の不活性化手段は、
第２の内部電源手段を定常的に不活性化する。
【００１８】請求項８に係る発明に従うと、上記第１の
内部電源手段は、差動増幅器、および第１のドライバト
ランジスタを含む。差動増幅器は、基準電圧を受ける反
転入力端子と、内部電源ノードに接続された非反転入力
端子とを有する。第１のドライバトランジスタは、差動
増幅器の出力端子に接続されたゲートを有し、外部電源
ノードと内部電源ノードとの間に接続される。上記第２
の内部電源手段は、第２のドライバトランジスタを含
む。第２のドライバトランジスタは、差動増幅器の出力
端子に接続されたゲートを有し、外部電源ノードと内部
電源ノードとの間に接続される。
内部電源手段は、差動増幅器、および第１のドライバト
ランジスタを含む。差動増幅器は、基準電圧を受ける反
転入力端子と、内部電源ノードに接続された非反転入力
端子とを有する。第１のドライバトランジスタは、差動
増幅器の出力端子に接続されたゲートを有し、外部電源
ノードと内部電源ノードとの間に接続される。上記第２
の内部電源手段は、第２のドライバトランジスタを含
む。第２のドライバトランジスタは、差動増幅器の出力
端子に接続されたゲートを有し、外部電源ノードと内部
電源ノードとの間に接続される。
【００１９】請求項９に係る発明に従うと、上記第１の
不活性化手段は、差動増幅器の出力端子と第２のドライ
バトランジスタのゲートとの間に接続され、テストモー
ド信号に応答してオフになるスイッチング手段と、テス
トモード信号に応答して第２のドライバトランジスタを
オフにする手段とを含む。
不活性化手段は、差動増幅器の出力端子と第２のドライ
バトランジスタのゲートとの間に接続され、テストモー
ド信号に応答してオフになるスイッチング手段と、テス
トモード信号に応答して第２のドライバトランジスタを
オフにする手段とを含む。
【００２０】請求項１０に係る発明に従うと、上記第２
の不活性化手段は、第２のドライバトランジスタと直列
に接続されたヒューズを含む。
の不活性化手段は、第２のドライバトランジスタと直列
に接続されたヒューズを含む。
【００２１】請求項１１に係る発明に従うと、上記第１
の内部電源手段は、第１の差動増幅器、および第１のド
ライバトランジスタを含む。第１の差動増幅器は、第１
の基準電圧を受ける反転入力端子と、内部電源ノードに
接続された非反転入力端子とを有する。第１のドライバ
トランジスタは、第１の差動増幅器の出力端子に接続さ
れたゲートを有し、外部電源ノードと内部電源ノードと
の間に接続される。上記第２の内部電源手段は、第２の
差動増幅器、および第２のドライバトランジスタを含
む。第２の差動増幅器は、第２の基準電圧を受ける反転
入力端子と、内部電源ノードに接続された非反転入力端
子とを有する。第２のドライバトランジスタは、第２の
差動増幅器の出力端子に接続されたゲートを有し、外部
電源ノードと内部電源ノードとの間に接続される。
の内部電源手段は、第１の差動増幅器、および第１のド
ライバトランジスタを含む。第１の差動増幅器は、第１
の基準電圧を受ける反転入力端子と、内部電源ノードに
接続された非反転入力端子とを有する。第１のドライバ
トランジスタは、第１の差動増幅器の出力端子に接続さ
れたゲートを有し、外部電源ノードと内部電源ノードと
の間に接続される。上記第２の内部電源手段は、第２の
差動増幅器、および第２のドライバトランジスタを含
む。第２の差動増幅器は、第２の基準電圧を受ける反転
入力端子と、内部電源ノードに接続された非反転入力端
子とを有する。第２のドライバトランジスタは、第２の
差動増幅器の出力端子に接続されたゲートを有し、外部
電源ノードと内部電源ノードとの間に接続される。
【００２２】請求項１２に係る発明に従うと、上記第１
の不活性化手段は、第２の差動増幅器の電源端子に接続
され、テストモード信号に応答してオフになるスイッチ
ング手段と、テストモード信号に応答して第２のドライ
バトランジスタをオフにする手段とを含む。
の不活性化手段は、第２の差動増幅器の電源端子に接続
され、テストモード信号に応答してオフになるスイッチ
ング手段と、テストモード信号に応答して第２のドライ
バトランジスタをオフにする手段とを含む。
【００２３】請求項１３に係る発明に従うと、上記第２
の不活性化手段は、第１のヒューズ、および第２のヒュ
ーズを含む。第１のヒューズは、スイッチング手段と直
列に接続される。第２のヒューズは、第２のドライバト
ランジスタと直列に接続される。
の不活性化手段は、第１のヒューズ、および第２のヒュ
ーズを含む。第１のヒューズは、スイッチング手段と直
列に接続される。第２のヒューズは、第２のドライバト
ランジスタと直列に接続される。
【００２４】
【発明の実施の形態】以下、この発明の実施の形態を図
面を参照して詳しく説明する。なお、図中同一符号は同
一または相当部分を示す。
面を参照して詳しく説明する。なお、図中同一符号は同
一または相当部分を示す。
【００２５】［実施の形態１］図１は、この発明の実施
の形態１によるＤＲＡＭの全体構成を示すブロック図で
ある。図１を参照して、このＤＲＡＭは、メモリセルア
レイ１０と、行および列アドレスバッファ１１と、行デ
コーダ１２と、列デコーダ１３と、センスアンプ１４
と、入出力回路１５と、入力バッファ１６と、ライトド
ライバ１７と、プリアンプ１８と、出力バッファ１９
と、／ＲＡＳ（行アドレスストローブ信号）バッファ２
０と、／ＣＡＳ（列アドレスストローブ信号）バッファ
２１と、／ＷＥ（ライトイネーブル信号）バッファ２２
とを備える。
の形態１によるＤＲＡＭの全体構成を示すブロック図で
ある。図１を参照して、このＤＲＡＭは、メモリセルア
レイ１０と、行および列アドレスバッファ１１と、行デ
コーダ１２と、列デコーダ１３と、センスアンプ１４
と、入出力回路１５と、入力バッファ１６と、ライトド
ライバ１７と、プリアンプ１８と、出力バッファ１９
と、／ＲＡＳ（行アドレスストローブ信号）バッファ２
０と、／ＣＡＳ（列アドレスストローブ信号）バッファ
２１と、／ＷＥ（ライトイネーブル信号）バッファ２２
とを備える。
【００２６】このＤＲＡＭはさらに、外部電源電圧ｅｘ
ｔＶＣＣ（たとえば５Ｖ）を受ける電源端子２３と、接
地電圧ＧＮＤを受ける接地端子２４と、外部行アドレス
ストローブ信号ｅｘｔ／ＲＡＳを受ける制御端子２５
と、外部列アドレスストローブ信号ｅｘｔ／ＣＡＳを受
ける制御端子２６と、外部ライトイネーブル信号ｅｘｔ
／ＷＥを受ける制御端子２７と、行および列アドレス信
号Ａ１〜Ａｎを受けるｎ個のアドレス端子２８と、デー
タ信号ＤＱの入出力を行なうデータ入出力端子２９とを
備える。
ｔＶＣＣ（たとえば５Ｖ）を受ける電源端子２３と、接
地電圧ＧＮＤを受ける接地端子２４と、外部行アドレス
ストローブ信号ｅｘｔ／ＲＡＳを受ける制御端子２５
と、外部列アドレスストローブ信号ｅｘｔ／ＣＡＳを受
ける制御端子２６と、外部ライトイネーブル信号ｅｘｔ
／ＷＥを受ける制御端子２７と、行および列アドレス信
号Ａ１〜Ａｎを受けるｎ個のアドレス端子２８と、デー
タ信号ＤＱの入出力を行なうデータ入出力端子２９とを
備える。
【００２７】メモリセルアレイ１０は、行および列に配
置された複数のメモリセル（図示せず）を有する。アド
レスバッファ１１は、／ＲＡＳバッファ２０からの内部
行アドレスストローブ信号ｉｎｔ／ＲＡＳに応答して行
アドレス信号Ａ１〜Ａｎのストローブを行なうととも
に、／ＣＡＳバッファ２１からの内部列アドレスストロ
ーブ信号ｉｎｔ／ＣＡＳに応答して列アドレス信号Ａ１
〜Ａｎのストローブを行なう。行デコーダ１２は、アド
レスバッファ１１からの行アドレス信号Ａ１〜Ａｎに応
答してメモリセルアレイ１０の行（ワード線）を選択す
る。列デコーダ１３は、アドレスバッファ１１からの列
アドレス信号Ａ１〜Ａｎに応答してメモリセルアレイ１
０の列（コラム選択線、ビット線）を選択する。センス
アンプ１４は、メモリセルアレイ１０から読出されたデ
ータ信号を増幅する。入出力回路１５はコラム選択ゲー
トおよびデータ入出力線対を含み、列デコーダ１３によ
って選択された列にデータ信号を入力したり、列デコー
ダ１３によって選択された列からデータ信号を出力した
りする。入力バッファ１６は、データ入出力端子２９に
入力されたデータ信号ＤＱをライトドライバ１７に供給
する。ライトドライバ１７は、データ信号ＤＱを入出力
回路１５に供給し、／ＷＥバッファ２２からの内部ライ
トイネーブル信号ｉｎｔ／ＷＥに応答して行デコーダ１
２によって選択された行および列デコーダ１３によって
選択された列に配置されたメモリセルにデータ信号ＤＱ
を書込む。
置された複数のメモリセル（図示せず）を有する。アド
レスバッファ１１は、／ＲＡＳバッファ２０からの内部
行アドレスストローブ信号ｉｎｔ／ＲＡＳに応答して行
アドレス信号Ａ１〜Ａｎのストローブを行なうととも
に、／ＣＡＳバッファ２１からの内部列アドレスストロ
ーブ信号ｉｎｔ／ＣＡＳに応答して列アドレス信号Ａ１
〜Ａｎのストローブを行なう。行デコーダ１２は、アド
レスバッファ１１からの行アドレス信号Ａ１〜Ａｎに応
答してメモリセルアレイ１０の行（ワード線）を選択す
る。列デコーダ１３は、アドレスバッファ１１からの列
アドレス信号Ａ１〜Ａｎに応答してメモリセルアレイ１
０の列（コラム選択線、ビット線）を選択する。センス
アンプ１４は、メモリセルアレイ１０から読出されたデ
ータ信号を増幅する。入出力回路１５はコラム選択ゲー
トおよびデータ入出力線対を含み、列デコーダ１３によ
って選択された列にデータ信号を入力したり、列デコー
ダ１３によって選択された列からデータ信号を出力した
りする。入力バッファ１６は、データ入出力端子２９に
入力されたデータ信号ＤＱをライトドライバ１７に供給
する。ライトドライバ１７は、データ信号ＤＱを入出力
回路１５に供給し、／ＷＥバッファ２２からの内部ライ
トイネーブル信号ｉｎｔ／ＷＥに応答して行デコーダ１
２によって選択された行および列デコーダ１３によって
選択された列に配置されたメモリセルにデータ信号ＤＱ
を書込む。
【００２８】このＤＲＡＭはさらに、内部電源回路３０
と、テストモード検出回路３１とを備える。内部電源回
路３０は、電源端子２３からの外部電源電圧ｅｘｔＶＣ
Ｃを降圧することにより内部電源電圧ｉｎｔＶＣＣ（た
とえば３．３Ｖ）を生成し、メモリセルアレイ１０、ア
ドレスバッファ１１、行デコーダ１２、列デコーダ１
３、ライトドライバ１７などの内部回路に供給する。
と、テストモード検出回路３１とを備える。内部電源回
路３０は、電源端子２３からの外部電源電圧ｅｘｔＶＣ
Ｃを降圧することにより内部電源電圧ｉｎｔＶＣＣ（た
とえば３．３Ｖ）を生成し、メモリセルアレイ１０、ア
ドレスバッファ１１、行デコーダ１２、列デコーダ１
３、ライトドライバ１７などの内部回路に供給する。
【００２９】テストモード検出回路３１は、内部行アド
レスストローブ信号ｉｎｔ／ＲＡＳ、内部列アドレスス
トローブ信号ｉｎｔ／ＣＡＳおよび内部ライトイネーブ
ル信号ｉｎｔ／ＷＥがＷＣＢＲ（／ＷＥ，／ＣＡＳ ｂ
ｅｆｏｒｅ ／ＲＡＳ）のタイミングで与えられ、か
つ、所定のアドレスキーが入力されることによりテスト
モードを検出し、テストモード信号ＴＥを生成する。内
部電源回路３０の供給能力はテストモード信号ＴＥに応
答して変化する。
レスストローブ信号ｉｎｔ／ＲＡＳ、内部列アドレスス
トローブ信号ｉｎｔ／ＣＡＳおよび内部ライトイネーブ
ル信号ｉｎｔ／ＷＥがＷＣＢＲ（／ＷＥ，／ＣＡＳ ｂ
ｅｆｏｒｅ ／ＲＡＳ）のタイミングで与えられ、か
つ、所定のアドレスキーが入力されることによりテスト
モードを検出し、テストモード信号ＴＥを生成する。内
部電源回路３０の供給能力はテストモード信号ＴＥに応
答して変化する。
【００３０】図２は、図１中の内部電源回路３０の具体
的な構成を示す回路図である。図２を参照して、内部電
源回路３０は、外部電源電圧ｅｘｔＶＣＣを受ける外部
電源ノード１に接続され、内部電源電圧ｉｎｔＶＣＣを
内部電源ノード２に供給する電圧ダウンコンバータ（Ｖ
ＤＣ）３００と、外部電源ノード１に接続され、内部電
源電圧ｉｎｔＶＣＣを内部電源ノード２に供給するドラ
イバトランジスタ３０３とを備える。内部電源回路３０
はさらに、テストモード信号ＴＥに応答してドライバト
ランジスタ３０３を活性化／不活性化するために、トラ
ンスファゲート３０４と、インバータ回路３０５と、Ｐ
チャネルＭＯＳトランジスタ３０６とを備える。
的な構成を示す回路図である。図２を参照して、内部電
源回路３０は、外部電源電圧ｅｘｔＶＣＣを受ける外部
電源ノード１に接続され、内部電源電圧ｉｎｔＶＣＣを
内部電源ノード２に供給する電圧ダウンコンバータ（Ｖ
ＤＣ）３００と、外部電源ノード１に接続され、内部電
源電圧ｉｎｔＶＣＣを内部電源ノード２に供給するドラ
イバトランジスタ３０３とを備える。内部電源回路３０
はさらに、テストモード信号ＴＥに応答してドライバト
ランジスタ３０３を活性化／不活性化するために、トラ
ンスファゲート３０４と、インバータ回路３０５と、Ｐ
チャネルＭＯＳトランジスタ３０６とを備える。
【００３１】電圧ダウンコンバータ３００は、差動増幅
器３０１と、ドライバトランジスタ３０２とを含む。差
動増幅器３０１は、基準電圧ＶＲＥＦを受ける反転入力
端子と、内部電源ノード２に接続された非反転入力端子
とを有する。ドライバトランジスタ３０２はＰチャネル
ＭＯＳトランジスタからなり、差動増幅器３０１の出力
端子に接続されたゲートを有し、外部電源ノード１と内
部電源ノード２との間に接続される。
器３０１と、ドライバトランジスタ３０２とを含む。差
動増幅器３０１は、基準電圧ＶＲＥＦを受ける反転入力
端子と、内部電源ノード２に接続された非反転入力端子
とを有する。ドライバトランジスタ３０２はＰチャネル
ＭＯＳトランジスタからなり、差動増幅器３０１の出力
端子に接続されたゲートを有し、外部電源ノード１と内
部電源ノード２との間に接続される。
【００３２】ドライバトランジスタ３０３はＰチャネル
ＭＯＳトランジスタからなり、差動増幅器３０１の出力
端子にトランスファゲート３０４を介して接続されたゲ
ートを有し、外部電源ノード１と内部電源ノード２との
間に接続される。トランスファゲート３０４は、差動増
幅器３０１の出力端子とドライバトランジスタ３０３の
ゲートとの間に接続され、テストモード信号ＴＥに応答
してオン／オフになる。ＰチャネルＭＯＳトランジスタ
３０６は、外部電源ノード１とドライバトランジスタ３
０３のゲートとの間に接続され、テストモードＴＥに応
答してトランスファゲート３０４のオフ時にドライバト
ランジスタ３０３をオフにする。
ＭＯＳトランジスタからなり、差動増幅器３０１の出力
端子にトランスファゲート３０４を介して接続されたゲ
ートを有し、外部電源ノード１と内部電源ノード２との
間に接続される。トランスファゲート３０４は、差動増
幅器３０１の出力端子とドライバトランジスタ３０３の
ゲートとの間に接続され、テストモード信号ＴＥに応答
してオン／オフになる。ＰチャネルＭＯＳトランジスタ
３０６は、外部電源ノード１とドライバトランジスタ３
０３のゲートとの間に接続され、テストモードＴＥに応
答してトランスファゲート３０４のオフ時にドライバト
ランジスタ３０３をオフにする。
【００３３】図３は、図１中のテストモード検出回路３
１の構成を示すブロック図である。図３を参照して、テ
ストモード検出回路３１は、ＷＣＢＲ検出回路３２と、
スーパーＶＩＨ検出回路３３とを備える。
１の構成を示すブロック図である。図３を参照して、テ
ストモード検出回路３１は、ＷＣＢＲ検出回路３２と、
スーパーＶＩＨ検出回路３３とを備える。
【００３４】ＷＣＢＲ検出回路３２は、内部行アドレス
ストローブ信号ｉｎｔ／ＲＡＳの活性前に内部列アドレ
スストローブ信号ｉｎｔ／ＣＡＳおよび内部ライトイネ
ーブル信号ｉｎｔ／ＷＥが活性化されたとき、すなわ
ち、信号ｉｎｔ／ＲＡＳ，ｉｎｔ／ＣＡＳ，ｉｎｔ／Ｗ
ＥがＷＣＢＲのタイミングで与えられたとき、テストモ
ード信号ＷＣＢＲを生成する。
ストローブ信号ｉｎｔ／ＲＡＳの活性前に内部列アドレ
スストローブ信号ｉｎｔ／ＣＡＳおよび内部ライトイネ
ーブル信号ｉｎｔ／ＷＥが活性化されたとき、すなわ
ち、信号ｉｎｔ／ＲＡＳ，ｉｎｔ／ＣＡＳ，ｉｎｔ／Ｗ
ＥがＷＣＢＲのタイミングで与えられたとき、テストモ
ード信号ＷＣＢＲを生成する。
【００３５】スーパーＶＩＨ検出回路３３は１つのアド
レス端子２８に接続され、テストモード信号ＷＣＢＲが
活性化されかつ内部電源電圧ｉｎｔＶＣＣよりも高い電
圧（スーパーＶＩＨ）がアドレス端子２８に与えられた
とき、テストモード信号ＴＥを生成する。
レス端子２８に接続され、テストモード信号ＷＣＢＲが
活性化されかつ内部電源電圧ｉｎｔＶＣＣよりも高い電
圧（スーパーＶＩＨ）がアドレス端子２８に与えられた
とき、テストモード信号ＴＥを生成する。
【００３６】図４は、図３中のＷＣＢＲ検出回路３２の
具体的な構成を示す回路図である。図４を参照して、Ｗ
ＣＢＲ検出回路３２は、インバータ回路３１０〜３１４
と、ＮＡＮＤ回路３１５〜３２０と、負論理のＮＡＮＤ
回路３２１とを含む。
具体的な構成を示す回路図である。図４を参照して、Ｗ
ＣＢＲ検出回路３２は、インバータ回路３１０〜３１４
と、ＮＡＮＤ回路３１５〜３２０と、負論理のＮＡＮＤ
回路３２１とを含む。
【００３７】図５は、図３中のスーパーＶＩＨ検出回路
３３の具体的な構成を示すブロック図である。図５を参
照して、スーパーＶＩＨ検出回路３３は、アドレス端子
２８に与えられたスーパーＶＩＨのレベルを変換するレ
ベル変換器３３０と、レベル変換器３３０の出力電圧を
基準電圧ＶＲＥＦ０と比較してテストモード信号ＴＥを
生成する差動増幅器３３１と、差動増幅器３３１の接地
端子に接続され、テストモード信号ＷＣＢＲに応答して
差動増幅器３３１を活性化／不活性化するＮチャネルＭ
ＯＳトランジスタ３３２とを含む。
３３の具体的な構成を示すブロック図である。図５を参
照して、スーパーＶＩＨ検出回路３３は、アドレス端子
２８に与えられたスーパーＶＩＨのレベルを変換するレ
ベル変換器３３０と、レベル変換器３３０の出力電圧を
基準電圧ＶＲＥＦ０と比較してテストモード信号ＴＥを
生成する差動増幅器３３１と、差動増幅器３３１の接地
端子に接続され、テストモード信号ＷＣＢＲに応答して
差動増幅器３３１を活性化／不活性化するＮチャネルＭ
ＯＳトランジスタ３３２とを含む。
【００３８】次に、上記のように構成されたＤＲＡＭ、
特に内部電源回路３０およびテストモード検出回路３１
の動作を説明する。
特に内部電源回路３０およびテストモード検出回路３１
の動作を説明する。
【００３９】このＤＲＡＭは通常モードとテストモード
とを有し、通常モードでは通常動作を行なう。通常モー
ドでは、テストモード検出回路３１はＬ（論理ロー；不
活性）レベルのテストモード信号ＴＥを生成するため、
図２中のトランスファゲート３０４はオンになり、Ｐチ
ャネルＭＯＳトランジスタ３０６はオフになる。その結
果、ドライバトランジスタ３０３はドライバトランジス
タ３０２と並列に接続されるため、ドライバトランジス
タ３０２および３０３全体の実質的なゲート幅は広くな
る。したがって、通常モードでは内部電源回路３０は大
きな電流供給能力を有する。
とを有し、通常モードでは通常動作を行なう。通常モー
ドでは、テストモード検出回路３１はＬ（論理ロー；不
活性）レベルのテストモード信号ＴＥを生成するため、
図２中のトランスファゲート３０４はオンになり、Ｐチ
ャネルＭＯＳトランジスタ３０６はオフになる。その結
果、ドライバトランジスタ３０３はドライバトランジス
タ３０２と並列に接続されるため、ドライバトランジス
タ３０２および３０３全体の実質的なゲート幅は広くな
る。したがって、通常モードでは内部電源回路３０は大
きな電流供給能力を有する。
【００４０】上記のように構成されたＤＲＡＭチップの
作成後、ＤＲＡＭを通常モードで動作させると、内部電
源回路３０が大きな電流供給能力を有するために発振す
る場合がある。
作成後、ＤＲＡＭを通常モードで動作させると、内部電
源回路３０が大きな電流供給能力を有するために発振す
る場合がある。
【００４１】内部電源回路３０が発振した場合、外部行
アドレスストローブ信号ｅｘｔ／ＲＡＳ、外部列アドレ
スストローブ信号ｅｘｔ／ＣＡＳおよび外部ライトイネ
ーブル信号ｅｘｔ／ＷＥをＷＣＢＲのタイミングで与
え、かつ、内部電源電圧ｉｎｔＶＣＣよりも高いスーパ
ーＶＩＨをアドレス信号Ａ１としてアドレス端子２８に
与える。
アドレスストローブ信号ｅｘｔ／ＲＡＳ、外部列アドレ
スストローブ信号ｅｘｔ／ＣＡＳおよび外部ライトイネ
ーブル信号ｅｘｔ／ＷＥをＷＣＢＲのタイミングで与
え、かつ、内部電源電圧ｉｎｔＶＣＣよりも高いスーパ
ーＶＩＨをアドレス信号Ａ１としてアドレス端子２８に
与える。
【００４２】図６のタイミングチャートに示されるよう
に、内部行アドレスストローブ信号ｉｎｔ／ＲＡＳがＬ
レベルに活性化される前に、内部列アドレスストローブ
信号ｉｎｔ／ＣＡＳおよび内部ライトイネーブル信号ｉ
ｎｔ／ＷＥの両方がＬレベルに活性化されていると、図
３中のＷＣＢＲ検出回路３２はＨ（論理ハイ；活性）レ
ベルのテストモード信号ＷＣＢＲを生成する。これによ
り、図３中のスーパーＶＩＨ検出回路３３はＨレベルの
テストモード信号ＷＣＢＲに応答して活性化される。こ
のとき、スーパーＶＩＨがアドレス信号Ａ１としてアド
レス端子２８に与えられているため、スーパーＶＩＨ検
出回路３３はＨレベルのテストモード信号ＴＥを生成す
る。
に、内部行アドレスストローブ信号ｉｎｔ／ＲＡＳがＬ
レベルに活性化される前に、内部列アドレスストローブ
信号ｉｎｔ／ＣＡＳおよび内部ライトイネーブル信号ｉ
ｎｔ／ＷＥの両方がＬレベルに活性化されていると、図
３中のＷＣＢＲ検出回路３２はＨ（論理ハイ；活性）レ
ベルのテストモード信号ＷＣＢＲを生成する。これによ
り、図３中のスーパーＶＩＨ検出回路３３はＨレベルの
テストモード信号ＷＣＢＲに応答して活性化される。こ
のとき、スーパーＶＩＨがアドレス信号Ａ１としてアド
レス端子２８に与えられているため、スーパーＶＩＨ検
出回路３３はＨレベルのテストモード信号ＴＥを生成す
る。
【００４３】テストモード信号ＴＥがＨレベルに活性化
されると、図２中のトランスファゲート３０４はオフに
なり、ＰチャネルＭＯＳトランジスタ３０６はオンにな
る。これによりドライバトランジスタ３０３はドライバ
トランジスタ３０２から切離されるため、ドライバトラ
ンジスタ３０２および３０３全体の実質的なゲート幅は
狭くなる。ＰチャネルＭＯＳトランジスタ３０６はオン
になるため、ドライバトランジスタ３０３のゲートが高
インピーダンス状態になることはなく、ドライバトラン
ジスタ３０３はほぼ完全にオフになる。
されると、図２中のトランスファゲート３０４はオフに
なり、ＰチャネルＭＯＳトランジスタ３０６はオンにな
る。これによりドライバトランジスタ３０３はドライバ
トランジスタ３０２から切離されるため、ドライバトラ
ンジスタ３０２および３０３全体の実質的なゲート幅は
狭くなる。ＰチャネルＭＯＳトランジスタ３０６はオン
になるため、ドライバトランジスタ３０３のゲートが高
インピーダンス状態になることはなく、ドライバトラン
ジスタ３０３はほぼ完全にオフになる。
【００４４】上記のようにドライバトランジスタ３０３
を切離すことにより内部電源回路３０の発振が停止すれ
ば、ドライバトランジスタ３０２のゲート幅が最適であ
ることが判明する。
を切離すことにより内部電源回路３０の発振が停止すれ
ば、ドライバトランジスタ３０２のゲート幅が最適であ
ることが判明する。
【００４５】上記実施の形態１によれば、製造されたＤ
ＲＡＭチップ中の内部電源回路３０が発振した場合であ
っても、マスクを改訂することなく、ＷＣＢＲおよびア
ドレスキーの入力によりドライバトランジスタの実質的
なゲート幅を狭くすることができる。そのため、ＦＩＢ
加工のような面倒な作業を行なうことなく、ドライバト
ランジスタの最適なゲート幅をシミュレーションではな
く実際のチップ上で評価することができる。その結果、
内部電源回路３０が発振せずかつ十分な電流供給能力を
有するようにドライバトランジスタのゲート幅を容易に
最適化することができる。
ＲＡＭチップ中の内部電源回路３０が発振した場合であ
っても、マスクを改訂することなく、ＷＣＢＲおよびア
ドレスキーの入力によりドライバトランジスタの実質的
なゲート幅を狭くすることができる。そのため、ＦＩＢ
加工のような面倒な作業を行なうことなく、ドライバト
ランジスタの最適なゲート幅をシミュレーションではな
く実際のチップ上で評価することができる。その結果、
内部電源回路３０が発振せずかつ十分な電流供給能力を
有するようにドライバトランジスタのゲート幅を容易に
最適化することができる。
【００４６】また、ＷＣＢＲおよびアドレスキーの入力
によりドライバトランジスタの実質的なゲート幅を狭く
することができるため、ボンディングオプションなどに
よる場合に比べて、チップ面積の増大が抑えられる。
によりドライバトランジスタの実質的なゲート幅を狭く
することができるため、ボンディングオプションなどに
よる場合に比べて、チップ面積の増大が抑えられる。
【００４７】［実施の形態２］図７は、この発明の実施
の形態２によるＤＲＡＭ中の内部電源回路の具体的な構
成を示す回路図である。図７を参照して、この内部電源
回路は、図２中の電圧ダウンコンバータ３００と同一の
第１の電圧ダウンコンバータ３００と、図２中のドライ
バトランジスタ３０３に代えて第２の電圧ダウンコンバ
ータ３４０とを備える。第２の電圧ダウンコンバータ３
４０は、差動増幅器３４１、およびドライバトランジス
タ３４２を含む。差動増幅器３４１は、基準電圧ＶＲＥ
Ｆを受ける反転入力端子と、内部電源ノード２に接続さ
れた非反転入力端子とを有する。ドライバトランジスタ
３４２は、差動増幅器３４１の出力端子に接続されたゲ
ートを有し、外部電源ノード１と内部電源ノード２との
間に接続される。
の形態２によるＤＲＡＭ中の内部電源回路の具体的な構
成を示す回路図である。図７を参照して、この内部電源
回路は、図２中の電圧ダウンコンバータ３００と同一の
第１の電圧ダウンコンバータ３００と、図２中のドライ
バトランジスタ３０３に代えて第２の電圧ダウンコンバ
ータ３４０とを備える。第２の電圧ダウンコンバータ３
４０は、差動増幅器３４１、およびドライバトランジス
タ３４２を含む。差動増幅器３４１は、基準電圧ＶＲＥ
Ｆを受ける反転入力端子と、内部電源ノード２に接続さ
れた非反転入力端子とを有する。ドライバトランジスタ
３４２は、差動増幅器３４１の出力端子に接続されたゲ
ートを有し、外部電源ノード１と内部電源ノード２との
間に接続される。
【００４８】この内部電源回路はさらに、テストモード
信号ＴＥに応答して電圧ダウンコンバータ３４０を活性
化／不活性化するために、インバータ回路３４３と、Ｎ
チャネルＭＯＳトランジスタ３４４と、インバータ回路
３４５と、ＰチャネルＭＯＳトランジスタ３４６とを備
える。ＮチャネルＭＯＳトランジスタ３４４は差動増幅
器３４１の電源端子（ＧＮＤ側）に接続され、テストモ
ード信号ＴＥに応答してオン／オフになる。Ｐチャネル
ＭＯＳトランジスタ３４６は外部電源ノード１とドライ
バトランジスタ３４２のゲートとの間に接続され、テス
トモード信号ＴＥに応答してトランジスタ３４４のオフ
時にドライバトランジスタ３４２をオフにする。テスト
モード信号ＴＥは上記実施の形態１と同様に、図３に示
されたテストモード検出回路３１によって生成される。
信号ＴＥに応答して電圧ダウンコンバータ３４０を活性
化／不活性化するために、インバータ回路３４３と、Ｎ
チャネルＭＯＳトランジスタ３４４と、インバータ回路
３４５と、ＰチャネルＭＯＳトランジスタ３４６とを備
える。ＮチャネルＭＯＳトランジスタ３４４は差動増幅
器３４１の電源端子（ＧＮＤ側）に接続され、テストモ
ード信号ＴＥに応答してオン／オフになる。Ｐチャネル
ＭＯＳトランジスタ３４６は外部電源ノード１とドライ
バトランジスタ３４２のゲートとの間に接続され、テス
トモード信号ＴＥに応答してトランジスタ３４４のオフ
時にドライバトランジスタ３４２をオフにする。テスト
モード信号ＴＥは上記実施の形態１と同様に、図３に示
されたテストモード検出回路３１によって生成される。
【００４９】上記のような内部電源回路を備えたＤＲＡ
Ｍが通常モードにある場合、テストモード信号ＴＥはＬ
レベルに不活性化される。ＮチャネルＭＯＳトランジス
タ３４４はオンになり、ＰチャネルＭＯＳトランジスタ
３４６はオフになるため、第２の電圧ダウンコンバータ
３４０は活性化される。したがって、両方の電圧ダウン
コンバータ３００および３４０が内部電源電圧ｉｎｔＶ
ＣＣを内部電源ノード２に供給する。
Ｍが通常モードにある場合、テストモード信号ＴＥはＬ
レベルに不活性化される。ＮチャネルＭＯＳトランジス
タ３４４はオンになり、ＰチャネルＭＯＳトランジスタ
３４６はオフになるため、第２の電圧ダウンコンバータ
３４０は活性化される。したがって、両方の電圧ダウン
コンバータ３００および３４０が内部電源電圧ｉｎｔＶ
ＣＣを内部電源ノード２に供給する。
【００５０】通常モードで上記内部電源回路が発振した
場合、上記実施の形態１と同様にＤＲＡＭはテストモー
ドになり、テストモード信号ＴＥがＨレベルに活性化さ
れる。これにより、ＮチャネルＭＯＳトランジスタ３４
４はオフになり、ＰチャネルＭＯＳトランジスタ３４６
はオンになるため、第２の電圧ダウンコンバータ３４０
が不活性化される。このとき、ＰチャネルＭＯＳトラン
ジスタ３４６は外部電源電圧ｅｘｔＶＣＣをドライバト
ランジスタ３４２のゲートに供給するため、ドライバト
ランジスタ３４２はほぼ完全にオフになる。
場合、上記実施の形態１と同様にＤＲＡＭはテストモー
ドになり、テストモード信号ＴＥがＨレベルに活性化さ
れる。これにより、ＮチャネルＭＯＳトランジスタ３４
４はオフになり、ＰチャネルＭＯＳトランジスタ３４６
はオンになるため、第２の電圧ダウンコンバータ３４０
が不活性化される。このとき、ＰチャネルＭＯＳトラン
ジスタ３４６は外部電源電圧ｅｘｔＶＣＣをドライバト
ランジスタ３４２のゲートに供給するため、ドライバト
ランジスタ３４２はほぼ完全にオフになる。
【００５１】上記実施の形態２によれば、ＷＣＢＲおよ
びアドレスキーの検出により第２の電圧ダウンコンバー
タ３４０が不活性化されるため、上記実施の形態１と同
様の効果が得られる。
びアドレスキーの検出により第２の電圧ダウンコンバー
タ３４０が不活性化されるため、上記実施の形態１と同
様の効果が得られる。
【００５２】［実施の形態３］図８は、この発明の実施
の形態３によるＤＲＡＭ中の内部電源回路の具体的な構
成を示す回路図である。図８を参照して、この内部電源
回路は図２の構成に加えて、外部電源ノード１に接続さ
れ、内部電源電圧ｉｎｔＶＣＣを内部電源ノード２に供
給するドライバトランジスタ３５０を備える。この内部
電源回路はさらに、後述するテストモード信号ＴＥ２に
応答してドライバトランジスタ３５０を活性化／不活性
化するために、トランスファゲート３５１と、インバー
タ回路３５２と、ＰチャネルＭＯＳトランジスタ３５３
とを備える。なお、トランスファゲート３０４およびイ
ンバータ回路３０５は、図２中のテストモード信号ＴＥ
に代えて後述するテストモード信号ＴＥ１を受ける。
の形態３によるＤＲＡＭ中の内部電源回路の具体的な構
成を示す回路図である。図８を参照して、この内部電源
回路は図２の構成に加えて、外部電源ノード１に接続さ
れ、内部電源電圧ｉｎｔＶＣＣを内部電源ノード２に供
給するドライバトランジスタ３５０を備える。この内部
電源回路はさらに、後述するテストモード信号ＴＥ２に
応答してドライバトランジスタ３５０を活性化／不活性
化するために、トランスファゲート３５１と、インバー
タ回路３５２と、ＰチャネルＭＯＳトランジスタ３５３
とを備える。なお、トランスファゲート３０４およびイ
ンバータ回路３０５は、図２中のテストモード信号ＴＥ
に代えて後述するテストモード信号ＴＥ１を受ける。
【００５３】すなわち、この内部電源回路は、電圧ダウ
ンコンバータ３００の他に、２つのドライバトランジス
タ３０３および３５０と、それらをそれぞれ不活性化す
るための２つの回路（３０４〜３０６および３５１〜３
５３）を備える。
ンコンバータ３００の他に、２つのドライバトランジス
タ３０３および３５０と、それらをそれぞれ不活性化す
るための２つの回路（３０４〜３０６および３５１〜３
５３）を備える。
【００５４】図９は、図８の内部電源回路のためのテス
トモード検出回路の構成を示すブロック図である。この
テストモード検出回路は、上記実施の形態１におけるテ
ストモード検出回路３１に代えて用いられる。図９を参
照して、このテストモード検出回路は上記実施の形態１
と同様にＷＣＢＲ検出回路３２とスーパーＶＩＨ検出回
路３３とを備え、さらにアドレス検出回路３６を備え
る。
トモード検出回路の構成を示すブロック図である。この
テストモード検出回路は、上記実施の形態１におけるテ
ストモード検出回路３１に代えて用いられる。図９を参
照して、このテストモード検出回路は上記実施の形態１
と同様にＷＣＢＲ検出回路３２とスーパーＶＩＨ検出回
路３３とを備え、さらにアドレス検出回路３６を備え
る。
【００５５】アドレス検出回路３６はスーパーＶＩＨ検
出回路３３からのテストモード信号ＴＥに応答して活性
化され、アドレス信号Ａ２およびＡ３の組合せに従って
テストモード信号ＴＥ１およびＴＥ２を生成する。
出回路３３からのテストモード信号ＴＥに応答して活性
化され、アドレス信号Ａ２およびＡ３の組合せに従って
テストモード信号ＴＥ１およびＴＥ２を生成する。
【００５６】図１０は、図９中のアドレス検出回路３６
の具体的な構成を示す回路図である。図１０を参照し
て、アドレス検出回路３６は、ＮＡＮＤ回路３６１〜３
６４と、インバータ回路３６５〜３７０と、ラッチ回路
（ＲＳフリップフロップ回路）３７１および３７２とを
含む。ＮＡＮＤ回路３６１および３６２は、アドレス信
号Ａ２およびＡ３ならびにテストモード信号ＴＥを受け
る。ラッチ回路３７１および３７２はテストモード信号
ＴＥ１およびＴＥ２をそれぞれ生成するとともに、リセ
ット信号ＲＳＴに応答してリセットされる。
の具体的な構成を示す回路図である。図１０を参照し
て、アドレス検出回路３６は、ＮＡＮＤ回路３６１〜３
６４と、インバータ回路３６５〜３７０と、ラッチ回路
（ＲＳフリップフロップ回路）３７１および３７２とを
含む。ＮＡＮＤ回路３６１および３６２は、アドレス信
号Ａ２およびＡ３ならびにテストモード信号ＴＥを受け
る。ラッチ回路３７１および３７２はテストモード信号
ＴＥ１およびＴＥ２をそれぞれ生成するとともに、リセ
ット信号ＲＳＴに応答してリセットされる。
【００５７】図１１のタイミングチャートに示されるよ
うに、ＷＣＢＲおよびスーパーＶＩＨが検出されると、
上記実施の形態１と同様にテストモード信号ＴＥがＨレ
ベルに活性化される。ＨまたはＬレベルのアドレス信号
Ａ２がアドレス端子２８に入力可能であり、また、それ
と独立してＨまたはＬレベルのアドレス信号Ａ３がアド
レス端子２８に入力可能である。このようなアドレス信
号Ａ２およびＡ３の組合せに従ってＨまたはＬレベルの
テストモード信号ＴＥ１およびＴＥ２が生成される。
うに、ＷＣＢＲおよびスーパーＶＩＨが検出されると、
上記実施の形態１と同様にテストモード信号ＴＥがＨレ
ベルに活性化される。ＨまたはＬレベルのアドレス信号
Ａ２がアドレス端子２８に入力可能であり、また、それ
と独立してＨまたはＬレベルのアドレス信号Ａ３がアド
レス端子２８に入力可能である。このようなアドレス信
号Ａ２およびＡ３の組合せに従ってＨまたはＬレベルの
テストモード信号ＴＥ１およびＴＥ２が生成される。
【００５８】上記のようなＤＲＡＭが通常モードにある
場合、テストモード信号ＴＥ１およびＴＥ２はともにＬ
レベルに不活性化されるため、ドライバトランジスタ３
０３および３５０はドライバトランジスタ３０２と並列
に接続される。
場合、テストモード信号ＴＥ１およびＴＥ２はともにＬ
レベルに不活性化されるため、ドライバトランジスタ３
０３および３５０はドライバトランジスタ３０２と並列
に接続される。
【００５９】上記のような内部電源回路が通常モードで
発振する場合、テストモード信号ＴＥ１およびＴＥ２の
うち少なくとも一方がＨレベルに活性化される。テスト
モード信号ＴＥ１が活性化されると、ドライバトランジ
スタ３０３が切離される。テストモード信号ＴＥ２が活
性化されると、ドライバトランジスタ３５０が切離され
る。テストモード信号ＴＥ１およびＴＥ２がともに活性
化されると、ドライバトランジスタ３０３および３５０
がともに切離される。したがって、ＤＲＡＭチップの作
成後に内部電源回路が発振した場合であっても、発振が
起こらずかつ十分な電流供給が可能なドライバトランジ
スタのゲート幅を実際のチップ上で評価することができ
る。
発振する場合、テストモード信号ＴＥ１およびＴＥ２の
うち少なくとも一方がＨレベルに活性化される。テスト
モード信号ＴＥ１が活性化されると、ドライバトランジ
スタ３０３が切離される。テストモード信号ＴＥ２が活
性化されると、ドライバトランジスタ３５０が切離され
る。テストモード信号ＴＥ１およびＴＥ２がともに活性
化されると、ドライバトランジスタ３０３および３５０
がともに切離される。したがって、ＤＲＡＭチップの作
成後に内部電源回路が発振した場合であっても、発振が
起こらずかつ十分な電流供給が可能なドライバトランジ
スタのゲート幅を実際のチップ上で評価することができ
る。
【００６０】上記実施の形態３によれば、ＷＣＢＲおよ
びアドレスキーの入力により複数のドライバトランジス
タ３０３，３５０が選択的に不活性化されるため、上記
実施の形態１よりも詳細にドライバトランジスタのゲー
ト幅を最適化することができる。
びアドレスキーの入力により複数のドライバトランジス
タ３０３，３５０が選択的に不活性化されるため、上記
実施の形態１よりも詳細にドライバトランジスタのゲー
ト幅を最適化することができる。
【００６１】上記実施の形態３のように、内部電源回路
は、選択的に不活性化され得る複数のドライバトランジ
スタを備えていてもよい。同様に、内部電源回路は、選
択的に不活性化され得る複数の電圧ダウンコンバータを
備えていてもよい。また、テストイネーブル信号が活性
化されると、複数のドライバトランジスタまたは電圧ダ
ウンコンバータが選択的に活性化されるようにしてもよ
い。
は、選択的に不活性化され得る複数のドライバトランジ
スタを備えていてもよい。同様に、内部電源回路は、選
択的に不活性化され得る複数の電圧ダウンコンバータを
備えていてもよい。また、テストイネーブル信号が活性
化されると、複数のドライバトランジスタまたは電圧ダ
ウンコンバータが選択的に活性化されるようにしてもよ
い。
【００６２】［実施の形態４］図１２は、この発明の実
施の形態４によるＤＲＡＭ中の内部電源回路の具体的な
構成を示す回路図である。図１２を参照して、この内部
電源回路は図２の構成に加えて、ドライバトランジスタ
３０３と直列に接続されたヒューズ３８０を備える。
施の形態４によるＤＲＡＭ中の内部電源回路の具体的な
構成を示す回路図である。図１２を参照して、この内部
電源回路は図２の構成に加えて、ドライバトランジスタ
３０３と直列に接続されたヒューズ３８０を備える。
【００６３】ここで、トランスファゲート３０４、イン
バータ回路３０５およびＰチャネルＭＯＳトランジスタ
３０５は、テストモード信号ＴＥに応答してドライバト
ランジスタ３０３を一時的に不活性化する。ヒューズ３
８０はポリシリコンなどからなり、ドライバトランジス
タ３０３を定常的に不活性化する。なお、テストモード
信号ＴＥは上記実施の形態１と同様にＷＣＢＲおよびア
ドレスキーの検出に応答して生成されるのが望ましい
が、いわゆるボンディングオプションなどによって生成
されてもよい。
バータ回路３０５およびＰチャネルＭＯＳトランジスタ
３０５は、テストモード信号ＴＥに応答してドライバト
ランジスタ３０３を一時的に不活性化する。ヒューズ３
８０はポリシリコンなどからなり、ドライバトランジス
タ３０３を定常的に不活性化する。なお、テストモード
信号ＴＥは上記実施の形態１と同様にＷＣＢＲおよびア
ドレスキーの検出に応答して生成されるのが望ましい
が、いわゆるボンディングオプションなどによって生成
されてもよい。
【００６４】上記のような内部電源回路を備えたＤＲＡ
Ｍが通常モードにある場合、テストモード信号ＴＥは不
活性化されるため、ドライバトランジスタ３０３はドラ
イバトランジスタ３０２と並列に接続される。ここで
は、ヒューズ３８０は切断されていない。
Ｍが通常モードにある場合、テストモード信号ＴＥは不
活性化されるため、ドライバトランジスタ３０３はドラ
イバトランジスタ３０２と並列に接続される。ここで
は、ヒューズ３８０は切断されていない。
【００６５】ＤＲＡＭチップを製造した後に、この内部
電源回路が発振した場合、テストモード信号ＴＥが活性
化されるため、ドライバトランジスタ３０３がドライバ
トランジスタ３０２から一時的に切離される。
電源回路が発振した場合、テストモード信号ＴＥが活性
化されるため、ドライバトランジスタ３０３がドライバ
トランジスタ３０２から一時的に切離される。
【００６６】しかしながら、発振の原因がドライバトラ
ンジスタの実質的なゲート幅と無関係な場合は、ドライ
バトランジスタ３０３が切離されても発振は停止しな
い。そのような場合は、ドライバトランジスタ３０３は
再びドライバトランジスタ３０２と並列に接続され得
る。他方、発振の原因がドライバトランジスタの実質的
なゲート幅と関係がある場合は、ドライバトランジスタ
３０３が切離されると、発振が停止する。そのような場
合は、レーザトリミングなどによってヒューズ３８０を
物理的に切断する。これにより、ドライバトランジスタ
３０３は恒久的にドライバトランジスタ３０２から切離
される。したがって、発振が起こらずかつ十分な電流が
供給可能なようにドライバトランジスタのゲート幅が最
適化され得る。その結果、最適にチューニングされた内
部電源回路を備えたＤＲＡＭを提供することができる。
ンジスタの実質的なゲート幅と無関係な場合は、ドライ
バトランジスタ３０３が切離されても発振は停止しな
い。そのような場合は、ドライバトランジスタ３０３は
再びドライバトランジスタ３０２と並列に接続され得
る。他方、発振の原因がドライバトランジスタの実質的
なゲート幅と関係がある場合は、ドライバトランジスタ
３０３が切離されると、発振が停止する。そのような場
合は、レーザトリミングなどによってヒューズ３８０を
物理的に切断する。これにより、ドライバトランジスタ
３０３は恒久的にドライバトランジスタ３０２から切離
される。したがって、発振が起こらずかつ十分な電流が
供給可能なようにドライバトランジスタのゲート幅が最
適化され得る。その結果、最適にチューニングされた内
部電源回路を備えたＤＲＡＭを提供することができる。
【００６７】上記実施の形態４によれば、ドライバトラ
ンジスタ３０３を一時的に不活性化するための回路（３
０４〜３０６）に加えて、ドライバトランジスタ３０３
を恒久的に不活性化するヒューズ３８０が設けられてい
るため、ＤＲＡＭチップの量産時において、内部電源回
路中のドライバトランジスタの実質的なゲート幅を一時
的に狭くすることにより最適なゲート幅を評価した後、
ヒューズ３８０を切断することによりドライバトランジ
スタの実質的なゲート幅を恒久的に狭くすることができ
る。その結果、内部電源回路中のドライバトランジスタ
のゲート幅が最適化されたＤＲＡＭを提供することがで
きる。
ンジスタ３０３を一時的に不活性化するための回路（３
０４〜３０６）に加えて、ドライバトランジスタ３０３
を恒久的に不活性化するヒューズ３８０が設けられてい
るため、ＤＲＡＭチップの量産時において、内部電源回
路中のドライバトランジスタの実質的なゲート幅を一時
的に狭くすることにより最適なゲート幅を評価した後、
ヒューズ３８０を切断することによりドライバトランジ
スタの実質的なゲート幅を恒久的に狭くすることができ
る。その結果、内部電源回路中のドライバトランジスタ
のゲート幅が最適化されたＤＲＡＭを提供することがで
きる。
【００６８】［実施の形態５］図１３は、この発明の実
施の形態５によるＤＲＡＭ中の内部電源回路の具体的な
構成を示す回路図である。図１３を参照して、この内部
電源回路は、図７の構成に加えて、ドライバトランジス
タ３４２を定常的に不活性化するために、ポリシリコン
などからなるヒューズ３９０および３９１を備える。ヒ
ューズ３９０はＮチャネルＭＯＳトランジスタ３４４と
直列に接続される。ヒューズ３９１はドライバトランジ
スタ３４２と直列に接続される。
施の形態５によるＤＲＡＭ中の内部電源回路の具体的な
構成を示す回路図である。図１３を参照して、この内部
電源回路は、図７の構成に加えて、ドライバトランジス
タ３４２を定常的に不活性化するために、ポリシリコン
などからなるヒューズ３９０および３９１を備える。ヒ
ューズ３９０はＮチャネルＭＯＳトランジスタ３４４と
直列に接続される。ヒューズ３９１はドライバトランジ
スタ３４２と直列に接続される。
【００６９】上記構成の内部電源回路を備えたＤＲＡＭ
が通常モードにある場合、テストモード信号ＴＥは不活
性化されるため、第２の電圧ダウンコンバータ３４０は
活性化される。ここでは、ヒューズ３９０および３９１
は切断されていない。
が通常モードにある場合、テストモード信号ＴＥは不活
性化されるため、第２の電圧ダウンコンバータ３４０は
活性化される。ここでは、ヒューズ３９０および３９１
は切断されていない。
【００７０】ＤＲＡＭチップの製造後に、この内部電源
回路が発振した場合、テストモード信号ＴＥは活性化さ
れる。これにより第２の電圧ダウンコンバータ３４０は
不活性化されるため、この内部電源回路におけるドライ
バトランジスタの実質的なゲート幅は狭くなる。これに
より、発振が停止したならば、ヒューズ３９０および３
９１が物理的に切断され、これにより第２の電圧ダウン
コンバータ３４０が恒久的に不活性化される。したがっ
て、内部電源回路におけるドライバトランジスタの実質
的なゲート幅が最適化されたＤＲＡＭを提供することが
できる。
回路が発振した場合、テストモード信号ＴＥは活性化さ
れる。これにより第２の電圧ダウンコンバータ３４０は
不活性化されるため、この内部電源回路におけるドライ
バトランジスタの実質的なゲート幅は狭くなる。これに
より、発振が停止したならば、ヒューズ３９０および３
９１が物理的に切断され、これにより第２の電圧ダウン
コンバータ３４０が恒久的に不活性化される。したがっ
て、内部電源回路におけるドライバトランジスタの実質
的なゲート幅が最適化されたＤＲＡＭを提供することが
できる。
【００７１】上記実施の形態５によれば、上記実施の形
態４と同じ効果が得られる。上記実施の形態４では内部
電源回路は選択的に不活性化され得る１つのドライバト
ランジスタ３０３を備え、上記実施の形態５では内部電
源回路は選択的に不活性化され得る１つの電圧ダウンコ
ンバータ３４０を備えているが、上記実施の形態３のよ
うに内部電源回路は選択的に不活性化され得る複数のド
ライバトランジスタまたは電圧ダウンコンバータを備え
ていてもよい。
態４と同じ効果が得られる。上記実施の形態４では内部
電源回路は選択的に不活性化され得る１つのドライバト
ランジスタ３０３を備え、上記実施の形態５では内部電
源回路は選択的に不活性化され得る１つの電圧ダウンコ
ンバータ３４０を備えているが、上記実施の形態３のよ
うに内部電源回路は選択的に不活性化され得る複数のド
ライバトランジスタまたは電圧ダウンコンバータを備え
ていてもよい。
【００７２】また、レーザにより切断されるヒューズ３
９０，３９１に代えて、高電圧の印加に応じてゲート酸
化膜が破壊されることにより非導通になるヒューズが用
いられてもよい。さらに、上記のように不可逆的なヒュ
ーズに代えて、可逆的な不揮発性メモリからなるヒュー
ズが用いられてもよい。
９０，３９１に代えて、高電圧の印加に応じてゲート酸
化膜が破壊されることにより非導通になるヒューズが用
いられてもよい。さらに、上記のように不可逆的なヒュ
ーズに代えて、可逆的な不揮発性メモリからなるヒュー
ズが用いられてもよい。
【００７３】
【発明の効果】請求項１に係る発明によれば、制御信号
が予め定められたタイミングで与えられると、活性化／
不活性化手段によって第２の内部電源手段が活性化／不
活性化されるため、内部電源電圧の電流供給能力を容易
に最適化することができる。
が予め定められたタイミングで与えられると、活性化／
不活性化手段によって第２の内部電源手段が活性化／不
活性化されるため、内部電源電圧の電流供給能力を容易
に最適化することができる。
【００７４】請求項２に係る発明によれば、検出手段が
ＷＣＢＲおよびアドレスキーを検出すると、第２の内部
電源手段が活性化されるため、ボンディングオプション
の場合に比べて、チップ面積の増大が抑えられる。
ＷＣＢＲおよびアドレスキーを検出すると、第２の内部
電源手段が活性化されるため、ボンディングオプション
の場合に比べて、チップ面積の増大が抑えられる。
【００７５】請求項３に係る発明によれば、第１の内部
電源手段が作動増幅器および第１のドライバトランジス
タを含み、第２の内部電源手段が第２のドライバトラン
ジスタを含むため、簡単な回路が実現される。
電源手段が作動増幅器および第１のドライバトランジス
タを含み、第２の内部電源手段が第２のドライバトラン
ジスタを含むため、簡単な回路が実現される。
【００７６】請求項４に係る発明によれば、第２のドラ
イバトランジスタもまたスイッチング手段のオフ時にオ
フにされるため、第２のドライバトランジスタはテスト
モードで全く動作しない。
イバトランジスタもまたスイッチング手段のオフ時にオ
フにされるため、第２のドライバトランジスタはテスト
モードで全く動作しない。
【００７７】請求項５に係る発明によれば、第１の内部
電源手段が第１の作動増幅器および第１のドライバトラ
ンジスタを含み、第２の内部電源手段が第１の作動増幅
器および第２のドライバトランジスタを含むため、高性
能な回路が実現される。
電源手段が第１の作動増幅器および第１のドライバトラ
ンジスタを含み、第２の内部電源手段が第１の作動増幅
器および第２のドライバトランジスタを含むため、高性
能な回路が実現される。
【００７８】請求項６に係る発明によれば、第２のドラ
イバトランジスタもまたスイッチング手段のオフ時にオ
フにされるため、第２のドライバトランジスタはテスト
モードで全く動作しない。
イバトランジスタもまたスイッチング手段のオフ時にオ
フにされるため、第２のドライバトランジスタはテスト
モードで全く動作しない。
【００７９】請求項７に係る発明によれば、テストモー
ドで第２の内部電源手段が一時的に不活性化され、さら
に定常的に不活性化され得るため、内部電源電圧の電流
供給能力が最適化された半導体回路装置を提供すること
ができる。
ドで第２の内部電源手段が一時的に不活性化され、さら
に定常的に不活性化され得るため、内部電源電圧の電流
供給能力が最適化された半導体回路装置を提供すること
ができる。
【００８０】請求項８に係る発明によれば、第１の内部
電源手段が作動増幅器および第１のドライバトランジス
タを含み、第２の内部電源手段が第２のドライバトラン
ジスタを含むため、簡単な回路が実現される。
電源手段が作動増幅器および第１のドライバトランジス
タを含み、第２の内部電源手段が第２のドライバトラン
ジスタを含むため、簡単な回路が実現される。
【００８１】請求項９に係る発明によれば、第２のドラ
イバトランジスタもまたスイッチング手段のオフ時にオ
フにされるため、第２のドライバトランジスタはテスト
モードで全く動作しない。
イバトランジスタもまたスイッチング手段のオフ時にオ
フにされるため、第２のドライバトランジスタはテスト
モードで全く動作しない。
【００８２】請求項１０に係る発明によれば、第２の不
活性化手段がヒューズを含むため、ヒューズの切断によ
り簡単に第２のドライバトランジスタを定常的に不活性
化することができる。
活性化手段がヒューズを含むため、ヒューズの切断によ
り簡単に第２のドライバトランジスタを定常的に不活性
化することができる。
【００８３】請求項１１に係る発明によれば、第１の内
部電源手段が第１の作動増幅器および第１のドライバト
ランジスタを含み、第２の内部電源手段が第１の作動増
幅器および第２のドライバトランジスタを含むため、高
性能な回路が実現される。
部電源手段が第１の作動増幅器および第１のドライバト
ランジスタを含み、第２の内部電源手段が第１の作動増
幅器および第２のドライバトランジスタを含むため、高
性能な回路が実現される。
【００８４】請求項１２に係る発明によれば、第２のド
ライバトランジスタもまたスイッチング手段のオフ時に
オフにされるため、第２のドライバトランジスタはテス
トモードで全く動作しない。
ライバトランジスタもまたスイッチング手段のオフ時に
オフにされるため、第２のドライバトランジスタはテス
トモードで全く動作しない。
【００８５】請求項１３に係る発明によれば、第２の不
活性化手段が第１および第２のヒューズを含むため、第
１および第２のヒューズの切断により簡単にスイッチン
グ手段および第２のドライバトランジスタを定常的に不
活性化することができる。
活性化手段が第１および第２のヒューズを含むため、第
１および第２のヒューズの切断により簡単にスイッチン
グ手段および第２のドライバトランジスタを定常的に不
活性化することができる。
【図１】 この発明の実施の形態１によるＤＲＡＭの全
体構成を示すブロック図である。
体構成を示すブロック図である。
【図２】 図１中の内部電源回路の具体的な構成を示す
回路図である。
回路図である。
【図３】 図１中のテストモード検出回路の構成を示す
ブロック図である。
ブロック図である。
【図４】 図３中のＷＣＢＲ検出回路の具体的な構成を
示す回路図である。
示す回路図である。
【図５】 図３中のスーパーＶＩＨ検出回路の具体的な
構成を示すブロック図である。
構成を示すブロック図である。
【図６】 図３のテストモード検出回路の動作を示すタ
イミングチャートである。
イミングチャートである。
【図７】 この発明の実施の形態２によるＤＲＡＭ中の
内部電源回路の具体的な構成を示す回路図である。
内部電源回路の具体的な構成を示す回路図である。
【図８】 この発明の実施の形態３によるＤＲＡＭ中の
内部電源回路の具体的な構成を示す回路図である。
内部電源回路の具体的な構成を示す回路図である。
【図９】 図８の内部電源回路のために用いられるテス
トモード検出回路の構成を示すブロック図である。
トモード検出回路の構成を示すブロック図である。
【図１０】 図９中のアドレス検出回路の具体的な構成
を示す回路図である。
を示す回路図である。
【図１１】 図９のテストモード検出回路の動作を示す
タイミングチャートである。
タイミングチャートである。
【図１２】 この発明の実施の形態４によるＤＲＡＭ中
の内部電源回路の具体的な構成を示す回路図である。
の内部電源回路の具体的な構成を示す回路図である。
【図１３】 この発明の実施の形態５によるＤＲＡＭ中
の内部電源回路の具体的な構成を示す回路図である。
の内部電源回路の具体的な構成を示す回路図である。
【図１４】 ＤＲＡＭ中の従来の内部電源回路の構成を
示す回路図である。
示す回路図である。
【図１５】 図１４中のドライバトランジスタのゲート
幅と駆動能力および発振に対する安定性との関係を示す
グラフである。
幅と駆動能力および発振に対する安定性との関係を示す
グラフである。
１ 外部電源ノード、２ 内部電源ノード、１０ メモ
リセルアレイ、１１行および列アドレスバッファ、１２
行デコーダ、１３ 列デコーダ、１７ ライトドライ
バ、２８ アドレス端子、３０ 内部電源回路、３１
テストモード検出回路、３２ ＷＣＢＲ検出回路、３３
スーパーＶＩＨ検出回路、３００，３４０ 電圧ダウ
ンコンバータ、３０１，３４１ 差動増幅器、３０２，
３０３，３４２，３５０ ドライバトランジスタ、３０
４，３５１ トランスファゲート、３０６，３４６，３
５３ ＰチャネルＭＯＳトランジスタ、３４４ Ｎチャ
ネルＭＯＳトランジスタ、３８０，３９０，３９１ ヒ
ューズ。
リセルアレイ、１１行および列アドレスバッファ、１２
行デコーダ、１３ 列デコーダ、１７ ライトドライ
バ、２８ アドレス端子、３０ 内部電源回路、３１
テストモード検出回路、３２ ＷＣＢＲ検出回路、３３
スーパーＶＩＨ検出回路、３００，３４０ 電圧ダウ
ンコンバータ、３０１，３４１ 差動増幅器、３０２，
３０３，３４２，３５０ ドライバトランジスタ、３０
４，３５１ トランスファゲート、３０６，３４６，３
５３ ＰチャネルＭＯＳトランジスタ、３４４ Ｎチャ
ネルＭＯＳトランジスタ、３８０，３９０，３９１ ヒ
ューズ。
Claims (13)
- 【請求項１】 外部電源電圧を受け、通常モードとテス
トモードとを有する半導体回路装置であって、 内部電源ノードに接続され、所定の動作をする内部回
路、 前記外部電源電圧を受ける外部電源ノードに接続され、
前記外部電源電圧よりも低い内部電源電圧を前記内部電
源ノードに供給する第１の内部電源手段、 前記外部電源ノードに接続され、前記内部電源電圧を前
記内部電源ノードに供給する第２の内部電源手段、 予め定められたタイミングで外部から与えられた制御信
号に応答して前記テストモードを検出し、第１のテスト
モード信号を生成する検出手段、および前記第１のテス
トモード信号に応答して前記第２の内部電源手段を活性
化／不活性化する活性化／不活性化手段を備える、半導
体回路装置。 - 【請求項２】 行および列アドレス信号を受ける複数の
アドレス端子をさらに備え、 前記内部回路は、 行および列に配置された複数のメモリセルを有するメモ
リセルアレイ、 行アドレスストローブ信号に応答して前記行アドレス信
号のストローブを行なうとともに、列アドレスストロー
ブ信号に応答して前記列アドレス信号のストローブを行
なうアドレスバッファ、 前記アドレスバッファからの前記行アドレス信号に応答
して前記メモリセルアレイの行を選択する行デコーダ、 前記アドレスバッファからの前記列アドレス信号に応答
して前記メモリセルアレイの列を選択する列デコーダ、
および前記行デコーダによって選択された行および前記
列デコーダによって選択された列に配置されたメモリセ
ルにデータ信号をライトイネーブル信号に応答して書込
む書込手段を含み、 前記検出手段は、 前記行アドレスストローブ信号の活性前に前記列アドレ
スストローブ信号および前記ライトイネーブル信号が活
性化されたとき、第２のテストモード信号を生成する手
段、および前記アドレス端子の少なくとも１つに接続さ
れ、前記第２のテストモード信号が活性化されかつ前記
内部電源電圧よりも高い電圧が前記少なくとも１つのア
ドレス端子に与えられたとき、前記第１のテストモード
信号を生成する手段を含む、請求項１に記載の半導体回
路装置。 - 【請求項３】 前記第１の内部電源手段は、 基準電圧を受ける反転入力端子と、前記内部電源ノード
に接続された非反転入力端子とを有する差動増幅器、お
よび前記差動増幅器の出力端子に接続されたゲートを有
し、前記外部電源ノードと前記内部電源ノードとの間に
接続された第１のドライバトランジスタを含み、 前記第２の内部電源手段は、 前記差動増幅器の出力端子に接続されたゲートを有し、
前記外部電源ノードと前記内部電源ノードとの間に接続
された第２のドライバトランジスタを含む、請求項１ま
たは２に記載の半導体回路装置。 - 【請求項４】 前記活性化／不活性化手段は、 前記差動増幅器の出力端子と前記第２のドライバトラン
ジスタのゲートとの間に接続され、前記第１のテストモ
ード信号に応答してオン／オフになるスイッチング手
段、および前記第１のテストモード信号に応答して前記
スイッチング手段のオフ時に前記第２のドライバトラン
ジスタをオフにする手段を含む、請求項３に記載の半導
体回路装置。 - 【請求項５】 前記第１の内部電源手段は、 第１の基準電圧を受ける反転入力端子と、前記内部電源
ノードに接続された非反転入力端子とを有する第１の差
動増幅器、および前記第１の差動増幅器の出力端子に接
続されたゲートを有し、前記外部電源ノードと前記内部
電源ノードとの間に接続された第１のドライバトランジ
スタを含み、 前記第２の内部電源手段は、 第２の基準電圧を受ける反転入力端子と、前記内部電源
ノードに接続された非反転入力端子とを有する第２の差
動増幅器、および前記第２の差動増幅器の出力端子に接
続されたゲートを有し、前記外部電源ノードと前記内部
電源ノードとの間に接続された第２のドライバトランジ
スタを含む、請求項１または２に記載の半導体回路装
置。 - 【請求項６】 前記活性化／不活性化手段は、 前記第２の差動増幅器の電源端子に接続され、前記第１
のテストモード信号に応答してオン／オフになるスイッ
チング手段、および前記第１のテストモード信号に応答
して前記スイッチング手段のオフ時に前記第２のドライ
バトランジスタをオフにする手段を含む、請求項５に記
載の半導体回路装置。 - 【請求項７】 外部電源電圧を受け、通常モードとテス
トモードとを有する半導体回路装置であって、 内部電源ノードに接続され、所定の動作をする内部回
路、 前記外部電源電圧を受ける外部電源ノードに接続され、
前記外部電源電圧よりも低い内部電源電圧を前記内部電
源ノードに供給する第１の内部電源手段、 前記外部電源ノードに接続され、前記内部電源電圧を前
記内部電源ノードに供給する第２の内部電源手段、 前記テストモードを検出し、テストモード信号を生成す
る検出手段、 前記テストモード信号に応答して前記第２の内部電源手
段を一時的に不活性化する第１の不活性化手段、および
前記第２の内部電源手段を定常的に不活性化する第２の
不活性化手段とを備える、半導体回路装置。 - 【請求項８】 前記第１の内部電源手段は、 基準電圧を受ける反転入力端子と、前記内部電源ノード
に接続された非反転入力端子とを有する差動増幅器、お
よび 前記差動増幅器の出力端子に接続されたゲートを有し、
前記外部電源ノードと前記内部電源ノードとの間に接続
された第１のドライバトランジスタを含み、 前記第２の内部電源手段は、 前記差動増幅器の出力端子に接続されたゲートを有し、
前記外部電源ノードと前記内部電源ノードとの間に接続
された第２のドライバトランジスタを含む、請求項７に
記載の半導体回路装置。 - 【請求項９】 前記第１の不活性化手段は、 前記差動増幅器の出力端子と前記第２のドライバトラン
ジスタのゲートとの間に接続され、前記テストモード信
号に応答してオフになるスイッチング手段、および前記
テストモード信号に応答して前記第２のドライバトラン
ジスタをオフにする手段を含む、請求項８に記載の半導
体回路装置。 - 【請求項１０】 前記第２の不活性化手段は、 前記第２のドライバトランジスタと直列に接続されたヒ
ューズを含む、請求項８または９に記載の半導体回路装
置。 - 【請求項１１】 前記第１の内部電源手段は、 第１の基準電圧を受ける反転入力端子と、前記内部電源
ノードに接続された非反転入力端子とを有する第１の差
動増幅器、および前記第１の差動増幅器の出力端子に接
続されたゲートを有し、前記外部電源ノードと前記内部
電源ノードとの間に接続された第１のドライバトランジ
スタを含み、 前記第２の内部電源手段は、 第２の基準電圧を受ける反転入力端子と、前記内部電源
ノードに接続された非反転入力端子とを有する第２の差
動増幅器、および前記第２の差動増幅器の出力端子に接
続されたゲートを有し、前記外部電源ノードと前記内部
電源ノードとの間に接続された第２のドライバトランジ
スタを含む、請求項７に記載の半導体回路装置。 - 【請求項１２】 前記第１の不活性化手段は、 前記第２の差動増幅器の電源端子に接続され、前記テス
トモード信号に応答してオフになるスイッチング手段、
および前記テストモード信号に応答して前記第２のドラ
イバトランジスタをオフにする手段を含む、請求項１１
に記載の半導体回路装置。 - 【請求項１３】 前記第２の不活性化手段は、 前記スイッチング手段と直列に接続された第１のヒュー
ズ、および前記第２のドライバトランジスタと直列に接
続された第２のヒューズを含む、請求項１２に記載の半
導体回路装置。
Priority Applications (6)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8306542A JPH10149699A (ja) | 1996-11-18 | 1996-11-18 | 半導体回路装置 |
| TW086103669A TW329011B (en) | 1996-11-18 | 1997-03-24 | A Semiconductor Circuit Device |
| KR1019970016940A KR100287392B1 (ko) | 1996-11-18 | 1997-04-28 | 반도체 회로 장치 |
| US08/856,445 US5956278A (en) | 1996-11-18 | 1997-05-14 | Semiconductor circuit device with internal power supply circuit |
| CN97113849A CN1182938A (zh) | 1996-11-18 | 1997-06-27 | 半导体电路装置 |
| DE19727789A DE19727789A1 (de) | 1996-11-18 | 1997-06-30 | Halbleiterschaltungseinrichtung mit einer internen Spannungsversorgungsschaltung |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8306542A JPH10149699A (ja) | 1996-11-18 | 1996-11-18 | 半導体回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10149699A true JPH10149699A (ja) | 1998-06-02 |
Family
ID=17958300
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8306542A Withdrawn JPH10149699A (ja) | 1996-11-18 | 1996-11-18 | 半導体回路装置 |
Country Status (6)
| Country | Link |
|---|---|
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| JP (1) | JPH10149699A (ja) |
| KR (1) | KR100287392B1 (ja) |
| CN (1) | CN1182938A (ja) |
| DE (1) | DE19727789A1 (ja) |
| TW (1) | TW329011B (ja) |
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|---|---|---|---|---|
| JPH1166890A (ja) * | 1997-08-12 | 1999-03-09 | Mitsubishi Electric Corp | 半導体集積回路装置 |
| JP3459192B2 (ja) * | 1999-03-26 | 2003-10-20 | 沖電気工業株式会社 | 半導体集積回路 |
| DE10050761A1 (de) * | 2000-10-13 | 2002-05-16 | Infineon Technologies Ag | Spannungsregelungsschaltung, insbelondere für Halbleiterspeicher |
| JP2003243538A (ja) * | 2002-02-12 | 2003-08-29 | Hitachi Ltd | 半導体集積回路装置 |
| KR100452319B1 (ko) * | 2002-05-10 | 2004-10-12 | 삼성전자주식회사 | 반도체 메모리 장치의 내부전원전압 발생회로 및내부전원전압 제어방법 |
| DE10356420A1 (de) | 2002-12-02 | 2004-06-24 | Samsung Electronics Co., Ltd., Suwon | Spannungsgeneratorschaltung |
| KR100543659B1 (ko) * | 2003-06-20 | 2006-01-20 | 주식회사 하이닉스반도체 | 내부전압 생성용 액티브 드라이버 |
| DE102004042130B4 (de) * | 2003-09-30 | 2014-05-15 | Zentrum Mikroelektronik Dresden Ag | Verfahren und Anordnung zur Kernspannungs-Bereitstellung aus einer höheren Betriebsspannung |
| DE602004004597T2 (de) * | 2004-10-28 | 2007-11-15 | Stmicroelectronics S.R.L., Agrate Brianza | Spannungs-Abwärts-Wandler mit reduzierter Welligkeit |
| KR100799109B1 (ko) * | 2006-06-30 | 2008-01-29 | 주식회사 하이닉스반도체 | 반도체 소자 |
| JP5120111B2 (ja) * | 2008-06-30 | 2013-01-16 | 富士通株式会社 | シリーズレギュレータ回路、電圧レギュレータ回路、及び半導体集積回路 |
| US20100283445A1 (en) * | 2009-02-18 | 2010-11-11 | Freescale Semiconductor, Inc. | Integrated circuit having low power mode voltage regulator |
| US8319548B2 (en) * | 2009-02-18 | 2012-11-27 | Freescale Semiconductor, Inc. | Integrated circuit having low power mode voltage regulator |
| US8400819B2 (en) * | 2010-02-26 | 2013-03-19 | Freescale Semiconductor, Inc. | Integrated circuit having variable memory array power supply voltage |
| US8289798B2 (en) * | 2010-03-17 | 2012-10-16 | International Business Machines Corporation | Voltage regulator bypass in memory device |
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|---|---|---|---|---|
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| JPH05217370A (ja) * | 1992-01-30 | 1993-08-27 | Nec Corp | 内部降圧電源回路 |
| JP3239581B2 (ja) * | 1994-01-26 | 2001-12-17 | 富士通株式会社 | 半導体集積回路の製造方法及び半導体集積回路 |
| JP3495787B2 (ja) * | 1994-06-30 | 2004-02-09 | 株式会社ルネサステクノロジ | 半導体装置 |
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-
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-
1997
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- 1997-04-28 KR KR1019970016940A patent/KR100287392B1/ko not_active IP Right Cessation
- 1997-05-14 US US08/856,445 patent/US5956278A/en not_active Expired - Fee Related
- 1997-06-27 CN CN97113849A patent/CN1182938A/zh active Pending
- 1997-06-30 DE DE19727789A patent/DE19727789A1/de not_active Withdrawn
Also Published As
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|---|---|
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| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20040203 |