JPH05217370A - 内部降圧電源回路 - Google Patents

内部降圧電源回路

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JPH05217370A
JPH05217370A JP4014404A JP1440492A JPH05217370A JP H05217370 A JPH05217370 A JP H05217370A JP 4014404 A JP4014404 A JP 4014404A JP 1440492 A JP1440492 A JP 1440492A JP H05217370 A JPH05217370 A JP H05217370A
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internal
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Naohiko Sugibayashi
直彦 杉林
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Abstract

(57)【要約】 【目的】 内部降圧電源回路を有する半導体メモリにお
いて、広い外部電源電圧マージンを得る。 【構成】 外部電源電位ＶＣＣが制限電圧ＶＲＥＧ以下
になったときにＣＭＯＳコンパレータ回路ＣＯＭ１の駆
動力が低下するが、それを補う内部電源駆動トランジス
タＱ2 の動作の基準を次のようにする。内部電源電位検
知回路２の内部で発生させる検知電位ＶＩＫとして、制
限電圧ＶＲＥＧを境にして外部電源電位ＶＣＣがそれ以
下のときはＶＩＫ＝ＶＣＣであり、それを越えるとＶＲ
ＥＧとＶＣＣの差が大きくなるのに比例して減少するよ
うな電位にする。するとＶＣＣの上昇に伴いトランジス
タＱ2 の駆動能力が強くなりすぎて発生していた内部電
源電位ＶＩＮＴのオーバーシユートがなくなり、正常に
動作させることができる。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は半導体メモリ等に用いる
内部降圧電源回路に関する。
【０００２】
【従来の技術】従来の半導体メモリは例えば信学技報工
ＣＤ−９０−２００に述べられている。図５はこの文献
に記載されたＤＲＡＭ（ダイナミックランダムアクセス
メモリ）の内部電源回路である。
【０００３】内部電源回路では、ＣＭＯＳコンパレータ
回路ＣＯＭ１で、内部電源電位ＶＩＮＴを内部電源基準
電位ＶＲＥＦと比較し、ＰチャンネルＭＯＳトランジス
タＱ1 のゲート電位をコントロールする。コンパレータ
回路は図６のようにカレントミラーアンプで構成される
ため、出力振幅は小さい。
【０００４】一方、基準電圧ＶＲＥＦの外部電源電位Ｖ
ＣＣ依存性は図７のようになる。制限電圧ＶＲＥＧまで
はＶＲＥＦ＝ＶＣＣであり、それ以上ではＶＲＥＦ＝Ｖ
ＲＥＧとなる。するとＶＣＣがＶＲＥＧ付近より低下す
ると、トランジスタのＱ1 のソース・ドレイン電圧が小
さくなり内部電源の駆動能力が落ちる。それを補うもの
としてＰチャンネルＭＯＳトランジスタＱ2 があり、Ｖ
ＣＣがＶＲＥＧ近くの検知電圧ＶＳＥＮ以下になると、
検知回路１が動作し、信号ＳＥＮがＧＮＤレベルとなり
Ｑ2 がオンし、Ｑ1 を補って出力トランジスタとしてＶ
ＩＮＴを駆動する。そのためＶＩＮＴ＝ＶＣＣとなるが
コンパレータとちがいゲート電位が大きいため駆動能力
は十分にある。
【０００５】
【発明が解決しようとする課題】このように従来のＤＲ
ＡＭでは、外部電源電圧ＶＣＣを検知して内部電源回路
の出力トランジスタを切り替えていた。そのそため、図
８に示すように検知電圧ＶＳＥＮ付近で内部電源回路か
ら出力される内部降圧電源電位ＶＩＮＴが大きく変動
し、正常に動作しなくなるという問題点があった。
【０００６】
【課題を解決するための手段】本発明の内部降圧電源回
路は、内部降圧電位を決定する第１の基準電位と、外部
電源電位との差に比例した値を第１の基準電位から引い
た電位を第２の基準電位とする内部降圧電源駆動トラン
ジスタを備えている。
【０００７】
【実施例】図１は本発明の一実施例の内部電源回路であ
る。内部電源電位検知回路２はＶＣＣ＜ＶＲＥＧでは常
にその出力ＳＥＮをＧＮＤにしてＰチャンネルＭＯＳト
ランジスタＱ2 をオン状態にし、ＶＣＣ〉ＶＲＥＧで
は、内部回路の動作によりＶＩＮＴが落ちこんだときの
みＳＥＮをＶＣＣからＧＮＤにしてＱ2 をオンさせるよ
うになっている。この点は従来例と同様である。しかし
本発明ではＱ2 の動作の基準に図２に示すようにＶＣＣ
依存性をつけたことにより、ＶＣＣ上昇にともない、ト
ランジスタＱ2 の駆動能力が強くなりすぎて、前述の図
６に示したようにＶＳＥＮ付近でＶＩＮＴがオバーシュ
ートするのを防いでいる。
【０００８】このような、検知回路２の具体例が図３で
ある。抵抗Ｒ1 の一端に外部電源ＶＣＣを接続し、Ｒ1
の他端を抵抗Ｒ2 に接続する。Ｒ1 、Ｒ2 の接続点をＣ
ＭＯＳコンパレータＣＯＭ2 の正入力側に入力し、負入
力側に基準電位ＶＲＥＦを入力する。トランジスタＱ8
と抵抗Ｒ3 を直列接続し、Ｑ8 のゲートにＣＯＭ2 の出
力を入力する。Ｑ8 とＲ3 を接続点にＲ2 を接続し、そ
れをＣＭＯＳコンパレータＣＯＭ３に入力する。Ｒ
3 〈〈Ｒ1 、Ｒ2 であればＱ8 とＲ3 の接続点の電圧Ｖ
ＩＫが図２に示した検知電圧となる。すなわち制限電圧
ＶＲＥＧを境にして外部電源電位ＶＣＣがそれ以下のと
きはＶＩＫ＝ＶＣＣであり、それを越えるとＶＲＥＧと
ＶＣＣの差が大きくなるのに比例して減少する。この比
例の度合い（ＶＣＣ依存性）ｔａｎθ１は、ｔａｎθ１
＝Ｒ2 ／Ｒ1 であり、Ｒ1 、Ｒ2 の値を調整すれば変え
ることができる。このＶＩＫとＶＩＮＴを比較しコンパ
レータ二段とＣＭＯＳインバータによりＧＮＤ電位を出
力させる。すなわちＣＭＯＳコンパレータＣＯＭ３の負
入力側とＣＯＭ４の正入力側に電圧ＶＩＫを入力し、Ｃ
ＯＭ３の正入力側とＣＯＭ４の負入力側にＶＩＮＴをそ
れぞれ入力し、さらにＣＯＭ３の出力Ｎ1 を次段のＣＭ
ＯＳコンパレータＣＯＭ５の負入力側に、ＣＯＭ４の出
力Ｎ2 をＣＯＭ5 の正入力側に入力し、ＣＯＭ５の出力
をＣＭＯＳインバータＩＮＶ1 に出力し、このＩＮＶ1
の出力ＳＥＮを出力トランジスタＱ2 のゲートに入力す
る。
【０００９】
【発明の効果】以上説明したように本発明では、外部電
源電圧が低下したときのみ動作する内部電源駆動トラン
ジスタの動作する基準電位に外部電源及び内部電源依存
を持たせたので図４に示すようにオーバーシユートがな
くなり外部電源電圧の広い範囲で安定した内部電源が得
られるため、広い動作マージンを得られる。
【００１０】また本発明の回路はＤＲＡＭに限らずＲＯ
Ｍにも適用でき、またＡＳＩＣ等他の種類のＬＳＩにも
適用できることは明らかである。
【図面の簡単な説明】
【図１】本発明の内部降圧回路を示す図である。
【図２】本発明の検知回路で用いる第２の基準電圧（検
知電位）を示す図である。
【図３】本発明の検知回路を示す図である。
【図４】本発明の半導体メモリの内部電源電位の外部電
源依存性を示す図である。
【図５】従来の半導体メモリの内部降圧回路を示す図で
ある。
【図６】ＣＭＯＳ構成のコンパレータ回路を示す図であ
る。
【図７】従来の半導体メモリの内部電源電位の外部電源
依存性を示す図である。
【図８】従来の半導体メモリの基準電圧の外部電源依存
性を示す図である。
【符号の説明】
１ 外部電源電圧検知回路 ２ 本発明の検知回路 Ｑ1 〜Ｑ4 、Ｑ8 ＰチャンネルＭＯＳＦＥＴ Ｑ5 〜Ｑ7 ＮチャンネルＭＯＳＦＥＴ ＣＯＭ１〜ＣＯＭ５ ＣＭＯＳコンパレータ回路 ＩＮＶ１ ＣＭＯＳインバータ回路 Ｒ1 〜Ｒ3 抵抗素子

Claims (1)

    【特許請求の範囲】
  1. 【請求項１】 内部電源電位が低下したときのみ動作す
    る内部電源駆動トランジスタを有する内部降圧電源回路
    において、内部降圧電位を決定する第１の基準電位と外
    部電源電位との差に比例した値を第１の基準電位から引
    いた電位を前記内部電源駆動トランジスタを動作させる
    第２の基準電位とすることを特徴とする内部降圧電源回
    路。
JP4014404A 1992-01-30 1992-01-30 内部降圧電源回路 Pending JPH05217370A (ja)

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