JPH0720165A - 電圧検出回路 - Google Patents
電圧検出回路Info
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- JPH0720165A JPH0720165A JP16492793A JP16492793A JPH0720165A JP H0720165 A JPH0720165 A JP H0720165A JP 16492793 A JP16492793 A JP 16492793A JP 16492793 A JP16492793 A JP 16492793A JP H0720165 A JPH0720165 A JP H0720165A
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Abstract
(57)【要約】 （修正有）
【構成】反転基準電圧検出回路を形成するＰＭＯＳトラ
ンジスタ２およびＮＭＯＳトランジスタ３と、ＰＭＯＳ
トランジスタ４および６と、ＮＭＯＳトラジジスタ５お
よび７と、インバータ８とを含むヒステリシス回路１に
より構成する。 【効果】入力端子における入力ノイズによる影響を受け
ることなく、理想的な検出出力が得られる。
ンジスタ２およびＮＭＯＳトランジスタ３と、ＰＭＯＳ
トランジスタ４および６と、ＮＭＯＳトラジジスタ５お
よび７と、インバータ８とを含むヒステリシス回路１に
より構成する。 【効果】入力端子における入力ノイズによる影響を受け
ることなく、理想的な検出出力が得られる。
Description
【０００１】
【産業上の利用分野】本発明は電圧検出回路に関する。
【０００２】
【従来の技術】従来の電圧検出回路の例として、外部か
ら入力される信号の電圧をＣＭＯＳインバータのスレッ
シュホールド電圧を利用して検出するＣＭＯＳ電圧検出
回路においては、当該検出電圧近傍のノイズをも含め
て、信号の入力電圧として内部回路に出力されるため
に、電圧検出回路の次段にヒステリシス回路が内蔵され
ているのが通例である。図３は、その従来例の回路構成
を示す図であり、入力端子２２および電源端子２３に対
応して、ＰＭＯＳトランジスタ９およびＮＭＯＳトラン
ジスタ１０を含む電圧検出回路と、ＰＭＯＳトランジス
タ１２、１３、１６、ＮＭＯＳトランジスタ１４、１
５、１７およびインバータ１８を含むヒステリシス回路
１１と、インバータ１９とを備えて構成される。
ら入力される信号の電圧をＣＭＯＳインバータのスレッ
シュホールド電圧を利用して検出するＣＭＯＳ電圧検出
回路においては、当該検出電圧近傍のノイズをも含め
て、信号の入力電圧として内部回路に出力されるため
に、電圧検出回路の次段にヒステリシス回路が内蔵され
ているのが通例である。図３は、その従来例の回路構成
を示す図であり、入力端子２２および電源端子２３に対
応して、ＰＭＯＳトランジスタ９およびＮＭＯＳトラン
ジスタ１０を含む電圧検出回路と、ＰＭＯＳトランジス
タ１２、１３、１６、ＮＭＯＳトランジスタ１４、１
５、１７およびインバータ１８を含むヒステリシス回路
１１と、インバータ１９とを備えて構成される。
【０００３】図３において、入力端子２２にノイズが入
力されていない場合においては、入力端子２２における
入力電圧１０１のレベルは、ＰＭＯＳトランジスタ９お
よびＮＭＯＳトランジスタ１０を含む電圧検出回路によ
り電圧を検出され、その検出出力は、ヒステリシス回路
１１およびインバータ１９を介して出力電圧１０３とし
て出力され、半導体集積回路の内部回路に入力される。
また、入力電圧１０１にノイズが重畳されており、当該
ノイズを含む入力電圧１０２が入力端子２２に入力され
る場合には、当該入力電圧１０２は、同様にＰＭＯＳト
ランジスタ９およびＮＭＯＳトランジスタ１０を含む電
圧検出回路により電圧を検出され、その検出出力はヒス
テリシス回路１１に入力されて、入力電圧１０２に含ま
れているノイズ成分が除去され、インバータ１９を経由
して出力電圧１０３が半導体集積回路の内部回路に入力
される。
力されていない場合においては、入力端子２２における
入力電圧１０１のレベルは、ＰＭＯＳトランジスタ９お
よびＮＭＯＳトランジスタ１０を含む電圧検出回路によ
り電圧を検出され、その検出出力は、ヒステリシス回路
１１およびインバータ１９を介して出力電圧１０３とし
て出力され、半導体集積回路の内部回路に入力される。
また、入力電圧１０１にノイズが重畳されており、当該
ノイズを含む入力電圧１０２が入力端子２２に入力され
る場合には、当該入力電圧１０２は、同様にＰＭＯＳト
ランジスタ９およびＮＭＯＳトランジスタ１０を含む電
圧検出回路により電圧を検出され、その検出出力はヒス
テリシス回路１１に入力されて、入力電圧１０２に含ま
れているノイズ成分が除去され、インバータ１９を経由
して出力電圧１０３が半導体集積回路の内部回路に入力
される。
【０００４】ノイズが介在している入力電圧１０２が入
力される場合において、当該入力電圧レベルがＧＮＤレ
ベルから電源電圧（Ｖcc）レベルまで立ち上がる場合に
は、図４（ａ）および（ｂ）に示されるように、入力電
圧１０２が、「Ｈ→Ｌ」反転電圧レベルＶ1 を越えて、
ノイズの電圧レベルにより、ＰＭＯＳトランジスタ９お
よびＮＭＯＳトランジスタ１０により形成される反転基
準電圧検出回路の反転基準電圧レベルＶ2 （図４（ａ）
における反転基準電圧点Ａ）を越える時点において、ヒ
ステリシス回路１１およびインバータ１９の出力電圧１
０３は、一挙にＧＮＤレベルから電源電圧（Ｖcc）レベ
ルに変化して出力される。そして、更に入力電圧１０２
のレベルが増大して、反転基準電圧点Ｂにおいては、出
力電圧１０３のレベルは、図４（ｂ）に示されるよう
に、ＧＮＤレベルに変化して出力される。更に入力電圧
１０２が上昇すると、反転基準電圧点Ｃにおいては、出
力電圧１０３のレベルは、ＧＮＤレベルから電源電圧
（Ｖcc）に変化して出力される。 従って、従来の電圧
検出回路においては、例えば、信号の入力電圧が、ＧＮ
Ｄレベルから電源電圧（Ｖcc）レベルまで立ち上がる場
合に、当該信号の入力電圧にノイズが介在している場合
においては、出力電圧１０３のレベルは、ノイズに影響
されて、入力電圧が反転基準電圧Ｖ2 に到達する以前の
段階において、ＧＮＤレベルから電源電圧（Ｖcc）に変
わって出力され、或はまた電源電圧（Ｖcc）レベルから
ＧＮＤレベルに変わるという具合に、検出出力としての
出力電圧１０３は不規則なレベル変化を伴なって内部回
路に入力される。
力される場合において、当該入力電圧レベルがＧＮＤレ
ベルから電源電圧（Ｖcc）レベルまで立ち上がる場合に
は、図４（ａ）および（ｂ）に示されるように、入力電
圧１０２が、「Ｈ→Ｌ」反転電圧レベルＶ1 を越えて、
ノイズの電圧レベルにより、ＰＭＯＳトランジスタ９お
よびＮＭＯＳトランジスタ１０により形成される反転基
準電圧検出回路の反転基準電圧レベルＶ2 （図４（ａ）
における反転基準電圧点Ａ）を越える時点において、ヒ
ステリシス回路１１およびインバータ１９の出力電圧１
０３は、一挙にＧＮＤレベルから電源電圧（Ｖcc）レベ
ルに変化して出力される。そして、更に入力電圧１０２
のレベルが増大して、反転基準電圧点Ｂにおいては、出
力電圧１０３のレベルは、図４（ｂ）に示されるよう
に、ＧＮＤレベルに変化して出力される。更に入力電圧
１０２が上昇すると、反転基準電圧点Ｃにおいては、出
力電圧１０３のレベルは、ＧＮＤレベルから電源電圧
（Ｖcc）に変化して出力される。 従って、従来の電圧
検出回路においては、例えば、信号の入力電圧が、ＧＮ
Ｄレベルから電源電圧（Ｖcc）レベルまで立ち上がる場
合に、当該信号の入力電圧にノイズが介在している場合
においては、出力電圧１０３のレベルは、ノイズに影響
されて、入力電圧が反転基準電圧Ｖ2 に到達する以前の
段階において、ＧＮＤレベルから電源電圧（Ｖcc）に変
わって出力され、或はまた電源電圧（Ｖcc）レベルから
ＧＮＤレベルに変わるという具合に、検出出力としての
出力電圧１０３は不規則なレベル変化を伴なって内部回
路に入力される。
【０００５】
【発明が解決しようとする課題】上述した従来の電圧検
出回路においては、電圧検出回路の次段にヒステリシス
回路を設け、これによりノイズの除去が図られている
が、当該ヒステリシス回路に入力される信号の入力電圧
レベルが、ＧＮＤレベルから電源電圧レベルに亘るフル
スイングの大きいレベルになっているために、効果的に
ノイズを除去することができず、これにより検出出力に
対応する出力電圧に不規則なレベル変動が生じるという
欠点がある。
出回路においては、電圧検出回路の次段にヒステリシス
回路を設け、これによりノイズの除去が図られている
が、当該ヒステリシス回路に入力される信号の入力電圧
レベルが、ＧＮＤレベルから電源電圧レベルに亘るフル
スイングの大きいレベルになっているために、効果的に
ノイズを除去することができず、これにより検出出力に
対応する出力電圧に不規則なレベル変動が生じるという
欠点がある。
【０００６】
【課題を解決するための手段】本発明の電圧検出回路
は、ＣＭＯＳインバータのスレッショルド電圧を利用し
て入力電圧を検出する電圧検出回路において、ソースが
電源に接続され、ゲートが入力端子に接続されて反転基
準電圧検出回路を形成する第１のＰＭＯＳトランジスタ
と、ソースが接地電位に接続され、ゲートが前記入力端
子に接続されて、反転基準電圧検出回路を形成する第１
のＮＭＯＳトランジスタと、ソースが前記第１のＰＭＯ
Ｓトランジスタのドレインに接続され、ゲートが前記入
力端子に接続される第２のＰＭＯＳトランジスタと、ド
レインが前記第２のＰＭＯＳトランジシスタのドレイン
に接続され、ゲートが前記入力端子に接続されて、ソー
スが前記第１のＮＭＯＳトランジスタのドレインに接続
される第２のＮＭＯＳトランジスタと、ソースが前記電
源に接続され、ゲートが所定の内部回路に対する出力端
に接続されて、ドレインが前記第１のＰＭＯＳトランジ
スタのドレインに接続される第３のＰＭＯＳトランジス
タと、ドレインが前記第１のＮＭＯＳトランジスタのド
レインに接続され、ゲートが前記内部回路に対する出力
端に接続されて、ソースが接地電位に接続される第３の
ＮＭＯＳトランジスタと、入力側が前記第２のＰＭＯＳ
トランジスタのソースと前記第２のＮＭＯＳトランジス
タのドレインの接続点に接続され、出力側が前記内部回
路に対する出力端に接続されるインバータとを備えるこ
とを特徴としている。
は、ＣＭＯＳインバータのスレッショルド電圧を利用し
て入力電圧を検出する電圧検出回路において、ソースが
電源に接続され、ゲートが入力端子に接続されて反転基
準電圧検出回路を形成する第１のＰＭＯＳトランジスタ
と、ソースが接地電位に接続され、ゲートが前記入力端
子に接続されて、反転基準電圧検出回路を形成する第１
のＮＭＯＳトランジスタと、ソースが前記第１のＰＭＯ
Ｓトランジスタのドレインに接続され、ゲートが前記入
力端子に接続される第２のＰＭＯＳトランジスタと、ド
レインが前記第２のＰＭＯＳトランジシスタのドレイン
に接続され、ゲートが前記入力端子に接続されて、ソー
スが前記第１のＮＭＯＳトランジスタのドレインに接続
される第２のＮＭＯＳトランジスタと、ソースが前記電
源に接続され、ゲートが所定の内部回路に対する出力端
に接続されて、ドレインが前記第１のＰＭＯＳトランジ
スタのドレインに接続される第３のＰＭＯＳトランジス
タと、ドレインが前記第１のＮＭＯＳトランジスタのド
レインに接続され、ゲートが前記内部回路に対する出力
端に接続されて、ソースが接地電位に接続される第３の
ＮＭＯＳトランジスタと、入力側が前記第２のＰＭＯＳ
トランジスタのソースと前記第２のＮＭＯＳトランジス
タのドレインの接続点に接続され、出力側が前記内部回
路に対する出力端に接続されるインバータとを備えるこ
とを特徴としている。
【０００７】
【実施例】次に、本発明について図面を参照して説明す
る。
る。
【０００８】図１は本発明の一実施例を示すブロック図
である。図１に示されるように、本実施例は、入力端子
２０および電源端子２１に対応して、反転基準電圧検出
回路を形成するＰＭＯＳトランジスタ２およびＮＭＯＳ
トランジスタ３と、ＰＭＯＳトランジスタ４および６
と、ＮＭＯＳトラジジスタ５および７と、インバータ８
とを含むヒステリシス回路１により構成されている。
である。図１に示されるように、本実施例は、入力端子
２０および電源端子２１に対応して、反転基準電圧検出
回路を形成するＰＭＯＳトランジスタ２およびＮＭＯＳ
トランジスタ３と、ＰＭＯＳトランジスタ４および６
と、ＮＭＯＳトラジジスタ５および７と、インバータ８
とを含むヒステリシス回路１により構成されている。
【０００９】図１において、入力端子２０にノイズが入
力されていない場合においては、入力端子２０における
入力電圧１０１のレベルが、例えば、ＧＮＤレベルから
電源電圧（Ｖcc）レベルまで立ち上がる場合には、図２
（ａ）および（ｂ）に示されるように、当該入力電圧１
０１が、従来例における「Ｈ→Ｌ」反転電圧レベルＶ1
を越えて、ＰＭＯトランジスタ２およびＮＭＯＳトラン
ジスタ３により形成される反転基準電圧検出回路の反転
基準電圧レベルＶ2 を越え、更に、ヒステリシス回路１
のヒステリシス領域（「Ｌ→Ｈ」反転電圧レベルＶ3 ）
を越えるまでの入力電圧レベルの範囲においては、内部
回路に対する出力電圧１０３としてはＧＮＤレベルが出
力され、当該ヒステリシス領域を越える入力電圧レベル
に対しては、出力電圧１０３は電源電圧（Ｖcc）レベル
で出力される。
力されていない場合においては、入力端子２０における
入力電圧１０１のレベルが、例えば、ＧＮＤレベルから
電源電圧（Ｖcc）レベルまで立ち上がる場合には、図２
（ａ）および（ｂ）に示されるように、当該入力電圧１
０１が、従来例における「Ｈ→Ｌ」反転電圧レベルＶ1
を越えて、ＰＭＯトランジスタ２およびＮＭＯＳトラン
ジスタ３により形成される反転基準電圧検出回路の反転
基準電圧レベルＶ2 を越え、更に、ヒステリシス回路１
のヒステリシス領域（「Ｌ→Ｈ」反転電圧レベルＶ3 ）
を越えるまでの入力電圧レベルの範囲においては、内部
回路に対する出力電圧１０３としてはＧＮＤレベルが出
力され、当該ヒステリシス領域を越える入力電圧レベル
に対しては、出力電圧１０３は電源電圧（Ｖcc）レベル
で出力される。
【００１０】また、入力電圧１０１にノイズが重畳され
ており、当該ノイズを含む入力電圧１０２が入力端子２
０に入力される場合においては、図２（ａ）および
（ｂ）に示されるように、入力電圧に重畳されているノ
イズ電圧レベルにより、入力電圧１０２のレベルが反転
基準電圧レベルＶ2 を境として、当該反転基準電圧レベ
ルＶ2 を越え、或は越えないレベルにある状態において
も、当該レベルがヒシテリシス回路１のヒステリシス幅
以内のレベルである場合には、内部回路に対する出力電
圧１０３としてはＧＮＤレベルが出力され、当該ヒステ
リシス領域（「Ｌ→Ｈ」反転電圧レベルＶ3 ）を越える
入力電圧レベルに対しては、出力電圧１０３は電源電圧
（Ｖcc）レベルで出力される。従って、入力端子２０に
おける入力ノイズによる影響を受けることなく、理想的
な検出出力が得られる。
ており、当該ノイズを含む入力電圧１０２が入力端子２
０に入力される場合においては、図２（ａ）および
（ｂ）に示されるように、入力電圧に重畳されているノ
イズ電圧レベルにより、入力電圧１０２のレベルが反転
基準電圧レベルＶ2 を境として、当該反転基準電圧レベ
ルＶ2 を越え、或は越えないレベルにある状態において
も、当該レベルがヒシテリシス回路１のヒステリシス幅
以内のレベルである場合には、内部回路に対する出力電
圧１０３としてはＧＮＤレベルが出力され、当該ヒステ
リシス領域（「Ｌ→Ｈ」反転電圧レベルＶ3 ）を越える
入力電圧レベルに対しては、出力電圧１０３は電源電圧
（Ｖcc）レベルで出力される。従って、入力端子２０に
おける入力ノイズによる影響を受けることなく、理想的
な検出出力が得られる。
【００１１】
【発明の効果】以上説明したように、本発明は、スレシ
ュホールド電圧を利用して形成される反転基準電圧検出
回路が、ヒステリシス回路の一部として構成されてお
り、これにより、反転基準電圧の近傍におけるノイズ入
力による影響を受けることなく、信頼性の高い電圧検出
回路が実現されるという効果がある。
ュホールド電圧を利用して形成される反転基準電圧検出
回路が、ヒステリシス回路の一部として構成されてお
り、これにより、反転基準電圧の近傍におけるノイズ入
力による影響を受けることなく、信頼性の高い電圧検出
回路が実現されるという効果がある。
【図１】本発明の一実施例を示す回路図である。
【図２】本実施例における動作特性を示す図である。
【図３】従来例を示す回路図である。
【図４】従来例における動作特性を示す図である。
１、１１ ヒステリシス回路 ２、４、６、９、１２、１３、１６ ＰＭＯＳトラン
ジスタ ３、５、７、１０、１４、１５、１７ ＮＭＯＳトラ
ンジスタ ８、１８、１９ インバータ
ジスタ ３、５、７、１０、１４、１５、１７ ＮＭＯＳトラ
ンジスタ ８、１８、１９ インバータ
Claims (1)
- 【請求項１】 ＣＭＯＳインバータのスレッショルド電
圧を利用して入力電圧を検出する電圧検出回路におい
て、 ソースが電源に接続され、ゲートが入力端子に接続され
て反転基準電圧検出回路を形成する第１のＰＭＯＳトラ
ンジスタと、 ソースが接地電位に接続され、ゲートが前記入力端子に
接続されて、反転基準電圧検出回路を形成する第１のＮ
ＭＯＳトランジスタと、 ソースが前記第１のＰＭＯＳトランジスタのドレインに
接続され、ゲートが前記入力端子に接続される第２のＰ
ＭＯＳトランジスタと、 ドレインが前記第２のＰＭＯＳトランジシスタのドレイ
ンに接続され、ゲートが前記入力端子に接続されて、ソ
ースが前記第１のＮＭＯＳトランジスタのドレインに接
続される第２のＮＭＯＳトランジスタと、 ソースが前記電源に接続され、ゲートが所定の内部回路
に対する出力端に接続されて、ドレインが前記第１のＰ
ＭＯＳトランジスタのドレインに接続される第３のＰＭ
ＯＳトランジスタと、 ドレインが前記第１のＮＭＯＳトランジスタのドレイン
に接続され、ゲートが前記内部回路に対する出力端に接
続されて、ソースが接地電位に接続される第３のＮＭＯ
Ｓトランジスタと、 入力側が前記第２のＰＭＯＳトランジスタのソースと前
記第２のＮＭＯＳトランジスタのドレインの接続点に接
続され、出力側が前記内部回路に対する出力端に接続さ
れるインバータと、 を備えることを特徴とする電圧検出回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16492793A JPH0720165A (ja) | 1993-07-05 | 1993-07-05 | 電圧検出回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16492793A JPH0720165A (ja) | 1993-07-05 | 1993-07-05 | 電圧検出回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0720165A true JPH0720165A (ja) | 1995-01-24 |
Family
ID=15802493
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP16492793A Withdrawn JPH0720165A (ja) | 1993-07-05 | 1993-07-05 | 電圧検出回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0720165A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5929679A (en) * | 1996-03-22 | 1999-07-27 | Nec Corporation | Voltage monitoring circuit capable of reducing power dissipation |
| JP2000013200A (ja) * | 1998-06-24 | 2000-01-14 | Sanyo Electric Co Ltd | 信号入力回路 |
| JP2000013201A (ja) * | 1998-06-24 | 2000-01-14 | Sanyo Electric Co Ltd | 信号入力回路 |
| JP2007259130A (ja) * | 2006-03-23 | 2007-10-04 | Ricoh Co Ltd | ヒステリシスインバータ回路 |
| JP2010028244A (ja) * | 2008-07-15 | 2010-02-04 | New Japan Radio Co Ltd | ヒステリシスコンパレータ回路及びそれを用いた遅延回路 |
-
1993
- 1993-07-05 JP JP16492793A patent/JPH0720165A/ja not_active Withdrawn
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5929679A (en) * | 1996-03-22 | 1999-07-27 | Nec Corporation | Voltage monitoring circuit capable of reducing power dissipation |
| JP2000013200A (ja) * | 1998-06-24 | 2000-01-14 | Sanyo Electric Co Ltd | 信号入力回路 |
| JP2000013201A (ja) * | 1998-06-24 | 2000-01-14 | Sanyo Electric Co Ltd | 信号入力回路 |
| JP2007259130A (ja) * | 2006-03-23 | 2007-10-04 | Ricoh Co Ltd | ヒステリシスインバータ回路 |
| JP2010028244A (ja) * | 2008-07-15 | 2010-02-04 | New Japan Radio Co Ltd | ヒステリシスコンパレータ回路及びそれを用いた遅延回路 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20000905 |