JPH0661831A - 半導体集積回路 - Google Patents
半導体集積回路Info
- Publication number
- JPH0661831A JPH0661831A JP4210094A JP21009492A JPH0661831A JP H0661831 A JPH0661831 A JP H0661831A JP 4210094 A JP4210094 A JP 4210094A JP 21009492 A JP21009492 A JP 21009492A JP H0661831 A JPH0661831 A JP H0661831A
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- Japan
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- transistor
- capacitance
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Abstract
(57)【要約】
【目的】 プルアップトランジスタのカップリング容量
の影響を打ち消してアクセス遅延を防止する。 【構成】 プルアップトランジスタ８のゲートに入力さ
れる制御信号ＳＣの反転信号をインバータ１０より出力
する。インバータ１０の出力をＰチャネルＭＯＳトラン
ジスタ１１のゲートに入力する。ＰチャネルＭＯＳトラ
ンジスタ１１のドレイン及びソースは信号線９に接続さ
れている。そして、ＰチャネルＭＯＳトランジスタ８の
ゲート−ドレイン間のカップリング容量とほぼ等しい容
量をＰチャネルＭＯＳトランジスタ１１はゲート−ドレ
イン間及びゲート−ソース間に有している。 【効果】 プルアップトランジスタ８のカップリング容
量の影響をＰチャネルＭＯＳトランジスタ１１が打ち消
すことにより信号線９の電位は速やかに変化するのでア
クセスの高速化が図れる。
の影響を打ち消してアクセス遅延を防止する。 【構成】 プルアップトランジスタ８のゲートに入力さ
れる制御信号ＳＣの反転信号をインバータ１０より出力
する。インバータ１０の出力をＰチャネルＭＯＳトラン
ジスタ１１のゲートに入力する。ＰチャネルＭＯＳトラ
ンジスタ１１のドレイン及びソースは信号線９に接続さ
れている。そして、ＰチャネルＭＯＳトランジスタ８の
ゲート−ドレイン間のカップリング容量とほぼ等しい容
量をＰチャネルＭＯＳトランジスタ１１はゲート−ドレ
イン間及びゲート−ソース間に有している。 【効果】 プルアップトランジスタ８のカップリング容
量の影響をＰチャネルＭＯＳトランジスタ１１が打ち消
すことにより信号線９の電位は速やかに変化するのでア
クセスの高速化が図れる。
Description
【０００１】
【産業上の利用分野】この発明は、バッファ回路等の出
力にプルアップトランジスタを備えた半導体集積回路に
関し、特に半導体集積回路のアクセス遅延を低減する技
術に関するものである。
力にプルアップトランジスタを備えた半導体集積回路に
関し、特に半導体集積回路のアクセス遅延を低減する技
術に関するものである。
【０００２】
【従来の技術】図３は従来の半導体集積回路の一部を構
成するバッファ回路及びその出力に接続されたプルアッ
プトランジスタを示す回路図である。図において、１は
電圧ＶCCを出力する電源、２は接地電位ＧＮＤにある接
地を示している。３は電源１にソースを接続したＰチャ
ネルＭＯＳトランジスタ、４は電源１にソースを接続
し、ＰチャネルＭＯＳトランジスタ３のゲートにゲート
を接続したＰチャネルＭＯＳトランジスタ、５はＰチャ
ネルＭＯＳトランジスタ３のドレイン及びゲートにドレ
インを接続し、制御信号ＳＡをゲートに入力するＮチャ
ネルＭＯＳトランジスタ、６はＰチャネルＭＯＳトラン
ジスタ４のドレインにドレインを接続し、ＮチャネルＭ
ＯＳトランジスタ５のソースにソースを接続し、ゲート
に制御信号ＳＢを入力するＮチャネルＭＯＳトランジス
タ、７はＮチャネルＭＯＳトランジスタ５，６のソース
にドレインを接続し、接地２にソースを接続し、ゲート
に制御信号ＳＣを入力するＮチャネルＭＯＳトランジス
タ、２０は基板上に形成された半導体集積回路である。
そして、ＰチャネルＭＯＳトランジスタ３，４及びＮチ
ャネルＭＯＳトランジスタ５，６，７でバッファ回路を
構成している。ＰチャネルＭＯＳトランジスタ２のドレ
インとＮチャネルＭＯＳトランジスタ５のドレインが接
続されているノードＮＤはバッファ回路の出力端であ
る。９はノードＮＤに接続された信号線である。そし
て、信号線９は図示されていてない半導体集積回路２０
の他の部分に信号を伝達する。８は電源１にソースを接
続し、信号線９にドレインを接続し、ゲートに制御信号
ＳＣを入力するＰチャネルＭＯＳトランジスタである。
この制御信号ＳＣに制御されたＰチャネルＭＯＳトラン
ジスタ８は信号線の電位を電源１の電位に引き上げるプ
ルアップトランジスタとして働く。
成するバッファ回路及びその出力に接続されたプルアッ
プトランジスタを示す回路図である。図において、１は
電圧ＶCCを出力する電源、２は接地電位ＧＮＤにある接
地を示している。３は電源１にソースを接続したＰチャ
ネルＭＯＳトランジスタ、４は電源１にソースを接続
し、ＰチャネルＭＯＳトランジスタ３のゲートにゲート
を接続したＰチャネルＭＯＳトランジスタ、５はＰチャ
ネルＭＯＳトランジスタ３のドレイン及びゲートにドレ
インを接続し、制御信号ＳＡをゲートに入力するＮチャ
ネルＭＯＳトランジスタ、６はＰチャネルＭＯＳトラン
ジスタ４のドレインにドレインを接続し、ＮチャネルＭ
ＯＳトランジスタ５のソースにソースを接続し、ゲート
に制御信号ＳＢを入力するＮチャネルＭＯＳトランジス
タ、７はＮチャネルＭＯＳトランジスタ５，６のソース
にドレインを接続し、接地２にソースを接続し、ゲート
に制御信号ＳＣを入力するＮチャネルＭＯＳトランジス
タ、２０は基板上に形成された半導体集積回路である。
そして、ＰチャネルＭＯＳトランジスタ３，４及びＮチ
ャネルＭＯＳトランジスタ５，６，７でバッファ回路を
構成している。ＰチャネルＭＯＳトランジスタ２のドレ
インとＮチャネルＭＯＳトランジスタ５のドレインが接
続されているノードＮＤはバッファ回路の出力端であ
る。９はノードＮＤに接続された信号線である。そし
て、信号線９は図示されていてない半導体集積回路２０
の他の部分に信号を伝達する。８は電源１にソースを接
続し、信号線９にドレインを接続し、ゲートに制御信号
ＳＣを入力するＰチャネルＭＯＳトランジスタである。
この制御信号ＳＣに制御されたＰチャネルＭＯＳトラン
ジスタ８は信号線の電位を電源１の電位に引き上げるプ
ルアップトランジスタとして働く。
【０００３】図３に示した回路の動作を図４を用いて説
明する。図４において、（ａ）は図３に示したＮチャネ
ルＭＯＳトランジスタ３のゲートに入力される制御信号
ＳＡを示すタイミングチャート、（ｂ）は図３に示した
ＮチャネルＭＯＳトランジスタ５のゲートに入力される
制御信号ＳＢを示すタイミングチャート、（ｃ）は図３
に示したＮチャネルＭＯＳトランジスタ７及びＰチャネ
ルＭＯＳトランジスタ８のゲートに入力される制御信号
ＳＣを示すタイミングチャート、（ｄ）は図３に示した
ノードＮＤの電位を示すタイミングチャートである。ま
ず、制御信号ＳＣが“Ｌ”のとき、ＮチャネルＭＯＳト
ランジスタ７はオフ状態であり、ＰチャネルＭＯＳトラ
ンジスタ８はオン状態である。また、制御信号ＳＡ，Ｓ
Ｂはそれぞれ相補的であるため、ＮチャネルＭＯＳトラ
ンジスタ５，６のうち一方が常にオフしている。いま、
ＮチャネルＭＯＳトランジスタ７がオフ状態であるた
め、ＰチャネルＭＯＳトランジスタ３に電流が流れず、
ＰチャネルＭＯＳトランジスタ４もオフ状態である。従
って、図に示したバッファ回路は不能状態にある。そし
てノードＮＤの電位はＰチャネルＭＯＳトランジスタ８
によって電位ＶCCに固定される。
明する。図４において、（ａ）は図３に示したＮチャネ
ルＭＯＳトランジスタ３のゲートに入力される制御信号
ＳＡを示すタイミングチャート、（ｂ）は図３に示した
ＮチャネルＭＯＳトランジスタ５のゲートに入力される
制御信号ＳＢを示すタイミングチャート、（ｃ）は図３
に示したＮチャネルＭＯＳトランジスタ７及びＰチャネ
ルＭＯＳトランジスタ８のゲートに入力される制御信号
ＳＣを示すタイミングチャート、（ｄ）は図３に示した
ノードＮＤの電位を示すタイミングチャートである。ま
ず、制御信号ＳＣが“Ｌ”のとき、ＮチャネルＭＯＳト
ランジスタ７はオフ状態であり、ＰチャネルＭＯＳトラ
ンジスタ８はオン状態である。また、制御信号ＳＡ，Ｓ
Ｂはそれぞれ相補的であるため、ＮチャネルＭＯＳトラ
ンジスタ５，６のうち一方が常にオフしている。いま、
ＮチャネルＭＯＳトランジスタ７がオフ状態であるた
め、ＰチャネルＭＯＳトランジスタ３に電流が流れず、
ＰチャネルＭＯＳトランジスタ４もオフ状態である。従
って、図に示したバッファ回路は不能状態にある。そし
てノードＮＤの電位はＰチャネルＭＯＳトランジスタ８
によって電位ＶCCに固定される。
【０００４】次に、制御信号ＳＡ，ＳＢがそれぞれ
“Ｌ”及び“Ｈ”のとき、ＮチャネルＭＯＳトランジス
タ５はオフ状態であり、ＮチャネルＭＯＳトランジスタ
６はオン状態である。この状態で、図４に示すように制
御信号ＳＣが“Ｌ”から“Ｈ”へ変化するとＰチャネル
ＭＯＳトランジスタ８がオフすると同時にＮチャネルＭ
ＯＳトランジスタ７がオンする。そのためノードＮＤの
電位は電源電位ＶCCから接地電位ＧＮＤへと変化する。
しかしこの時、プルアップトランジスタ８のゲート−ド
レイン間のカップリング容量の影響で、一度浮き上がっ
てから電位ＧＮＤになる。
“Ｌ”及び“Ｈ”のとき、ＮチャネルＭＯＳトランジス
タ５はオフ状態であり、ＮチャネルＭＯＳトランジスタ
６はオン状態である。この状態で、図４に示すように制
御信号ＳＣが“Ｌ”から“Ｈ”へ変化するとＰチャネル
ＭＯＳトランジスタ８がオフすると同時にＮチャネルＭ
ＯＳトランジスタ７がオンする。そのためノードＮＤの
電位は電源電位ＶCCから接地電位ＧＮＤへと変化する。
しかしこの時、プルアップトランジスタ８のゲート−ド
レイン間のカップリング容量の影響で、一度浮き上がっ
てから電位ＧＮＤになる。
【０００５】次に、制御信号ＳＣが“Ｈ”となり、バッ
ファ回路が能動状態のとき、制御信号ＳＡ，ＳＢがそれ
ぞれ“Ｌ”及び“Ｈ”であればバッファ回路より信号線
９に“Ｌ”が出力され、制御信号ＳＡ，ＳＢがそれぞれ
“Ｈ”及び“Ｌ”であればバッファ回路より信号線９に
“Ｈ”が出力される。
ファ回路が能動状態のとき、制御信号ＳＡ，ＳＢがそれ
ぞれ“Ｌ”及び“Ｈ”であればバッファ回路より信号線
９に“Ｌ”が出力され、制御信号ＳＡ，ＳＢがそれぞれ
“Ｈ”及び“Ｌ”であればバッファ回路より信号線９に
“Ｈ”が出力される。
【０００６】
【発明が解決しようとする課題】従来の半導体集積回路
は以上のように構成されているので、バッファ回路等の
出力に接続した信号線を接地電位ＧＮＤにして動作させ
ようとすると、プルアップトランジスタのカップリング
容量の影響でバッファ回路等の出力に接続した信号線が
接地電位ＧＮＤになるのが遅れるため、アクセス遅延が
発生するという問題点があった。
は以上のように構成されているので、バッファ回路等の
出力に接続した信号線を接地電位ＧＮＤにして動作させ
ようとすると、プルアップトランジスタのカップリング
容量の影響でバッファ回路等の出力に接続した信号線が
接地電位ＧＮＤになるのが遅れるため、アクセス遅延が
発生するという問題点があった。
【０００７】この発明は上記のような問題点を解消する
ためになされたもので、プルアップトランジスタのカッ
プリング容量による影響を打ち消してプルアップトラン
ジスタのカップリングによるアクセス遅延を無くすこと
を目的とする。
ためになされたもので、プルアップトランジスタのカッ
プリング容量による影響を打ち消してプルアップトラン
ジスタのカップリングによるアクセス遅延を無くすこと
を目的とする。
【０００８】
【課題を解決するための手段】第１の発明に係る半導体
集積回路は、基板と、前記基板上に形成され、信号線に
一方電極を接続し、電源に他方電極を接続し、制御電極
に制御信号を入力し、前記制御信号に応答して前記信号
線の電位を前記電源の電位にするトランジスタと、前記
基板上に形成され、前記信号線に一方端を接続し、前記
制御信号の反転信号を他方端に入力する容量手段とを備
えて構成されている。
集積回路は、基板と、前記基板上に形成され、信号線に
一方電極を接続し、電源に他方電極を接続し、制御電極
に制御信号を入力し、前記制御信号に応答して前記信号
線の電位を前記電源の電位にするトランジスタと、前記
基板上に形成され、前記信号線に一方端を接続し、前記
制御信号の反転信号を他方端に入力する容量手段とを備
えて構成されている。
【０００９】第２の発明に係る半導体集積回路の前記容
量手段は、一方電極及び他方電極のうち少なくとも一方
を前記信号線に接続し、制御電極に前記反転信号を入力
し、前記トランジスタの前記信号線と前記制御電極との
間に存する容量とほぼ等しい容量を前記出力端子と前記
制御電極間に有する他のトランジスタを備えて構成され
ている。
量手段は、一方電極及び他方電極のうち少なくとも一方
を前記信号線に接続し、制御電極に前記反転信号を入力
し、前記トランジスタの前記信号線と前記制御電極との
間に存する容量とほぼ等しい容量を前記出力端子と前記
制御電極間に有する他のトランジスタを備えて構成され
ている。
【００１０】
【作用】第１の発明における容量手段は、制御信号がト
ランジスタの一方電極と制御電極との間の容量によって
信号線の電位を持ち上げようとするのとは反対に制御信
号の反転信号により信号線の電位を引き下げるように働
くので、トランジスタのカップリング容量の影響を低減
してトランジスタをオフしたとき信号線を速やかに引き
下げることができる。
ランジスタの一方電極と制御電極との間の容量によって
信号線の電位を持ち上げようとするのとは反対に制御信
号の反転信号により信号線の電位を引き下げるように働
くので、トランジスタのカップリング容量の影響を低減
してトランジスタをオフしたとき信号線を速やかに引き
下げることができる。
【００１１】第２の発明における他のトランジスタは、
制御信号がトランジスタの一方電極と制御電極との間の
容量によって信号線の電位を持ち上げようとするのとは
反対に制御信号の反転信号により信号線の電位を引き下
げるように働くので、トランジスタのカップリング容量
の影響を打ち消してトランジスタがオフしたとき信号線
を速やかに引き下げることができる。
制御信号がトランジスタの一方電極と制御電極との間の
容量によって信号線の電位を持ち上げようとするのとは
反対に制御信号の反転信号により信号線の電位を引き下
げるように働くので、トランジスタのカップリング容量
の影響を打ち消してトランジスタがオフしたとき信号線
を速やかに引き下げることができる。
【００１２】
【実施例】以下、この発明の一実施例を図について説明
する。図１において、１０は制御信号ＳＣを入力し、制
御信号ＳＣの反転信号を出力するインバータ、１１はイ
ンバータ１０の出力をゲートに入力し、ソース及びドレ
インを信号線９に接続したＰチャネルＭＯＳトランジス
タ、２１は半導体基板に形成された半導体集積回路であ
り、その他図３と同一符号は図３と同一もしくは相当す
る部分を示す。そして、ＰチャネルＭＯＳトランジスタ
１１のゲート−ソース間の容量とゲート−ドレイン間の
容量との和とプルアップトランジスタ８のゲート−ドレ
イン間の容量と同じ値を有する。
する。図１において、１０は制御信号ＳＣを入力し、制
御信号ＳＣの反転信号を出力するインバータ、１１はイ
ンバータ１０の出力をゲートに入力し、ソース及びドレ
インを信号線９に接続したＰチャネルＭＯＳトランジス
タ、２１は半導体基板に形成された半導体集積回路であ
り、その他図３と同一符号は図３と同一もしくは相当す
る部分を示す。そして、ＰチャネルＭＯＳトランジスタ
１１のゲート−ソース間の容量とゲート−ドレイン間の
容量との和とプルアップトランジスタ８のゲート−ドレ
イン間の容量と同じ値を有する。
【００１３】図１に示した回路の動作を図２を用いて説
明する。図２において、（ａ）は図３に示したＮチャネ
ルＭＯＳトランジスタ３のゲートに入力される制御信号
ＳＡを示すタイミングチャート、（ｂ）は図３に示した
ＮチャネルＭＯＳトランジスタ５のゲートに入力される
制御信号ＳＢを示すタイミングチャート、（ｃ）は図３
に示したＮチャネルＭＯＳトランジスタ４及びＰチャネ
ルＭＯＳトランジスタ６のゲートに入力される制御信号
ＳＣを示すタイミングチャート、（ｄ）は制御信号ＳＣ
の反転信号を示すタイミングチャートである。（ｅ）は
図３に示したノードＮＤの電位を示すタイミングチャー
トである。制御信号ＳＡ，ＳＢ，ＳＣがそれぞれ
“Ｌ”，“Ｈ”，“Ｌ”のとき及び“Ｈ”，“Ｌ”，
“Ｌ”のとき、また“Ｌ”，“Ｈ”，“Ｈ”のとき及び
“Ｈ”，“Ｌ”，“Ｈ”のときは図３に示した従来のバ
ッファ回路と同じ動作である。
明する。図２において、（ａ）は図３に示したＮチャネ
ルＭＯＳトランジスタ３のゲートに入力される制御信号
ＳＡを示すタイミングチャート、（ｂ）は図３に示した
ＮチャネルＭＯＳトランジスタ５のゲートに入力される
制御信号ＳＢを示すタイミングチャート、（ｃ）は図３
に示したＮチャネルＭＯＳトランジスタ４及びＰチャネ
ルＭＯＳトランジスタ６のゲートに入力される制御信号
ＳＣを示すタイミングチャート、（ｄ）は制御信号ＳＣ
の反転信号を示すタイミングチャートである。（ｅ）は
図３に示したノードＮＤの電位を示すタイミングチャー
トである。制御信号ＳＡ，ＳＢ，ＳＣがそれぞれ
“Ｌ”，“Ｈ”，“Ｌ”のとき及び“Ｈ”，“Ｌ”，
“Ｌ”のとき、また“Ｌ”，“Ｈ”，“Ｈ”のとき及び
“Ｈ”，“Ｌ”，“Ｈ”のときは図３に示した従来のバ
ッファ回路と同じ動作である。
【００１４】ただし、制御信号ＳＡ，ＳＢが“Ｌ”，
“Ｈ”のときに制御信号ＳＣが“Ｌ”から“Ｈ”へ変化
するとプルアップトランジスタ８のゲートに入力される
制御信号ＳＣの変化をカップリング容量が信号線９に伝
えて信号線９の電位を引き上げようとする。一方、制御
信号ＳＣが“Ｌ”から“Ｈ”へ変化するとインバータ１
０が制御信号ＳＣの反転信号を出力するので、Ｐチャネ
ルＭＯＳトランジスタ１１のゲートは“Ｈ”から“Ｌ”
へ変化する。ＰチャネルＭＯＳトランジスタ１１のゲー
トと信号線９との間にはプルアップトランジスタ８のゲ
ート−ドレイン間容量と同じ容量があるため、信号線９
の電位を引き下げる効果は、ちょうど信号線９をプルア
ップトランジスタ８のカップリング容量が引き上げよう
とする影響を打ち消す。そして、ノードＮＤの電位はプ
ルアップトランジスタ８のカップリング容量に影響され
ることなく、“Ｈ”から“Ｌ”へと速やかに変化する。
“Ｈ”のときに制御信号ＳＣが“Ｌ”から“Ｈ”へ変化
するとプルアップトランジスタ８のゲートに入力される
制御信号ＳＣの変化をカップリング容量が信号線９に伝
えて信号線９の電位を引き上げようとする。一方、制御
信号ＳＣが“Ｌ”から“Ｈ”へ変化するとインバータ１
０が制御信号ＳＣの反転信号を出力するので、Ｐチャネ
ルＭＯＳトランジスタ１１のゲートは“Ｈ”から“Ｌ”
へ変化する。ＰチャネルＭＯＳトランジスタ１１のゲー
トと信号線９との間にはプルアップトランジスタ８のゲ
ート−ドレイン間容量と同じ容量があるため、信号線９
の電位を引き下げる効果は、ちょうど信号線９をプルア
ップトランジスタ８のカップリング容量が引き上げよう
とする影響を打ち消す。そして、ノードＮＤの電位はプ
ルアップトランジスタ８のカップリング容量に影響され
ることなく、“Ｈ”から“Ｌ”へと速やかに変化する。
【００１５】なお、上記実施例ではＰチャネルＭＯＳト
ランジスタ１１をキャパシタとして用いたが、キャパシ
タは他の構成であってもよく上記実施例と同様の効果を
奏する。
ランジスタ１１をキャパシタとして用いたが、キャパシ
タは他の構成であってもよく上記実施例と同様の効果を
奏する。
【００１６】
【発明の効果】以上のように、請求項１記載の発明の半
導体集積回路によれば、基板上に形成され、信号線に一
方端を接続し、制御信号の反転信号を他方端に入力する
容量手段を備えて構成されているので、トランジスタの
制御電極と一方電極との間の容量による影響を打ち消す
ことができ、アクセス遅延を防止してアクセスを高速化
できるという効果がある。
導体集積回路によれば、基板上に形成され、信号線に一
方端を接続し、制御信号の反転信号を他方端に入力する
容量手段を備えて構成されているので、トランジスタの
制御電極と一方電極との間の容量による影響を打ち消す
ことができ、アクセス遅延を防止してアクセスを高速化
できるという効果がある。
【００１７】請求項２記載の発明の半導体集積回路によ
れば、一方電極及び他方電極のうち少なくとも一方を前
記信号線に接続し、制御電極に制御信号の反転信号を入
力し、トランジスタの一方電極と制御電極との間に存す
る容量とほぼ等しい容量を信号線と制御電極間に有する
他のトランジスタを備えて構成されているので、トラン
ジスタの制御電極と一方電極との間の容量による影響を
打ち消すことができ、アクセス遅延を防止してアクセス
を高速化できるという効果がある。
れば、一方電極及び他方電極のうち少なくとも一方を前
記信号線に接続し、制御電極に制御信号の反転信号を入
力し、トランジスタの一方電極と制御電極との間に存す
る容量とほぼ等しい容量を信号線と制御電極間に有する
他のトランジスタを備えて構成されているので、トラン
ジスタの制御電極と一方電極との間の容量による影響を
打ち消すことができ、アクセス遅延を防止してアクセス
を高速化できるという効果がある。
【図１】この発明の一実施例による半導体集積回路の一
部のバッファ回路及びプルアップトランジスタを示す回
路図である。
部のバッファ回路及びプルアップトランジスタを示す回
路図である。
【図２】図１に示した半導体集積回路の動作を示すタイ
ムチャートである。
ムチャートである。
【図３】従来の半導体集積回路の一部のバッファ回路及
びプルアップトランジスタを示す回路図である。
びプルアップトランジスタを示す回路図である。
【図４】図３に示した半導体集積回路の動作を示すタイ
ムチャートである。
ムチャートである。
１ 電源 ２ 接地 ３，４，８ ＰチャネルＭＯＳトランジスタ ５〜７ ＮチャネルＭＯＳトランジスタ ９ 信号線 １０ インバータ １１ ＰチャネルＭＯＳトランジスタ
フロントページの続き (72)発明者 中井 健太郎 兵庫県伊丹市東野四丁目61番５号 三菱電 機エンジニアリング株式会社エル・エス・ アイ設計センター内
Claims (2)
- 【請求項１】 基板と、 前記基板上に形成され、信号線に一方電極を接続し、電
源に他方電極を接続し、制御電極に制御信号を入力し、
前記制御信号に応答して前記信号線の電位を前記電源の
電位にするトランジスタと、 前記基板上に形成され、前記信号線に一方端を接続し、
前記制御信号の反転信号を他方端に入力する容量手段
と、 を備えた半導体集積回路。 - 【請求項２】 前記容量手段は、一方電極及び他方電極
のうち少なくとも一方を前記信号線に接続し、制御電極
に前記制御信号の反転信号を入力し、前記トランジスタ
の前記一方電極と前記制御電極との間に存する容量とほ
ぼ等しい容量を前記信号線と前記制御電極間に有する他
のトランジスタを含む請求項１記載の半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4210094A JPH0661831A (ja) | 1992-08-06 | 1992-08-06 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4210094A JPH0661831A (ja) | 1992-08-06 | 1992-08-06 | 半導体集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0661831A true JPH0661831A (ja) | 1994-03-04 |
Family
ID=16583723
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4210094A Pending JPH0661831A (ja) | 1992-08-06 | 1992-08-06 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0661831A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5988362A (en) * | 1996-12-21 | 1999-11-23 | Thames Co., Ltd. | Curved conveyor |
| US6044104A (en) * | 1997-12-18 | 2000-03-28 | Matsushita Electric Industrial Co., Ltd. | Cell search method and mobile station apparatus |
| US6806516B2 (en) | 2002-05-30 | 2004-10-19 | Renesas Technology Corp. | Semiconductor device and system |
-
1992
- 1992-08-06 JP JP4210094A patent/JPH0661831A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5988362A (en) * | 1996-12-21 | 1999-11-23 | Thames Co., Ltd. | Curved conveyor |
| US6044104A (en) * | 1997-12-18 | 2000-03-28 | Matsushita Electric Industrial Co., Ltd. | Cell search method and mobile station apparatus |
| US6806516B2 (en) | 2002-05-30 | 2004-10-19 | Renesas Technology Corp. | Semiconductor device and system |
| US7233045B2 (en) | 2002-05-30 | 2007-06-19 | Hitachi Ltd | Semiconductor device and system |
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