JPS61276197A - Ｃｍｏｓアドレス遷移検出器および回路 - Google Patents

Ｃｍｏｓアドレス遷移検出器および回路

Info

Publication number
JPS61276197A
JPS61276197A JP61097815A JP9781586A JPS61276197A JP S61276197 A JPS61276197 A JP S61276197A JP 61097815 A JP61097815 A JP 61097815A JP 9781586 A JP9781586 A JP 9781586A JP S61276197 A JPS61276197 A JP S61276197A
Authority
JP
Japan
Prior art keywords
input
channel transistor
address transition
output
channel
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP61097815A
Other languages
English (en)
Inventor
ビーマチャール・ヴェンカテーシュ
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Advanced Micro Devices Inc
Original Assignee
Advanced Micro Devices Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Advanced Micro Devices Inc filed Critical Advanced Micro Devices Inc
Publication of JPS61276197A publication Critical patent/JPS61276197A/ja
Pending legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
    • H03K5/153—Arrangements in which a pulse is delivered at the instant when a predetermined characteristic of an input signal is present or at a fixed time interval after this instant
    • H03K5/1534—Transition or edge detectors

Landscapes

  • Physics & Mathematics (AREA)
  • Nonlinear Science (AREA)
  • Static Random-Access Memory (AREA)
  • Pulse Circuits (AREA)
  • Dram (AREA)
  • Manipulation Of Pulses (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［発明の背景］ この発明は一般に遷移検出器回路に関するものであって
、特に、広い温度範囲にわたって実質的に一定であるパ
ルス幅を有する出力パルス信号を発生させるためのＣＭ
ＯＳアドレス遷移検出器に関するものである。
遷移検出器回路は一般に入力信号の論理遷移を検出する
技術分野において周知であり、そしてコンピュータデー
タ処理システムでしばしば用いられる。しかしながら、
先行技術の検出器回路には未だに解決することができな
い１つまたは２つ以上の欠点がある。先行技術の検出器
回路で経験される主要な問題の１つは、発生される出力
パルスが一５５℃から＋１３５℃の軍用の仕様書のため
の温度範囲をはるかに越えて変化するパルス幅を存する
ことである。別の問題はそのような検出器回路の多くが
遅い応答時間、すなわちアドレス遷移の発生と出力パル
スの発生との間に比較的長い伝搬遅延を有することであ
る。これらの先行技術の回路に関連した別の困難さは、
それらが一般的にバイポーラまたはＮＭ、Ｏ８技術を用
いて形成されるので、かなりの量の電力を消費する傾向
があることである。
それゆえ、温度変化に対して実質的に一定のままである
パルス幅を有する出力パルス信号を発生させるアドレス
遷移検出器を提供することが望ましい。さらに、迅速な
応答時間および低い電力浪費を有するアドレス遷移検出
器であることが望ましい。この発明のアドレス遷移検出
器は相補形金属酸化物半導体（ＣＭＯ８）素子で完全に
構成され、そしてそれらは電力供給および接地の間に直
流経路が存在しないように接続されているので実際的に
入力アドレストランジスタの間に電力が消費されない結
果をもたらす。さらに、このアドレス遷移検出器は出力
パルス幅が温度変化に対して実質的に一定のままである
ように制御するための温度補償能動抵抗器を利用する。
［発明の要約］ したがって、この発明の一般的な目的は安定したパルス
幅を有する出力パルス信号を発生させるためのＣＭＯＳ
アドレス遷移検出器を提供することである。
この発明の目的は、出力パルス信号を発生させるために
動作の比較的高速度のＣＭＯＳアドレス遷移検出器回路
を提供することである。
この発明の別の目的は、一定したパルス幅を有し、迅速
な応答時間および低い電力浪費を有するＣＭＯＳアドレ
ス遷移検出器を提供することである。
この発明のさらに他の目的は、出力パルス信号のパルス
幅を制御するために第１および第２のＲＣ遅延回路部分
を含むＣＭＯＳアドレス遷移検出器を提供することであ
る。
この発明のさらに別の目的は出力パルス信号のパルス幅
を制御するために温度補償能動抵抗器から形成されたＲ
Ｃ遅延回路部分を含むＣＭＯＳアドレス遷移検出器を提
供することである。
これらの狙いおよび目的に従えば、この発明は第１の入
力回路部分と、第１の遅延回路部分と、第２の入力回路
部分と、第２の遅延回路部分と、出力回路部分とを含む
、ＣＭＯＳアドレス遷移検出器の提供に関連している。
第１の入力回路部分と第１の遅延回路部分は真のアドレ
ス遷移信号応答して出力パルス信号のパルス幅を制御す
る。第２の回路部分および第２の遅延回路部分は偽アド
レス遷移信号に応答して出力パルス信号のパルス幅を制
御する。出力回路部分は広い温度範囲にわたって実質的
に一定のままであるパルス幅を有する出力パルス信号を
発生させる。出力回路部分は真のアドレス遷移信号がロ
ーからハイの遷移を行なうとき、第１の入力回路部分お
よび第１の遅延回路部分に応答す′る。出力回路部分は
偽の出力遷移信号がローからハイへの遷移を行なうとき
、第２の入力回路部分および第２の遅延回路部分に応答
する。
この発明のこれらおよびその他の目的や利点は、すべて
にわたって同じ参照番号が・対応する部分を示している
添付図面に関連して以下の詳細な説明を読むと、より一
層明らかになるであろう。
［好ましい実施例の説明］ 第１図を参照すると、この発明の原理に従った出力パル
ス信号を発生させるためのＣＭＯＳアドレス遷移検出器
１Ｇの略回路図が示される。アドレス遷移検出器１０は
入力端子１２で真のアドレス遷移入力信号Ａを、そして
入力端子１４で偽または補数のアドレス遷移入力信号Ａ
を受取る。典型的には、入力信号Ａおよびその反転入力
信号Ａは５．０ボルト上１０％のオーダの論理「１」電
圧レベルおよび０ボルトのオーダの論理ｒＯＪ　２１圧
レベルを有する。これらの入力信号はハイからローへの
遷移またはローからハイへの遷移のどちらかを行なうア
ドレスバッファ回路（図示されていない）の出力または
内部に提供される。もちろん、入力信号Ａがローからハ
イへの遷移を行なうとき、反転入力信号Ａはハイからロ
ーへの遷移を行ない、逆も同様である。これらの入力信
号に応答して、アドレス遷移検出器は出力端子１６で出
力パルス信号を発生させる。典型的には、出力信号は電
力供給電圧すなわちここでは＋４．５ボルトに接近する
論理「１」レベルおよび接地レベルに近くなる、すなわ
ちここでは０ボルトである論理「０」レベルを有する。
アドレス遷移検出器１０は第１の入力回路部分１８と、
第１の遅延回路部分２０と、第２の入力回路部分２２と
、第２の遅延回路部分２４と、出力回路部分２６とを含
む。第１の入力回路部分１８はそれらのソースが供給電
圧すなわち、電位ＶＣＣに接続される１対のＰチャネル
ＭＯＳトランジスタ２８および３０を含む。供給電圧は
好ましくは、５．０ボルト上１０％で動作される。トラ
ンジスタ２８および３０のドレインはまた、−緒にそし
て接続点Ｘ１に接続されこれは第１の入力回路部分１８
の出力としての働きをする。回路部分１８は°さらに、
１対のＮチャネルＭＯＳトランジスタ３２および３４を
含む。トランジスタ３２はそのドレインがトランジスタ
２８および３０の共通ドレインに接続され、そしてその
ソースがトランジスタ３４のドレインに接続される。ト
ランジスタ３４のソースは接地電位に接続される。トラ
ンジスタ３０および３２のゲートは一緒に、そして接続
点Ｘ２を介して入力端子１２に接続される。トランジス
タ２８および３４のゲートは一緒に、そして接続点Ｘ３
に接続される。第１の回路部分１８の第１の入力はトラ
ンジスタ３ｏおよび３２の共通ゲート（接続点Ｘ２）に
よって規定される。第１の回路部分１８の第２の入力は
トランジスタ２８および３４の共通ゲート（接続点Ｘ３
）によって規定される。
第１の遅延回路部分２ｏはＲＣ遅延部分２０ａとインバ
ータ部分２０ｂから形成される。ＲＣ遅延部分２０ａは
ＮチャネルＭＯＳトランジスタ３６と、ＰチャネルＭＯ
Ｓトランジスタ３８と、ＰチャネルＭＯＳトランジスタ
４０からなる。トランジスタ３６のソースおよびトラン
ジスタ３８のドレインは一緒に、そして接続点Ｘ２に接
続される。トランジスタ３６のゲートおよびドレイン電
極は一緒に、そしてトランジスタ３８のソースに接続さ
れこれは順に接続点Ｘ４に接続される。トランジスタ４
０はそのソースおよびドレイン電極が一緒に接続され、
そしてそのゲートはコンデンサとして機能するように接
地電位に接続される。
トランジスタ４０の共通ソースおよびドレイン電極もま
た接続点Ｘ４に接続される。トランジスタ３８のゲート
には、温度に対して変化するが所与の温度で供給電圧の
変動に対しては実質的に一定で独立している安定基準電
圧ｖＧが与えられている。この基準電圧がＰチャネルＭ
ＯＳトランジスタ３８のゲートに与えられたことによっ
て、その抵抗値が温度変化に対して実質的に一定のまま
である温度補償能動抵抗器が提供される。この抵抗器の
回路構造およびその動作の詳細は［温度補償能動抵抗器
」と題する同時係属中の出願で説明されそしてクレーム
されており、それはこの出願と同じ譲受人に譲渡されて
いる。そのような同時係属中の出願はここでは引用する
ことにより援用される。このＲＣ遅延部分２０ａは温度
の変動に対して実質的に一定のままである出力パルス信
号のパルス幅を制御する働きをする。
インバータ部分２０ｂはそれらのゲートが一緒に、そし
て接続点Ｘ４に接続され、それらのドレインが一緒に、
そして接続点Ｘ３に接続される、ＰチャネルＭＯＳトラ
ンジスタ４２とＮチャネルＭＯＳトランジスタ４４から
なる。トラジスタ４２のソースは供給電位ＶＣＣに接続
され、トランジスタ４４のソースは接地電位に接続され
る。
第２の入力回路部分２２は構造においてｆｆｊｌの入力
回路部分１８と同一であり、そしてそれらのソースが供
給電圧または電位ｖｃｃに接続される１対のＰチャネル
ＭＯＳトランジスタ４６および４８を含む。トランジス
タ４６および４８のドレインもまた一緒に、そして接続
点Ｙｌに接続され、それは第２の入力回路部分２２の出
力としての働きをする。回路部分２２はさらに、１対の
ＮチャネルＭＯＳトランジスタ５ｏおよび５２を含む。
トランジスタ５０はそのドレインがトランジスタ４６お
よび４８の共通ドレインに接続され、そしてそのソース
がトランジスタ５２のドレインに接続される。トランジ
スタ５２のソースは接地電位に接続される。トランジス
タ４６および５２のゲートは一緒に、そして接続点Ｙ２
を介して入力端子１４に接続される。トランジスタ４８
および５Ｏのゲートは一緒に、そして接続点Ｙ３に接続
される。第２の回路部分２２の第１の入力は、トランジ
スタ４６および５２の共通ゲート（接続点Ｙ２）によつ
て規定される。第２の回路部分２２の第２の入力はトラ
ンジスタ４８および５０の共通ゲート（接続点Ｙ３）に
よって規定される。
第２の遅延回路部分２４は構造において第１の遅延回路
部分２０と同一であり、モしてＲＣ遅延部分２４ａおよ
びインバータ部分２４ｂを含む。
ＲＣ遅延部分２４ａはＮチャネルＭＯＳトランジスタ５
４と、ＰチャネルＭＯＳトランジスタ５６と、Ｐチャネ
ルＭＯＳトランジスタ５８からなる。
トランジスタ５４のソースおよびトランジスタ５６のド
レインは一緒に、そして接続点Ｙ２に接続される。トラ
ンジスタ５４のゲートおよびドレイン電極は一緒に、そ
してトランジスタ５６のソースに接続されこれは順に接
続点Ｙ４に接続される。
トランジスタ５８はそのソースとドレイン電極が一緒に
接続され、そしてそのゲートはコンデンサとして機能す
るように接地電位に接続される。トランジスタ５８の共
通ソースおよびドレイン電極もまた接続点Ｙ４に接続さ
れる。トランジスタ５６のゲートにはトランジスタ３８
のゲートに与えられた同じ基準電圧ｖＧが与えられてい
る。この基準電圧がＰチャネルＭＯＳトランジスタ５６
のゲートに与えられたことによって、これは温度補償能
動抵抗器として機能する。このＲＣ遅延部分２４ａは温
度変化に対して実質的に一定のままである出力パルス信
号のパルス幅を制御する働きをする。
インバータ部分２４ｂはそれらのゲートが一緒に、そし
て接続点Ｙ４に接続され、そしてそれらのドレインが一
緒に、そして接続点Ｙ３に接続されるＰチャネルＭｏｓ
トランジスタ６ｏとＮチャネルＭＯＳトランジスタ６２
からなる。トランジスタ６０のソースは供給電位ｖｃｃ
にφ続され、そしてトランジスタ６２のソースは接地電
位に接続される。
出力回路部分２６はそれらのソースが供給電位ｖＣＣに
接続される１対のＰチャネルＭＯＳトランジスタ６４お
よび６６を含む。トランジスタ６４と６６のドレインも
また一緒に、そして接続点Ｚ１に接続される。接続点Ｚ
ｌは出力回路部分の出力としての働きをし、そしてリー
ド７１を介して出力端子１６に接続される。出力端子１
６は入力端子１２または入力端子１４のどちらかで起こ
っているローからハイへの遷移に応答して出力パルス信
号を発生させる。出力回路部分２６はさらに、１対のＮ
チャネルＭＯ５トランジスタロ８と７０を含む。トラン
ジスタ６８はそのドレインがトランジスタ６４と６６の
共通ドレインに接続され、モしてのそのソースがトラン
ジスタ７０のドレインに接続される。トランジスタ７０
のソースは接地電位に接続される。トランシタ６４と６
８のゲートは一緒に接続されて、出力回路部分２６の第
１の入力を規定し、そして接続点Ｘ１で第１の入力回路
部分１８の出力に接続される。トランジスタ６６と７０
のゲートは一緒に接続されて、出力回路部分の第２の入
力を規定し、そして接続点Ｙ１で第２の入力回路部分の
出力に接続される。
アドレス遷移検出器１０の動作はこれより第２図に示さ
れる波形図を参照して説明される。第２（ａ）図ではそ
れぞれ端子１２および１４を介してアドレス遷移検出器
に与えられるアドレス遷移入力信号ＡおよびＡを発生さ
せるためのアドレスバッファ（図示されていない）の入
力へのアドレス入力を示す波形７２が例示される。遷移
信号Ａは論理的にはアドレス入力と同一であり、一方遷
移信号Ａは論理的にはアドレス入力の反転されたものま
たは補数であることに気付くはずである。
見るとわかるように、アドレス入力は論理「０」レベル
を表わす０．　８ボルトと論理「１」レベルを表わす２
．０ボルトの間を振れる。波形７４は、４．５ボルトの
電力供給電圧で１３５℃の温度でのアドレス遷移入力信
号ＡおよびＡに応答した出力端子１６でのアドレス遷移
検出器１０の出力を表わす。
アドレス入力がローからハイへの遷移を行なうとき（端
縁７６）、出力回路部分２６は第１の入力回路部分１８
と遷移信号Ａを受取る第１の遅延回路部分２０に応答す
る。第２の入力回路部分２２と第２の遅延回路部分２４
は不活性化される。
その結果、出力波形７４は約１２ナノセカンドの伝搬遅
延の後にハイからローへの遷移を行なう（端縁７８）。
波形７４は第１の遅延回路部分２０によって制御される
所与の時間、ローの論理レベルのままであり、そしてそ
の後ハイ論理レベルに切換えられる（端縁８０）。端縁
７８と８０の間のパルス幅または時間は約９１ナノセカ
ンドである。
アドレス入力がハイからローへの遷移を行なうとき（端
縁８２）、これはアドレス遷移入力信号Ａにローからハ
イへの遷移を行なわせる。出力回路部分２６は第２の入
力回路部分２２と遷移信号Ａを受取る第２の遅延回路部
分２４とに応答する。
第１の回路部分１８と第１の遅延回路部分２０は不活性
化される。その結果、出力波形は再び１２ナノセカンド
の遅延後ハイからローへの遷移を行なう（端縁８４）。
波型７４は再び第２の遅延回路部分２４によって制御さ
れる所与の時間ロー論理レベルのままであり、モしてハ
イ論理レベルに切換えられる（端縁８６）。端縁８４と
８６の間のパルス幅または時間は約９１ナノセカンドで
ある。
第２（ｂ）図はアドレス入力を表わす波形８８と＋４．
５ボルトの電力供給電圧と＋３５℃の温度で波形８Ｂに
応答したアドレス遷移検出器の出力パルス信号を表わす
波形９０を例示する。その動作は第２（ａ）図に関連し
て以前に説明されたものと同一であるので繰返されない
。しかしながら、パルス幅は約８９ナノセカンドでこれ
は第２（ａ）図における＋１３５℃で得られた同じパル
ス幅に非常に近いことに気付くはずである。
第２（Ｃ）図はアドレス入力を表わす波型９２と＋４．
５ボルトの電力供給電圧と一５５℃の温度で波形９２に
応答したアドレス遷移検出器の出力パルス信号を表わす
波形９４を例示する。再び、その動作は第２（ａ）図に
関して説明されたものと同一であるので繰返されない。
パルス幅は約８９ナノセカンドでこれは第２（ｂ）図に
おける十３５℃で得られたパルス幅と同一であることが
わかる。
ここで説明されたこの動作に鑑みて、アドレス遷移検出
器１０はアドレス入力がローからノ１イヘまたはハイか
らローへと変化するたびにいつもノ１イからローへの遷
移を行なうことに気付く。第１および第２の遅延回路部
分の各々が温度補償能動抵抗器を含むため、パルス幅は
広い温度範囲にわたって実質的に一定である。さらに、
入力アドレス遷移に応答したアドレス遷移検出器からの
出力パルス信号の発生は、約１２ナノセカンドの最少の
伝搬遅延を有する。
この発明のＣＭＯＳアドレス遷移検出器は先行技術の設
計に優る以下の利点を有する：（ａ）　　それは動作の
高速性を有しそしてわずかな電力量を消費するＣＭＯＳ
技術を充分に利用し； （ｂ）　　温度変化にかかわらず実質的に一定のままで
あるように出力パルス幅を制御するための温度補償能動
抵抗器を利用し；さらに （Ｃ）　　それは最少の伝搬遅延の後にアドレス遷移に
応答して出力パルス信号を提供する。
以上の詳細な説明から、この発明は広い温度範囲にわた
って実質的に一定のままであるパルス幅を存する出力パ
ルス信号を発生するための改良されたＣＭＯＳアドレス
遷移検出器を提供することがわかる。パルス幅はアドレ
ス遷移検出器の第１および第２の遅延回路部分に設けら
れた温度補償能動抵抗器の使用によって制御される。
この発明の現在の好ましい実施例が例示され説明されて
きたが、発明の範囲から逸脱することなく、種々の変化
や修正がなされてもよく、同等のものがそれの要素に代
用されても良いことは当業者によって理解されるであろ
う。さらに、それの中心の範囲から逸脱することなく、
発明の教示に特定の状況または材料に適合させるために
多くの修正がなれてもよい。それゆえ、この発明を実施
するために考えられる最善の方法として開示された特定
の実施例に限定されはしないが、この発明が添付の特許
請求の囲の範囲内にある実施例のすべてを含むことが意
図される。
【図面の簡単な説明】
第１図はこの発明のＣＭＯＳアドレス遷移検出器の詳細
な略回路図を示す：さらに 第２（ａ）図ないし第２（Ｃ）図は第１図で例示された
遷移検出器の動作を理解するのに有用な波形を示す。 図において、１０はアドレス遷移検出器、１２は入力端
子、１６は出力端子、１８は第１の入力回路部分、２０
は第１の遅延回路部分、２２は第２の入力回路部分、２
４は第２の遅延回路部分、２６は出力回路部分、２８お
よび３０はＰチャネルＭＯＳ″トランジスタ、３２．３
４および３６はＮチャネルＭＯＳトランジスタ、３８．
４０および４２はＰチャネルＭＯＳトランジスタ、４４
はＮチャネルＭＯＳトランジスタ、４６および４８はＰ
チャネルＭＯＳトランジスタ、５０，５２、および５４
はＮチャネルＭＯＳトランジスタ、５６．５８、および
６０はＰチャネルＭＯＳトランジスタ、６２はＮチャネ
ルＭＯＳトランジスタ、６４および６６はＰチャネルＭ
ＯＳトランジスタ、６８および７０はＮチャネルＭＯＳ
トランジスタ、７２および７４は波型、７６．７８．８
０．８２．８４および８６は端縁、８８．９０．９２、
および９４は波形である。 特許出願人　アドバンスト・マイクロ・ディバイシズ争
インコーポレーテッド

Claims (20)

    【特許請求の範囲】
  1. （１）ＣＭＯＳアドレス遷移検出器であって：第１およ
    び第２の入力および出力を有する第１の入力手段を含み
    、前記第１の入力手段の前記第１の入力が真のアドレス
    遷移信号に応答し；出力信号のパルス幅を制御するため
    の第１の遅延手段を含み、前記第１の遅延手段はその入
    力が前記第１の入力手段の前記第１の入力に結合されそ
    して真のアドレス遷移信号に応答し、その出力が前記第
    １の入力手段の前記第２の入力に結合されており； 第１および第２の入力および出力を有する第２の入力手
    段を含み、前記第２の入力手段の前記第１の入力が偽の
    アドレス遷移信号に応答し；出力パルス信号のパルス幅
    を制御する第２の遅延手段を含み、前記第２の遅延手段
    はその入力が前記第２の入力手段の前記第１の入力に結
    合され、偽のアドレス遷移信号に応答し、そしてその出
    力が前記第２の入力手段の前記第２の入力に結合され；
    さらに 広い温度範囲にわたって実質的に一定のままであるパル
    ス幅を有する出力パルス信号を出力端子で発生させるた
    めの出力手段を含み、前記真のアドレス遷移信号がロー
    からハイへの遷移を行なうとき、前記出力手段は前記第
    １の入力手段と前記第１の遅延手段に応答する第１の入
    力を有し、前記偽のアドレス遷移信号がローからハイへ
    の遷移を行なうとき、前記出力手段が前記第２の入力手
    段と前記第２の遅延手段とに応答する第２の入力を有す
    る、検出器。
  2. （２）前記第１の入力手段はそれらのソースが供給電位
    に接続される１対の第１および第２のＰチャネルＭＯＳ
    トランジスタを含み、前記Ｐチャネルトランジスタのド
    レインは一緒に接続されそして前記第１の入力手段の前
    記出力を規定し、１対の第１および第２のＮチャネルＭ
    ＯＳトランジスタを含み、前記第１のＮチャネルトラン
    ジスタはそのドレインが前記Ｐチャネルトランジスタの
    ドレインに接続され、そしてそのソースは前記第２のＮ
    チャネルトランジスタのドレインに接続され、前記第２
    のＮチャネルトランジスタのソースは接地電位に接続さ
    れ、前記第１のＮチャネルトランジスタのゲートは前記
    第２のＰチャネルトランジスタのゲートに接続されそし
    て前記第１の入力手段の第１の入力を規定し、前記第２
    のＮチャネルトランジスタのゲートは前記第１Ｐチャネ
    ルトラジスタのゲートに接続され、そして前記第１の入
    力手段の第２の入力を規定する、特許請求の範囲第１項
    に記載のアドレス遷移検出器。
  3. （３）前記第２の入力手段が、それらのソースが供給電
    位に接続される１対の第１および第２のＰチャネルＭＯ
    Ｓトランジスタを含み、前記Ｐチャネルトランジスタの
    ドレインは一緒に接続されそして前記第２の入力手段の
    前記出力を規定し、１対の第１および第２のＮチャネル
    ＭＯＳトランジスタを含み、前記第１のＮチャネルトラ
    ンジスタはそのドレインが前記Ｐチャネルトランジスタ
    のドレインに接続され、そしてそのソースは前記第２の
    Ｎチャネルトランジスタのドレインに接続され、前記第
    ２のＮチャネルトランジスタのソースは接地電位に接続
    され、前記第１のＮチャネルトランジスタのゲートは前
    記第２のＰチャネルトランジスタのゲートに接続されそ
    して前記第２の入力手段の第１の入力を規定し、前記第
    ２のＮチャネルトランジスタのゲートは前記第１のＰチ
    ャネルトランジスタのゲートに接続されそして前記第２
    の入力手段の第２の入力を規定する、特許請求の範囲第
    ２項に記載のアドレス遷移検出器。
  4. （４）前記第１の遅延手段が第１のＲＣ遅延部分と第１
    のインバータ部分とを含む、特許請求の範囲第３項に記
    載のアドレス遷移検出器回路。
  5. （５）前記第１の遅延部分がＮチャネルＭＯＳトランジ
    スタと、第１のＰチャネルＭＯＳトランジスタと、第２
    のＰチャネルＭＯＳトランジスタとを含み、前記Ｎチャ
    ネルトランジスタのソースは前記第１のＰチャネルトラ
    ンジスタのドレインに接続されそして前記第１の遅延手
    段の入力を規定し、Ｎチャネルトランジスタのゲートお
    よびドレインは一緒にそして第１のＰチャネルトランジ
    スタのソースに接続され、前記第１のＰチャネルトラン
    ジスタのゲートは基準電圧を受取るために適合され、前
    記第１のＰチャネルトランジスタは温度補償能動抵抗器
    として機能し、前記第２のＰチャネルトランジスタはそ
    のソースおよびドレインが一緒にそして前記第１のＰチ
    ャネルトランジスタのソースに接続され、そしてそのゲ
    ートは接地電位に接続され、コンデンサとして機能する
    、特許請求の範囲第４項に記載のアドレス遷移検出器回
    路。
  6. （６）前記インバータ部分がそれらのゲートが一緒に、
    そして前記第１のＰチャネルトランジスタのソースに接
    続されるＰチャネルＭＯＳトランジスタおよびＮチャネ
    ルＭＯＳトランジスタを含み、前記ＰチャネルおよびＮ
    チャネルトランジスタはそれらのドレインが一緒に接続
    されそして前記第１の遅延手段の出力を規定する、特許
    請求の範囲第５項に記載のアドレス遷移検出器回路。
  7. （７）前記第２の遅延手段が第２のＲＣ遅延部分および
    第２のインバータ部分を含む、特許請求の範囲第６項に
    記載のアドレス遷移検出器回路。
  8. （８）前記第２の遅延手段がＮチャネルＭＯＳトランジ
    スタと、第１のＰチャネルＭＯＳトランジスタと、第２
    のＰチャネルＭＯＳトランジスタとを含み、前記Ｎチャ
    ネルトランジスタのソースは前記第１のＰチャネルトラ
    ンジスタのドレインに接続されそして前記第２の遅延手
    段の前記入力を規定し、Ｎチャネルトランジスタのゲー
    トおよびドレインは一緒にそして第１のＰチャネルトラ
    ンジスタのソースに接続され、前記第１のＰチャネルト
    ランジスタのゲートは基準電圧を受取るために適合され
    、前記第１のＰチャネルトランジスタは温度補償能動抵
    抗器として機能し、前記第２のＰチャネルトランジスタ
    はそのソースおよびドレインが一緒に、そして前記第１
    のＰチャネルトランジスタのソースに接続され、そのゲ
    ートは接地電位に接続されそしてコンデンサとして機能
    する、特許請求の範囲第７項に記載のアドレス遷移検出
    器。
  9. （９）前記第２のインバータ部分が、それらのゲートが
    一緒にそして前記第１のＰチャネルトランジスタのソー
    スに接続されるＰチャネルＭＯＳトランジスタとＮチャ
    ネルＭＯＳトランジスタとを含み、前記Ｐチャネルおよ
    びＮチャネルトランジスタはそれらのドレインが一緒に
    接続されそして前記第２の遅延手段の出力を規定する、
    特許請求の範囲第８項に記載のアドレス遷移検出器回路
    。
  10. （１０）前記出力手段がそれらのソースが供給電位に接
    続される１対の第１および第２のＰチャネルＭＯＳトラ
    ンジスタを含み、前記第１および第２のＰチャネルＭＯ
    Ｓトランジスタのドレインは一緒に接続されそして前記
    出力端子を規定し、１対の第１および第２のＮチャネル
    ＭＯＳトランジスタを含み、前記第１のＮチャネルトラ
    ンジスタはそのドレインが前記Ｐチャネルのトランジス
    タのドレインに接続されそしてそのソースは前記Ｎチャ
    ネルトランジスタのドレインに接続され、前記第２のＮ
    チャネルトランジスタのソースは接地電位に接続され、
    前記第１のＮチャネルトランジスタのゲートは前記第１
    のＰチャネルトランジスタのゲートに接続されそして前
    記出力手段の前記第１の入力を規定し、前記第２のＮチ
    ャネルトランジスタのゲートは前記第２のＰチャネルト
    ランジスタのゲートに接続され、前記出力手段の前記第
    ２の入力を規定する特許請求の範囲第９項に記載のアド
    レス遷移検出器回路。
  11. （１１）前記供給電位が約＋４．５ボルトである、特許
    請求の範囲第１項に記載のアドレス遷移検出器。
  12. （１２）前記真および偽のアドレス遷移信号が＋５．０
    ボルト±１０％のオーダの論理「１」レベルおよび０ボ
    ルトのオーダの論理「０」レベルを有する、特許請求の
    範囲第１項に記載のアドレス遷移検出器。
  13. （１３）前記出力パルス信号が＋４．５ボルトのオーダ
    の論理「１」レベルおよび接地電位近くの論理「０」レ
    ベルを有する、特許請求範囲第１項に記載のアドレス遷
    移検出器回路。
  14. （１４）前記温度範囲が−５５℃と＋１３５℃の間であ
    る、特許請求の範囲第１項に記載のアドレス遷移検出器
    回路。
  15. （１５）ＣＭＯＳアドレス遷移検出器であって： 真のアドレス遷移信号に応答し、出力パルス信号のパル
    ス幅を制御するための第１の回路手段と；偽のアドレス
    遷移信号に応答し、出力パルス信号のパルス幅を制御す
    るための第２の回路手段と；広い温度範囲にわたって実
    質的に一定のままであるパルス幅を有する出力パルス信
    号を発生させるための出力回路手段とを含み、前記真の
    アドレス遷移信号がローからハイへの遷移を行なうとき
    、前記出力手段は前記第１の回路手段に応答する第１の
    入力を有し、前記偽のアドレス遷移信号がローからハイ
    への遷移を行なうとき、前記出力手段は前記第２の回路
    手段に応答する第２の入力を有する、検出器。
  16. （１６）前記第１の回路手段が第１の温度補償能動抵抗
    器を含む、特許請求の範囲第１５項に記載のアドレス遷
    移検出器。
  17. （１７）前記第１の抵抗器が、そのゲートが供給電圧の
    変化から独立している安定した基準電圧に接続されるＰ
    チャネルＭＯＳトランジスタから形成される、特許請求
    の範囲第１５項に記載のアドレス遷移検出器。
  18. （１８）前記第２の回路手段が第２の温度補償能動抵抗
    器を含む、特許請求の範囲第１７項に記載のアドレス遷
    移検出器。
  19. （１９）前記第２の抵抗器がそのゲートが供給電圧の変
    化から独立している安定した基準電圧に接続されるＰチ
    ャネルＭＯＳトランジスタから形成される、特許請求の
    範囲第１８項に記載のアドレス遷移検出器。
  20. （２０）前記温度範囲が−５５℃と＋１３５℃の間であ
    る、特許請求の範囲第１５項に記載のアドレス遷移検出
    器。
JP61097815A 1985-04-26 1986-04-25 Ｃｍｏｓアドレス遷移検出器および回路 Pending JPS61276197A (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US06/727,502 US4742247A (en) 1985-04-26 1985-04-26 CMOS address transition detector with temperature compensation
US727502 1985-04-26

Publications (1)

Publication Number Publication Date
JPS61276197A true JPS61276197A (ja) 1986-12-06

Family

ID=24922924

Family Applications (1)

Application Number Title Priority Date Filing Date
JP61097815A Pending JPS61276197A (ja) 1985-04-26 1986-04-25 Ｃｍｏｓアドレス遷移検出器および回路

Country Status (3)

Country Link
US (1) US4742247A (ja)
EP (1) EP0200501A3 (ja)
JP (1) JPS61276197A (ja)

Families Citing this family (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4935649A (en) * 1988-07-11 1990-06-19 Cypress Semiconductor Corporation Clamped sense amplifier
US4888501A (en) * 1988-10-19 1989-12-19 Ncr Corporation ECL to CMOS converter
US4963765A (en) * 1989-07-03 1990-10-16 Texas Instruments Incorporated High speed CMOS transition detector circuit
US4975599A (en) * 1989-07-26 1990-12-04 International Business Machines Corporation Method and resulting devices for compensating for process variables in a CMOS device driver circuit
EP0424249A3 (en) * 1989-10-16 1992-04-15 Fujitsu Limited A trigger pulse generating circuit
US5306958A (en) * 1992-05-06 1994-04-26 Alliance Semiconductor Corporation High-speed address transition detection circuit
US5436579A (en) * 1993-09-07 1995-07-25 Advanced Micro Devices, Inc. Input transition detection circuit for zero-power part
US5696463A (en) * 1993-11-02 1997-12-09 Hyundai Electronics Industries Co., Ltd. Address transition detecting circuit which generates constant pulse width signal
US5689200A (en) * 1996-07-17 1997-11-18 Etron Technology, Inc. High speed glitch-free transition detection circuit with disable control
US5805517A (en) * 1996-12-27 1998-09-08 Intel Corporation Self-calibrating address transition detection scheme
US5907250A (en) * 1997-05-16 1999-05-25 International Business Machines Corporation Transition detector with timer
JPH11163709A (ja) * 1997-11-27 1999-06-18 Nec Corp 出力インピーダンス調整回路
KR100301055B1 (ko) * 1999-05-21 2001-09-26 윤종용 전압 레귤레이터를 위한 차아지 보상기
US7268589B2 (en) * 2005-12-16 2007-09-11 Actel Corporation Address transition detector for fast flash memory device

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
GB1328834A (en) * 1970-01-02 1973-09-05 Texas Instruments Inc Determination of the shape of analog waveforms
US3786357A (en) * 1971-11-30 1974-01-15 Gen Electric Digital pulse train frequency multiplier
IT1004381B (it) * 1974-03-15 1976-07-10 Sie Soc It Elettronica Dispositivo elettronico bistabile verificabile durante il servizio
JPS5150641A (ja) * 1974-10-30 1976-05-04 Hitachi Ltd Parusuhatsuseikairo
US4286174A (en) * 1979-10-01 1981-08-25 Rca Corporation Transition detector circuit
US4410862A (en) * 1981-05-12 1983-10-18 International Business Machines Corporation MOSFET Multivibrator with dual timing
US4592028A (en) * 1982-06-09 1986-05-27 Tokyo Shibaura Denki Kabushiki Kaisha Memory device
JPS5963821A (ja) * 1982-10-04 1984-04-11 Toshiba Corp トランジシヨンデイテクタ回路

Also Published As

Publication number Publication date
EP0200501A2 (en) 1986-11-05
US4742247A (en) 1988-05-03
EP0200501A3 (en) 1988-11-23

Similar Documents

Publication Publication Date Title
US4479216A (en) Skew-free clock circuit for integrated circuit chip
JP2621993B2 (ja) フリップフロップ回路
JP2922028B2 (ja) 半導体集積回路の出力回路
JP2570471B2 (ja) クロックドライバー回路
JPH0232717B2 (ja)
JPS61276197A (ja) Ｃｍｏｓアドレス遷移検出器および回路
JPS6161295B2 (ja)
US4140927A (en) Non-overlapping clock generator
EP0642226A2 (en) Translator circuits with symmetrical switching delays
US4730131A (en) Input signal conditioning circuit
JP3071312B2 (ja) データアウトバッファ回路
EP0069444B1 (en) Trigger pulse generator
JP2872058B2 (ja) 出力バッファ回路
JPH03192915A (ja) フリップフロップ
JPH09180452A (ja) メモリのアドレス遷移検出回路
US5561634A (en) Input buffer of semiconductor memory device
US5825212A (en) High speed single ended bit line sense amplifier
JP2785576B2 (ja) レベル変換回路
JPH0462494B2 (ja)
KR0154747B1 (ko) 저전력 레벨 컨버터
JPH04130816A (ja) フリップフロップ回路
JPH0661831A (ja) 半導体集積回路
JPH04369925A (ja) 論理集積回路の出力回路
JPH0347012B2 (ja)
JPH061635B2 (ja) センスアンプ回路