JPS6161295B2 - - Google Patents

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JPS6161295B2
JPS6161295B2 JP53088965A JP8896578A JPS6161295B2 JP S6161295 B2 JPS6161295 B2 JP S6161295B2 JP 53088965 A JP53088965 A JP 53088965A JP 8896578 A JP8896578 A JP 8896578A JP S6161295 B2 JPS6161295 B2 JP S6161295B2
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transistor
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Description

【発明の詳細な説明】 本発明は半導体集積回路装置に用いるに適した
レベルシフト回路に関するものである。
低電力動作をする半導体集積回路の基本回路と
してはＰチヤンネル形電界効果トランジスタ（以
下、ＰチヤンネルFETという）とＮチヤンネル
形電界効果トランジスタ（以下、Ｎチヤンネル
FETという）とを直列に接続した相補型電界効
果トランジスタ構成が用いられている。この相補
型電界効果トランジスタ構成を用いた半導体集積
回路用のレベルシフト回路としては第１図の如き
回路が知られている。
すなわち、ＰチヤンネルFET T1とＮチヤンネ
ルFET T3とを直列接続した相補型電界効果トラ
ンジスタ構成とＰチヤンネルFET T2とＮチヤン
ネルFET T4とを直列接続した相補型電界効果ト
ランジスタ構成とを用い、ＰチヤンネルFET T1
とT2との両方のソースを例えば正の電位が与え
られる電源電位ＶDDに接続し、Ｎチヤンネル
FET T3とT4との両方のソースをレベルシフトす
べき電圧を与えられる第２の負の電源電位ＶSS2
に接続し、各相補型電界効果トランジスタ構成の
中間接続点は他方の相補型電界効果トランジスタ
構成のＮチヤンネルFET T3，T4のゲートに接続
されている。入力端子CLKに加えられる入力信
号はＰチヤンネルトランジスタT1のゲートには
直接加えられており、他方Ｐチヤンネルトランジ
スタT2のゲートには、電源電位ＶDDと所定の負
の電位が与えられる第１の負の電源電位ＶSS1と
の間に接続された反転器INV1を介して反転信号
が与えられ、ＰチヤンネルFET T2とＮチヤンネ
ルFET T4との接続点からレベルシフトされた出
力が出力端子OUT1に取り出される。尚容量C1，
C2は各電界効果トランジスタや配線にともなう
浮遊容量である。
この回路は基本的にはＰチヤンネルFET T1，
T2を能動素子とし、ＰチヤンネルFET T1のドレ
イン電圧によつてＰチヤンネルFET T2の負荷素
子であるＮチヤンネルFET T4の負荷抵抗を制御
しまたＰチヤンネルFET T1のドレイン電圧によ
つて、ＰチヤンネルFET T1の負荷素子であるＮ
チヤンネルFET T3の負荷抵抗を制御している。
この為入力端子CLKを通してＰチヤンネルFET
T1のゲートに与えられる入力信号電圧が正の電
源電位ＶDDレベルの場合はＰチヤンネルFET T2
のドレイン電圧も正の電源電圧ＶDDレベルにな
り、ＰチヤンネルFET T1のゲートに与えられる
入力信号電圧が第１の負の電源電圧ＶSS1レベル
の場合はＰチヤンネルFET T2のドレイン電圧は
第２の負の電源電位ＶSS2レベルになり、第１の
負の電源電位ＶSS1のパルス高をもつ信号が第２
の負の電源電位ＶSS2のパルス高をもつ信号にレ
ベルシフトされる。しかし、ＰチヤンネルFET
T1のゲートに加える信号電圧を電位ＶDDにする
と、ＰチヤンネルFET T1とＮチヤンネルFET
T4とは遮断状態となり、ＰチヤンネルFET T2と
ＮチヤンネルFET T3とは導通状態となり、その
後ＰチヤンネルFET T1のゲートに加わる信号電
圧を電位ＶSS1にすると、ＰチヤンネルFET T2
のゲート電圧はＶDDレベルになり、Ｐチヤンネル
FET T1，T2はそれぞれ導通状態、遮断状態にな
るが、容量C1，C2に蓄積された電荷の為Ｎチヤ
ンネルトランジスタT3，T4はすぐに変化せず、
一時的に前の状態が保持される。言い換えると、
ＰチヤンネルFET T1は入力信号に応じてすぐ導
通状態になるが、負荷素子であるＮチヤンネル
FET T3は最初導通状態を維持し、その後Ｎチヤ
ンネルFET T3のドレイン電圧が電位ＶDDに上昇
した後ＮチヤンネルFET T4が導通し、Ｐチヤン
ネルFET T2のドレイン電圧が電位ＶSS2にな
る。このため過渡期において一時的に電源間にＰ
チヤンネルFET T1、ＮチヤンネルFET T3を通
して貫通電流が流れ、回路の消費電力を増大して
いた。又入力端子CLKに加わる入力信号の変化
が前記とは反対の時には貫通電流はＰチヤンネル
トランジスタT2、ＮチヤンネルトランジスタT4
を通して流れることになる。この消費電力の増大
は入力信号の周期が短かくなると貫通電流が大き
くなるため無視できなくなり、特に高周波低消費
電力用の半導体集積回路には使用できなかつた。
したがつて本発明の目的とするところは消費電
流の少ない半導体集積回路装置に適したレベルシ
フト回路を提供することにある。
本発明の基本的構成は入力電圧に対して相反し
て変化する二つの可変インピーダンスを電源間に
直列に接続し、その入力電圧の反転レベルを微分
する微分回路の出力を前記可変インピーダンスの
接続点に接続し、その接続点を出力することによ
り入力電圧をレベルシフトすることを特徴とする
ものである。
以下、図面を参照して本発明をより具体的に説
明する。
第２図は本発明の一実施例を示す回路図であ
る。正の電源電位ＶDDとレベルシフトすべき電位
をもつた第２の負の電源電位ＶSS2との間に例え
ば100KΩである抵抗R1とＰチヤンネルFET T5と
ＮチヤンネルFET T6と例えば100KΩである抵抗
R2とを直列に接続し、ＰチヤンネルFET T5のド
レインとＮチヤンネルFET T6のドレインとの接
続点に容量C3をも接続しその反対側は反転器INV
２の出力と接続する。また入力端子CLKには反
転器INV２の入力端子と同時にＰチヤンネルFET
T5とＮチヤンネルFET T6とのゲートに接続し、
ＰチヤンネルFET T5とＮチヤンネルFET T6と
のドレイン同志の接続点を出力端子OUT２に接
続している。反転器INV２の正の電源は電源電位
ＶDDに接続し、一方負の電源電位は前段の回路に
与えられる負の電源電位又は所定の負の電源電位
にある第１の負の電源電位ＶSS1が与えられる。
この第１の負の電源電位ＶSS1は第２の負の電源
電位ＶSS2より絶対値が小さいものとする。容量
C3の容量値は５pF以で負荷の値やトランジスタ
の飽和抵抗等により適時選ばれるが、半導体集積
回路に組み込むには50pFが最大となる。
このような一実施例によればまず入力端子
CLKに加えられる入力信号を例えば電位ＶDDで
ある高レベルにすることによりＰチヤンネル
FET T5は遮断状態となり、ＮチヤンネルFET
T6は導通状態となり、出力端子OUT２の電位は
電位ＶSS2に変化するが、この時反転器INV２と
容量C3がないと抵抗R2の為に立下りが遅れる。
しかし反転器INV２の出力はすみやかに電位ＶSS
１になり、容量C3によつて微分されて出力端子
OUT２の電位を急激に第１の負の電位ＶSS1に近
づけ、出力端子OUT２の電位を急速に電位ＶSS2
に近づける。このため出力端子OUT２の抵抗R2
による立下りの遅れはなくなり、またＰチヤンネ
ルFET T5は入力信号の変化と同時に遮断状態に
なつている為、入力端子CLKの立上り変化時に
おいて、電源間に流れる貫通電流はなく、電力消
費は少ない。次に入力端子CLKを高レベルから
例えば電位ＶSS1である低レベルに変化さすと、
ＰチヤンネルFET T5は導通し、Ｎチヤンネル
FET T6は遮断状態になり、同時に反転器INV２
の出力は高レベルである電位ＶDDになり、容量
C3の微分作用によつて出力端子OUT２の電位を
急激に電位ＶDDに近づける。このため、抵抗R1
による出力端子OUT２の立上りの遅れはなく、
またＮチヤンネルFET T6は入力信号の変化とほ
とんど同時に遮断状態になつている為、入力端子
CLKの立下り変化時においても電源間に貫通電
流は流れず消費電力は少ない。尚、導通状態にあ
つたトランジスタが遮断状態に変化する時そのゲ
ート容量によつて一時的に導通状態を維持する
が、抵抗R1，R2によつて各トランジスタの閾値
電圧が高められているので電源間を流れる貫通電
流の電流値が制限される。
以上説明したように半導体集積回路の基板と電
界効果トランジスタのソースとの間にインピーダ
ンスを挿入し、等価的に電界効果トランジスタの
閾値電圧を高くすることにより、電源間に流れる
電流を制限し、また入力端子CLKの反転波形を
容量C3を介して出力端子OUT２に加え、出力端
子OUT２の立上り、立下りを早めることによ
り、電流を少なくし、かつ、周波数特性を改善で
きる利点を有する。
本発明は、上記実施例に限定されることなく
種々の形態をとり得る。
例えば上記実施例では抵抗R1，R2をインピー
ダンス素子として説明したが、第３図に示すよう
に入力信号の電位により抵抗が変化するＰチヤン
ネルFET T7、ＮチヤンネルFET T10等の能動
素子を使用してもよく、この場合入力信号が電位
ＶSS1になつた場合、抵抗としてのＮチヤンネル
FET T10の値が大きく設定できるため、電流を
さらに抑えることができるとともに出力端子
OUT２の波形の立上りを早める利点がある。
また第４図に示すように第２図の実施例の抵抗
R1，R2として抵抗R3、容量C5の並列接続された
インピーダンスZ1、抵抗R4、容量C6の並列接続
されたインピーダンスZ2を使用すると、容量
C5，C6の為出力端子の出力電位が変化する時に
おいて、より早くいづれかの電源電位に変化する
為立上り立下りを早めることができる。
さらに第５図に示すように、反転器INV２の負
の電源端子と第２の負の電源電位ＶSS2間に電圧
発生源としてＮチヤンネルFET T15を挿入し、
入力端子CLKに加わる入力信号の電位が電位ＶS
Ｓ１の場合は反転器INV２の負の電源を電位ＶDDに
近くし、入力信号の電位が電位ＶDDの場合は反転
器INV２の負の電源を電位ＶSS2近くすることに
より、反転器INV２で消費される電流を少なくす
ると同時に、入力信号の変化時における、出力端
子OUT２のレベルの変化を大きくし、出力端子
OUT２の立上り、立下りを早めることができ
る。
この他負荷インピーダンスとしては電界効果ト
ランジスタを定電流源となるように接続した定電
流負荷も用いることができる。
本発明は高速パルス用及び低消費電力用の半導
体集積回路のレベルシフト回路として広く利用で
きる。
【図面の簡単な説明】
第１図は従来のレベルシフト回路を示す回路図
であり、第２図は本発明の一実施例を示す回路図
であり、第３図、第４図および第５図はそれぞれ
本発明の他の実施例を示す回路図である。 ＶDD…正の電源電位、ＶSS1…第１の負の電源
電位、ＶSS2…第２の負の電源電位、C1〜C8…容
量、CLK…入力端子、OUT１，OUT２…出力端
子、INV１，INV２…反転器、Z1，Z2…インピー
ダンス、T1，T2，T5，T7…ＰチヤンネルFET、
T3，T4，T6，T10，T15…ＮチヤンネルFET。

Claims (1)

    【特許請求の範囲】
  1. １ 入力端子を反転器の入力端子、第１のトラン
    ジスタの入力電極および前記第１のトランジスタ
    とは反対極性の動作をする第２のトランジスタの
    入力電極に接続し、前記第１のトランジスタの接
    地電極を第１のインピーダンスを介して電源端子
    の一方に接続し、前記第２のトランジスタの接地
    電極を第２のインピーダンスを介して電源端子の
    他方に接続し、前記第１および第２のトランジス
    タの出力電極を直流接続手段を用いて接続し、前
    記反転器の出力と前記直流接続手段との間に容量
    を接続し、出力端子を前記直流接続手段に接続し
    たことを特徴とするレベルシフト回路。
JP8896578A 1978-07-20 1978-07-20 Level shifter circuit Granted JPS5516539A (en)

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