JPS60500115A - クロツクパルス整形回路 - Google Patents
クロツクパルス整形回路Info
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- JPS60500115A JPS60500115A JP84500267A JP50026784A JPS60500115A JP S60500115 A JPS60500115 A JP S60500115A JP 84500267 A JP84500267 A JP 84500267A JP 50026784 A JP50026784 A JP 50026784A JP S60500115 A JPS60500115 A JP S60500115A
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- Nonlinear Science (AREA)
- Pulse Circuits (AREA)
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Abstract
(57)【要約】本公報は電子出願前の出願データであるため要約のデータは記録されません。
Description
【発明の詳細な説明】
クロックパルス整形回路
発明の分野
本発明はクロックパルス整形回路に関し、特に半導体集積回路内の機能素子の同
期をとるためのクロック回路に関する。
発明の背景
マイクロプロセッサは、論理部及び制御部とともにデータ経路部を含んでいる。
これらの部分の各々は機能素子を含み、これらには同期動作を達成するためにク
ロックが印加される。
マイクロプロセッサの設計における最も困難な問題の1つは、機能素子の同期の
ためにスキューのないクロック信号を発生することである。ここで用語”スキュ
ー”とは、クロック信号の遷移のタイミングに生じる不規則な変動のことを指し
、これは主としてクロック源自体の構成のために生じる。たとえば、クロック源
がバッファを含んでいると、1ナノ秒(Ins)程度のスキューは避けられない
。またクロック源がカウンタを含んでいると、クロック源の出力波形は、浮遊容
量、プロセス変動、温度及び入力クロックのデユーティサイクルの影響を受ける
。従って、Insを越えるスキューが生じうるが、これを避けるのは困難である
。
発明の詳細な説明
本発明は、クロック信号の遷移のタイミングに変動があるとそのクロック信号の
平均電圧にも変動を生じ、この電圧変動によって遷移のタイミングを調整できる
といつ事実に基づいている。本タロツクパルス整形回路では、入力におけるスキ
ューのあるクロックイン信号が出力の平均電圧を変化させる。この電圧変化を用
いて制御電圧を調整し、遷移のタイミングが調整される。
図面の簡単な説明
第1図は本発明に従ったクロックパルス整形回路のブロック図であり。
第2図は第1図の回路のクロック信号出力の電圧対時間を示すグラフであり。
i13.4.5及び6図は実験的なデユーティサイクルを持つ異った入力クロッ
ク信号に対する実際のクロック信号出力の電圧対時間を示すグラフであり。
第7,8及び9図は本発明に従った実用的な回路構成の一部の回路図であり。
第10図は第9図の回路構成の出方のパルスを示す図であり。
第11.12及び13図は第1図及び第9図の回路を用いたシステム構成のブロ
ック図である。
本発明について、まず一般的に説明する。以下で1クロツクイン”信号と呼ぶ入
力クロック信号が、インバータ及び可変遅延段の直列構成を含んでいるクロック
パルス整形回路の入力に印加される。説明の都合上、出方のクロックアウト信号
には50パーセントのデユーティサイクルを設定するものとし、クロックイン信
号は50パーセントを越える不適切なデユーティサイクルを持ち、その結果クロ
ックアウト信号の平均DC電圧はvDD/2以上になっているものと仮定する。
低速で動作し、クロック周波数の影響を受けないオペアンプすなわち演算増幅器
が用いられ、平均出力電圧と基準電圧vDD/2とを比較する。この基準電圧は
50パーセントのデユーティサイクルを設定するように選ばれている。デユーテ
ィサイクルが50パ一セント以上であり、また低速のオペアンプが機能するため
、出力における立上り時間が増大してクロックアウト信号の前縁が遅延される。
この結果、クロックアウト信号は50パーセントのデユーティサイクルのクロッ
クパルスになり、オペアンプが高利得である限りこのパルスは維持される。クロ
ックイン信号の遷移に存在するスキューは、出力の遷移でははるかに小さなもの
となり、出力の平均電圧の変化も小さくなる。オペアンプは公知の回路素子であ
り、vDDとアース電位との間で動作する。オペアンプの正入力が負入力よりわ
ずかに大きいと、出力は+vDDとなる。逆に少(小さいと、出力はアースレベ
ルになる。vDDとアース電位との間の遷移範囲内において、この回路は非常に
大きな利得を持つ。本発明はこのような公知のオペアンプの負帰還技術を用い、
新しいクロックパルス整形回路を実現している。
本発明のより具体的な説明を以下に述べる。
第1図はクロックパルス整形回路10を示しており、クロック入力ノード11、
及び出力ノード12を含んでおり、ノード11におけるクロック入力信号のスキ
ューを抑制するよう構成されている。
この回路では、2つのp伝導形チャネルの電界効果トランジスタ(FET)15
及び16と、2つのn伝導形FET17及び18とが、図のように電圧V とア
ースD
との間に直列に接読されている。トランジスタ16及び17のドレイン電極は、
2つのインバータ20及び21の直列接続を介してクロック出力ノード12に接
続されている。インバータ20及び21は、ノード29における入力電圧がしき
い値電圧を越えた時にのみ出力を発生する。トランジスタ16及び17のケート
電極はオペアンプ22の出力に接続されている。オペアンプ22の出力電圧はト
ランジスタ16及び17の導通性を制御し、これによりトランジスタ15がオン
である時にノード29が電位vDDに向って駆動され、またトランジスタ18が
オンである時にアース電位に向ってノード29が駆動される速度が制御される。
このようにトランジスタ対15.16及び17.18の各々は可変遅延回路を形
成し、その遅延の量(これが、インバータ対2o及び21によって出力電圧を発
生する時刻を決定する)はオペアンプ22からの出力電圧の関数となる。たとえ
ば、オペアンプ22の出力が正で・あると、p−チャネルトランジスタ16のゲ
ート上の正のバイアスによってトランジスタ16の導通性が減少し、トランジス
タ対15゜16によって与えられる遅延が増加する。逆に、n−チャネルトラン
ジスタ17への正のバイアスによってその導通性が増加し、トランジスタ対17
.18によって与えられる遅延は減少する。オペアンプ22への正入力は、0.
1メグオームが典型的な値である抵抗23によってノード12に接続されるとと
もに、1000ピコフアラツドが典型的な値であるコンデンサ24が接続されて
いる。
オペアンプ22の負入力は5000オームの可変抵抗25を介してアースに接続
されている。トランジスタ15及び18のゲート電極はインバータ26の出力に
接続され、このインバータの入力はクロックイン入力ノード11に接続されてい
る。
動作中、ノード12の平均電圧がオペアンプ22によって基準電圧と比較され、
クロックイン信号の遷移タイミングを変えるための制御電圧が作られる。ノード
11における入力クロックパルスはインバータ26で反転され、p−チャネルト
ランジスタ15をオンにするとともに、n−チャネルトランジスタ18をオフに
する。ここで説明の都合上、オペアンプ22の出力電圧は1/2vDDであるも
のと仮定する。オペアンプ22の負入力にはl/2vDDの基準電圧が印加され
ている。可変抵抗25を調整することにより、50パーセントデユーテイサイク
ルの出力が保証される。
ノード11におけるクロックイン信号は、任意のデユーティサイクルのものであ
り、第2図の実線へ曲線30で示されている。曲線30は50パ一セント以上の
デユーティサイクルを持つものと仮定している。よって、ノード12における平
均D C’を圧は1/2vDD以上となる。
オペアンプ22.及び抵抗23及びコンデンサ24は、クロック周波数成分は伝
えないが、より低周波の信号を伝えるような特性に選択されている。オペアンプ
22の正入力は負入力より大きいため、オペアンプの出力はvDDに近いものに
なる。この結果、トランジスタ15をvDDに引き上げる動作は遅延され、トラ
ンジスタ18をアースレベルに引下げる動作は加速されるが、これらの量は、平
均DC電圧と1/2vDDの基準電圧との差に比例する。クロックアウト信号は
第2図の破線曲線31で示されている。この結果、第1図のノード12に現れる
曲線3・1で表わされるようにデユーティサイクルが変化する。しかし、波形遷
移は、その時刻t、及びt2がt、−t2=1/2・周期を満足するように生じ
る。
正確には。
となる。ただし、Aはクロックイン信号の遅延(スキュー)には無関係の増幅器
利得である。
RCAのCD4007CMO3実積回路とウェスタンエレクトリック(We’5
tern Electric)の502Tオペアンプとを用いて実験回路を構成
した。第3.4.5及び6図は、この回路を用いた時の、第1図のクロックアウ
トノード12における電圧対時間曲線を示している。図かうわかるように、入力
クロック(上部の曲線)のデユーティサイクルが10パーセント乃至80パーセ
ントの範囲にある時、出力クロック(下部の曲線)のデユーティサイクルは50
パーセントに固定されている。
第7図は第1図の方式によって発生した50パーセントデユーテイサイクルのI
Xクロックから、IXクロック周波数におけるクロック信号の正確な対を発生す
るのに用いられる回路要素を示している。クロックイン信号の前縁及び後縁を独
立して制御することが可能な方法によってクロックアウト信号が作られる。第7
図は2組のFET102,103及び104、及び105,106及び107を
示しており、各組は図のようにvDDとアースとの間に電気的に直列に接続され
ている。トランジスタ102及び105はp−チャネル電界効果トランジスタで
あり、残りのものはn−チャネルである。トランジスタ102及び103のゲー
ト電極は入力ノード110に接続され、トランジスター02及び103のドレイ
ン・ドレイン間接続点はトランジスター05及び106のゲート電極に接吠され
ている。トランジスター04及び107のゲート電極は、それぞれ遅延制御信号
C1及びC2の信号源に接続されている。出力ノード111はトランジスター0
5及び106のドレインに接続されている。この回路は、第8図のブロック12
0で示されるような可変遅延回路として動作する。この回路は、独立して用いら
れても有用なものであるが、第9図に示されて(・る回路の一部として、スキュ
ーのないクロックパルスを発生するのに用いられる例が示されている。
第9図の回路は、4つのナンド回路130,131゜132及び133を含んで
いる。ナンド回路130及び133の各々の1つの入力は、インバータ134及
び135の直列接続を介して出力111に接続されている。
同様に、ナンド回路130及び131の各々の1つの入力は、インバータ137
及び138の直列接続を介して入力ノード110に接続されている。ナンド回路
132及び133の各々の1つの入力は3つのインバータ140゜141及び1
42の直列接続を介してノード110に接続されている。ナンド回路131及び
132はインバータ150,152及び155の直列接続を介して出力ノード1
11に接続されている。第8図に示した形式の回路120が入力ノード110と
出力ノード111との間に接続されている。回路120の出力ノード111にお
けるクロックアウト信号は2つのインバータ160及び161の直列接続を介し
てインバータ135の入力に印加される。第1及び第2のオペアンプ170及び
171の出力は回路120のCI及びC2人力に接続されている。ナンド回路1
30及び133の出力は、それぞれインバータ180及び181を介してオペア
ンプ171及び170の負入力に接続されている。同様に、ナンド回路131及
び132の出力はそれぞれインバータ182及び183を介してオペアンプ17
1及び170の正入力に接続されている。これらのインバータの出力は付随する
抵抗及びコンデンサを介してアースに接続されている。
第9図の回路は、第10図に示すような、周知の4相りロックアウト信号を発生
する。インバータ137及び138、又は134及び135.又は160及び1
61のような直列接続された2つのインバータは、入力パルスを遅延させる働き
のみを行う。インバータ140゜141及び142.又は150,152及び1
55のような直列接続された3つのインバータは、対応する2つのインバータ、
例えば137及び138.又は134及び135と等しい遅延を与えるように設
計されている。
しかし、直列接続されたインバータの数の違い(2対3)のために、出力パルス
の極性は逆になっている。よって、ノード110におけるクロックインパルスは
、遅延されたパルスを導体200に与えるとともに、等しく遅延された逆極性の
パルスを導体201に与える。この結果、ナンド回路130及び131の入力に
正のパルスが印加され、ナンド回路132及び133の入力に負のパルスが印加
される。同様に、出力ノード111におけるクロックアウト信号波形により9等
しく遅延された正及び負のパルスがそれぞれ導体202及び203に印加され、
さらにナンド回路130及び133I及びナンド回路131及び132の入力に
印加される。これらのナンド回路の出力信号は付随するインバータの入力に印加
され、付随する抵抗−コンデンサ構成によって必要な基準DC電圧レベルが作ら
れて、対応するオペアンプの入力に印加される。オペアンプ170及び171の
出力は、それぞれ制御信号C1及びC2として第7図のトランジスタ104及び
107のゲート電極に印加される。
制御信号CI及びC2は、それぞれインバータ182及び180.及びインバー
タ183及び181の出力信号の平均(DC)電圧の差によって決定される値を
持つ電圧信号である。C2制御信号を発生するオペアンプ170について考える
。オペアンプ170への入力信号はナンド回路132及び133から印加される
。ナンド回路132への入力信号は、1つは(110がら)インバータ140の
出力から、他方は(111がら)インバータ150の出力から印加される。ナン
ド回路133への入力信号は、(111から)インバータ134からと、(11
0から)インバータ140から印加される。
第9図の110におけるクロックイン信号は、p−チャネルトランジスタ102
をオフにし、n−チャネルトランジスタ103をオンにする(第7図参照)。第
7図の導体300上の電圧信号の遅延時間は制御信号C1の電圧レベルに依存し
、この制御信号はトランジスタ104をいかに速くオンにするかを決定する。こ
の結果、導体300の電圧パルス(従って第9図のノード111のパルス)の後
縁は、制御信号C1の電圧レベルに比例した量だけ遅延される。同様に、第9図
の出力ノード111におけるクロックアウト信号の前縁は、(n−チャネル)ト
ランジスタ107(第7図)に印加される制御信号C2の電圧レベルによって決
定される。従って、第9図の110におけるクロックイン信号のスキューの量に
かかわらず、スキューのないクロックアウト信号が111に発生する。
ナンド回路130,131.132及び133をノア回路で置き代え、インバー
タ140及び250を除去することもできる。
第11.12及び13図は、第1,7及び9図のクロックパルス整形回路の種々
の回路構成法を示している。
これらの構成は第1図の回路に基づいて示されている。
第11図は、第1図の回路の入力11及び出力12に対応するクロックイン人力
411及びクロックアウト出力412を持つクロックチップ400を示している
。スキューのない出力が導体415及び416を介して、例えばマイクロプロセ
ッサの機能素子に印加される。機能素子はブロック417及び418で示されて
いる。
第12図は、ブロック500で示されるスキューのあるクロック源からのパルス
が、例えば中央処理装置(CPU)ブロック512のクロックイン人力511へ
印加される構成を示している。CPUチップは、3つのインバータ526,52
7及び528と可変遅延段529を含む多段遅延回路を含んでいる。これらの素
子は、それぞれ第1図の素子26,20.21及び可変遅延段に対応している。
オペアンプは別の”ヘルパ”チップ530に含まれている。チップ530は、第
1図の素子23及び24に対応する電圧平均用抵抗及びコンデンサも含んでいる
(図示していない)。クロックアウト信号は532に得られ、チップ512及び
他のチップに印加される。
可変遅延段に対する制御信号は導体533に印加される。
第13図はクロックパルス整形回路全体(第1図又は第9図の回路)がCPUチ
ップ600に含まれている構成を示している。この実施例では、チップ外のクロ
ック発生器601が、チップ600内のブロック602で表わされるクロック整
形回路にパルスを印加し、スキューのないパルスがクロックアウト出力612に
発生する。
クロックイン入力はブロック613で示されている。
オペアンプは高利得特性を持つことが重要である。すなわち、正確なフィードバ
ック応答を得るためには、オペアンプの出力において一方の電圧出力レベルから
他方のレベルへの遷移が小さな入力電圧幅■や−■−内で生じる必要がある。
さらに、オペアンプの出力電圧レベルは、vDDからp−チャネルトランジスタ
のしきい値電圧及びn−チャネルトランジスタのしきい値電圧を減算した値より
も範囲が太き(なければならない。このような状態において、可変遅延段は信号
に対して有効に制御を行うことができる。
スキューは、第9図のインバータ161の出力におけるクロックアウト信号の平
均電圧にしが変化を与えないため、電圧分割回路のような標準技術を用いれば、
161におけるクロックアウト信号の遷移を予め定めた時間にセットできること
は明らかである。さらに、本発明では、等間隔のクロック端(遷移)を達成する
よう50パーセントのデユーティサイクルを与える基準電圧を設定するものとし
て説明した。しかし50パーセント以外のデユーティサイクルを与えるよう基準
電圧を調整又はセットして、クロックアウト信号の遷移を任意の位置に定めるこ
ともできる。当業者には公知のように、デユーティサイクルを変えることによっ
てチップ性能の高速化が可能である。
FIG、/
FIG、 9
国際調査報告
Claims (1)
- 1. 入力(11)と出力(12)とを持ち、第2の時間間隔で発生する遷移を 持ち該入力に印加されるクロックイン信号に応動して発生し、かつ第1の時間間 隔で発生する遷移を持つとともに平均電圧を持つクロックアウト信号を該出力に 発生するためのクロックパルス整形回路において、該入力及び該出力の間に接続 され、該平均電圧を変化させる方法で遅延を変化させるための制御信号を受信す るための制御入力(トランジスタのゲート電極)を持つ可変遅延手段(is−i s)と、該平均電圧の変化に応動して該制御信号を該可変遅延手段に印加するた めの制御手段(22)とを特徴とする回路。 2、請求の範囲第1項え従った回路において、該制御手段が該制御信号を発生す るために該平均電圧を基準電圧1/2■DDと比較するためのオペアンプ(22 )を含んでいることを特徴とする回路。 3 請求の範囲第2項に従った回路において、該遅延手段が該クロックアウト信 号の前縁及び後縁のタイミ′ングを独立に調整するための手段(170,171 )を含んでいることを特徴とする回路。 4、請求の範囲第2項の回路において、該オペアンプが高利得であることを特徴 とする回路。 5 請求の範囲第1項に従った回路において、該制御手段が第1及び第2の制御 入力(+、−)を持ち該5 第1及び第2の入力にそれぞれ印加される第1及び第2の平均電圧の差によって 決定される値を持った該制御信号を発生することと、該第Jの制御入力に印亦さ れる第1の平均基準電圧を発生するための手段(vDD、25)が含まれること と、該クロックアウト出力と該第2の制御入力との間に接続されて第2の平均電 圧を発生するための手段(23,24)が含まれることと、該回路が該第1及び 第2の平均電圧の差の関数として該クロックイン入力に印加される該クロックパ ルスの遅延を調整するよう動作することを特徴とする特許 1
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