JPS60500115A - クロツクパルス整形回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるため要約のデータは記録されません。

Description

【発明の詳細な説明】 クロックパルス整形回路 発明の分野 本発明はクロックパルス整形回路に関し、特に半導体集積回路内の機能素子の同 期をとるためのクロック回路に関する。

発明の背景 マイクロプロセッサは、論理部及び制御部とともにデータ経路部を含んでいる。

これらの部分の各々は機能素子を含み、これらには同期動作を達成するためにク ロックが印加される。

マイクロプロセッサの設計における最も困難な問題の１つは、機能素子の同期の ためにスキューのないクロック信号を発生することである。ここで用語”スキュ ー”とは、クロック信号の遷移のタイミングに生じる不規則な変動のことを指し 、これは主としてクロック源自体の構成のために生じる。たとえば、クロック源 がバッファを含んでいると、１ナノ秒（Ｉｎｓ）程度のスキューは避けられない 。またクロック源がカウンタを含んでいると、クロック源の出力波形は、浮遊容 量、プロセス変動、温度及び入力クロックのデユーティサイクルの影響を受ける 。従って、Ｉｎｓを越えるスキューが生じうるが、これを避けるのは困難である 。

発明の詳細な説明 本発明は、クロック信号の遷移のタイミングに変動があるとそのクロック信号の 平均電圧にも変動を生じ、この電圧変動によって遷移のタイミングを調整できる といつ事実に基づいている。本タロツクパルス整形回路では、入力におけるスキ ューのあるクロックイン信号が出力の平均電圧を変化させる。この電圧変化を用 いて制御電圧を調整し、遷移のタイミングが調整される。

図面の簡単な説明 第１図は本発明に従ったクロックパルス整形回路のブロック図であり。

第２図は第１図の回路のクロック信号出力の電圧対時間を示すグラフであり。

ｉ１３．４．５及び６図は実験的なデユーティサイクルを持つ異った入力クロッ ク信号に対する実際のクロック信号出力の電圧対時間を示すグラフであり。

第７，８及び９図は本発明に従った実用的な回路構成の一部の回路図であり。

第１０図は第９図の回路構成の出方のパルスを示す図であり。

第１１．１２及び１３図は第１図及び第９図の回路を用いたシステム構成のブロ ック図である。

本発明について、まず一般的に説明する。以下で１クロツクイン”信号と呼ぶ入 力クロック信号が、インバータ及び可変遅延段の直列構成を含んでいるクロック パルス整形回路の入力に印加される。説明の都合上、出方のクロックアウト信号 には５０パーセントのデユーティサイクルを設定するものとし、クロックイン信 号は５０パーセントを越える不適切なデユーティサイクルを持ち、その結果クロ ックアウト信号の平均ＤＣ電圧はｖＤＤ／２以上になっているものと仮定する。

低速で動作し、クロック周波数の影響を受けないオペアンプすなわち演算増幅器 が用いられ、平均出力電圧と基準電圧ｖＤＤ／２とを比較する。この基準電圧は ５０パーセントのデユーティサイクルを設定するように選ばれている。デユーテ ィサイクルが５０パ一セント以上であり、また低速のオペアンプが機能するため 、出力における立上り時間が増大してクロックアウト信号の前縁が遅延される。

この結果、クロックアウト信号は５０パーセントのデユーティサイクルのクロッ クパルスになり、オペアンプが高利得である限りこのパルスは維持される。クロ ックイン信号の遷移に存在するスキューは、出力の遷移でははるかに小さなもの となり、出力の平均電圧の変化も小さくなる。オペアンプは公知の回路素子であ り、ｖＤＤとアース電位との間で動作する。オペアンプの正入力が負入力よりわ ずかに大きいと、出力は＋ｖＤＤとなる。逆に少（小さいと、出力はアースレベ ルになる。ｖＤＤとアース電位との間の遷移範囲内において、この回路は非常に 大きな利得を持つ。本発明はこのような公知のオペアンプの負帰還技術を用い、 新しいクロックパルス整形回路を実現している。

本発明のより具体的な説明を以下に述べる。

第１図はクロックパルス整形回路１０を示しており、クロック入力ノード１１、 及び出力ノード１２を含んでおり、ノード１１におけるクロック入力信号のスキ ューを抑制するよう構成されている。

この回路では、２つのｐ伝導形チャネルの電界効果トランジスタ（ＦＥＴ）１５ 及び１６と、２つのｎ伝導形ＦＥＴ１７及び１８とが、図のように電圧Ｖ　とア ースＤ との間に直列に接読されている。トランジスタ１６及び１７のドレイン電極は、 ２つのインバータ２０及び２１の直列接続を介してクロック出力ノード１２に接 続されている。インバータ２０及び２１は、ノード２９における入力電圧がしき い値電圧を越えた時にのみ出力を発生する。トランジスタ１６及び１７のケート 電極はオペアンプ２２の出力に接続されている。オペアンプ２２の出力電圧はト ランジスタ１６及び１７の導通性を制御し、これによりトランジスタ１５がオン である時にノード２９が電位ｖＤＤに向って駆動され、またトランジスタ１８が オンである時にアース電位に向ってノード２９が駆動される速度が制御される。

このようにトランジスタ対１５．１６及び１７．１８の各々は可変遅延回路を形 成し、その遅延の量（これが、インバータ対２ｏ及び２１によって出力電圧を発 生する時刻を決定する）はオペアンプ２２からの出力電圧の関数となる。たとえ ば、オペアンプ２２の出力が正で・あると、ｐ−チャネルトランジスタ１６のゲ ート上の正のバイアスによってトランジスタ１６の導通性が減少し、トランジス タ対１５゜１６によって与えられる遅延が増加する。逆に、ｎ−チャネルトラン ジスタ１７への正のバイアスによってその導通性が増加し、トランジスタ対１７ ．１８によって与えられる遅延は減少する。オペアンプ２２への正入力は、０． １メグオームが典型的な値である抵抗２３によってノード１２に接続されるとと もに、１０００ピコフアラツドが典型的な値であるコンデンサ２４が接続されて いる。

オペアンプ２２の負入力は５０００オームの可変抵抗２５を介してアースに接続 されている。トランジスタ１５及び１８のゲート電極はインバータ２６の出力に 接続され、このインバータの入力はクロックイン入力ノード１１に接続されてい る。

動作中、ノード１２の平均電圧がオペアンプ２２によって基準電圧と比較され、 クロックイン信号の遷移タイミングを変えるための制御電圧が作られる。ノード １１における入力クロックパルスはインバータ２６で反転され、ｐ−チャネルト ランジスタ１５をオンにするとともに、ｎ−チャネルトランジスタ１８をオフに する。ここで説明の都合上、オペアンプ２２の出力電圧は１／２ｖＤＤであるも のと仮定する。オペアンプ２２の負入力にはｌ／２ｖＤＤの基準電圧が印加され ている。可変抵抗２５を調整することにより、５０パーセントデユーテイサイク ルの出力が保証される。

ノード１１におけるクロックイン信号は、任意のデユーティサイクルのものであ り、第２図の実線へ曲線３０で示されている。曲線３０は５０パ一セント以上の デユーティサイクルを持つものと仮定している。よって、ノード１２における平 均Ｄ　Ｃ’を圧は１／２ｖＤＤ以上となる。

オペアンプ２２．及び抵抗２３及びコンデンサ２４は、クロック周波数成分は伝 えないが、より低周波の信号を伝えるような特性に選択されている。オペアンプ ２２の正入力は負入力より大きいため、オペアンプの出力はｖＤＤに近いものに なる。この結果、トランジスタ１５をｖＤＤに引き上げる動作は遅延され、トラ ンジスタ１８をアースレベルに引下げる動作は加速されるが、これらの量は、平 均ＤＣ電圧と１／２ｖＤＤの基準電圧との差に比例する。クロックアウト信号は 第２図の破線曲線３１で示されている。この結果、第１図のノード１２に現れる 曲線３・１で表わされるようにデユーティサイクルが変化する。しかし、波形遷 移は、その時刻ｔ、及びｔ２がｔ、−ｔ２＝１／２・周期を満足するように生じ る。

正確には。

となる。ただし、Ａはクロックイン信号の遅延（スキュー）には無関係の増幅器 利得である。

ＲＣＡのＣＤ４００７ＣＭＯ３実積回路とウェスタンエレクトリック（Ｗｅ’５ ｔｅｒｎ　Ｅｌｅｃｔｒｉｃ）の５０２Ｔオペアンプとを用いて実験回路を構成 した。第３．４．５及び６図は、この回路を用いた時の、第１図のクロックアウ トノード１２における電圧対時間曲線を示している。図かうわかるように、入力 クロック（上部の曲線）のデユーティサイクルが１０パーセント乃至８０パーセ ントの範囲にある時、出力クロック（下部の曲線）のデユーティサイクルは５０ パーセントに固定されている。

第７図は第１図の方式によって発生した５０パーセントデユーテイサイクルのＩ Ｘクロックから、ＩＸクロック周波数におけるクロック信号の正確な対を発生す るのに用いられる回路要素を示している。クロックイン信号の前縁及び後縁を独 立して制御することが可能な方法によってクロックアウト信号が作られる。第７ 図は２組のＦＥＴ１０２，１０３及び１０４、及び１０５，１０６及び１０７を 示しており、各組は図のようにｖＤＤとアースとの間に電気的に直列に接続され ている。トランジスタ１０２及び１０５はｐ−チャネル電界効果トランジスタで あり、残りのものはｎ−チャネルである。トランジスタ１０２及び１０３のゲー ト電極は入力ノード１１０に接続され、トランジスター０２及び１０３のドレイ ン・ドレイン間接続点はトランジスター０５及び１０６のゲート電極に接吠され ている。トランジスター０４及び１０７のゲート電極は、それぞれ遅延制御信号 Ｃ１及びＣ２の信号源に接続されている。出力ノード１１１はトランジスター０ ５及び１０６のドレインに接続されている。この回路は、第８図のブロック１２ ０で示されるような可変遅延回路として動作する。この回路は、独立して用いら れても有用なものであるが、第９図に示されて（・る回路の一部として、スキュ ーのないクロックパルスを発生するのに用いられる例が示されている。

第９図の回路は、４つのナンド回路１３０，１３１゜１３２及び１３３を含んで いる。ナンド回路１３０及び１３３の各々の１つの入力は、インバータ１３４及 び１３５の直列接続を介して出力１１１に接続されている。

同様に、ナンド回路１３０及び１３１の各々の１つの入力は、インバータ１３７ 及び１３８の直列接続を介して入力ノード１１０に接続されている。ナンド回路 １３２及び１３３の各々の１つの入力は３つのインバータ１４０゜１４１及び１ ４２の直列接続を介してノード１１０に接続されている。ナンド回路１３１及び １３２はインバータ１５０，１５２及び１５５の直列接続を介して出力ノード１ １１に接続されている。第８図に示した形式の回路１２０が入力ノード１１０と 出力ノード１１１との間に接続されている。回路１２０の出力ノード１１１にお けるクロックアウト信号は２つのインバータ１６０及び１６１の直列接続を介し てインバータ１３５の入力に印加される。第１及び第２のオペアンプ１７０及び １７１の出力は回路１２０のＣＩ及びＣ２人力に接続されている。ナンド回路１ ３０及び１３３の出力は、それぞれインバータ１８０及び１８１を介してオペア ンプ１７１及び１７０の負入力に接続されている。同様に、ナンド回路１３１及 び１３２の出力はそれぞれインバータ１８２及び１８３を介してオペアンプ１７ １及び１７０の正入力に接続されている。これらのインバータの出力は付随する 抵抗及びコンデンサを介してアースに接続されている。

第９図の回路は、第１０図に示すような、周知の４相りロックアウト信号を発生 する。インバータ１３７及び１３８、又は１３４及び１３５．又は１６０及び１ ６１のような直列接続された２つのインバータは、入力パルスを遅延させる働き のみを行う。インバータ１４０゜１４１及び１４２．又は１５０，１５２及び１ ５５のような直列接続された３つのインバータは、対応する２つのインバータ、 例えば１３７及び１３８．又は１３４及び１３５と等しい遅延を与えるように設 計されている。

しかし、直列接続されたインバータの数の違い（２対３）のために、出力パルス の極性は逆になっている。よって、ノード１１０におけるクロックインパルスは 、遅延されたパルスを導体２００に与えるとともに、等しく遅延された逆極性の パルスを導体２０１に与える。この結果、ナンド回路１３０及び１３１の入力に 正のパルスが印加され、ナンド回路１３２及び１３３の入力に負のパルスが印加 される。同様に、出力ノード１１１におけるクロックアウト信号波形により９等 しく遅延された正及び負のパルスがそれぞれ導体２０２及び２０３に印加され、 さらにナンド回路１３０及び１３３Ｉ及びナンド回路１３１及び１３２の入力に 印加される。これらのナンド回路の出力信号は付随するインバータの入力に印加 され、付随する抵抗−コンデンサ構成によって必要な基準ＤＣ電圧レベルが作ら れて、対応するオペアンプの入力に印加される。オペアンプ１７０及び１７１の 出力は、それぞれ制御信号Ｃ１及びＣ２として第７図のトランジスタ１０４及び １０７のゲート電極に印加される。

制御信号ＣＩ及びＣ２は、それぞれインバータ１８２及び１８０．及びインバー タ１８３及び１８１の出力信号の平均（ＤＣ）電圧の差によって決定される値を 持つ電圧信号である。Ｃ２制御信号を発生するオペアンプ１７０について考える 。オペアンプ１７０への入力信号はナンド回路１３２及び１３３から印加される 。ナンド回路１３２への入力信号は、１つは（１１０がら）インバータ１４０の 出力から、他方は（１１１がら）インバータ１５０の出力から印加される。ナン ド回路１３３への入力信号は、（１１１から）インバータ１３４からと、（１１ ０から）インバータ１４０から印加される。

第９図の１１０におけるクロックイン信号は、ｐ−チャネルトランジスタ１０２ をオフにし、ｎ−チャネルトランジスタ１０３をオンにする（第７図参照）。第 ７図の導体３００上の電圧信号の遅延時間は制御信号Ｃ１の電圧レベルに依存し 、この制御信号はトランジスタ１０４をいかに速くオンにするかを決定する。こ の結果、導体３００の電圧パルス（従って第９図のノード１１１のパルス）の後 縁は、制御信号Ｃ１の電圧レベルに比例した量だけ遅延される。同様に、第９図 の出力ノード１１１におけるクロックアウト信号の前縁は、（ｎ−チャネル）ト ランジスタ１０７（第７図）に印加される制御信号Ｃ２の電圧レベルによって決 定される。従って、第９図の１１０におけるクロックイン信号のスキューの量に かかわらず、スキューのないクロックアウト信号が１１１に発生する。

ナンド回路１３０，１３１．１３２及び１３３をノア回路で置き代え、インバー タ１４０及び２５０を除去することもできる。

第１１．１２及び１３図は、第１，７及び９図のクロックパルス整形回路の種々 の回路構成法を示している。

これらの構成は第１図の回路に基づいて示されている。

第１１図は、第１図の回路の入力１１及び出力１２に対応するクロックイン人力 ４１１及びクロックアウト出力４１２を持つクロックチップ４００を示している 。スキューのない出力が導体４１５及び４１６を介して、例えばマイクロプロセ ッサの機能素子に印加される。機能素子はブロック４１７及び４１８で示されて いる。

第１２図は、ブロック５００で示されるスキューのあるクロック源からのパルス が、例えば中央処理装置（ＣＰＵ）ブロック５１２のクロックイン人力５１１へ 印加される構成を示している。ＣＰＵチップは、３つのインバータ５２６，５２ ７及び５２８と可変遅延段５２９を含む多段遅延回路を含んでいる。これらの素 子は、それぞれ第１図の素子２６，２０．２１及び可変遅延段に対応している。

オペアンプは別の”ヘルパ”チップ５３０に含まれている。チップ５３０は、第 １図の素子２３及び２４に対応する電圧平均用抵抗及びコンデンサも含んでいる （図示していない）。クロックアウト信号は５３２に得られ、チップ５１２及び 他のチップに印加される。

可変遅延段に対する制御信号は導体５３３に印加される。

第１３図はクロックパルス整形回路全体（第１図又は第９図の回路）がＣＰＵチ ップ６００に含まれている構成を示している。この実施例では、チップ外のクロ ック発生器６０１が、チップ６００内のブロック６０２で表わされるクロック整 形回路にパルスを印加し、スキューのないパルスがクロックアウト出力６１２に 発生する。

クロックイン入力はブロック６１３で示されている。

オペアンプは高利得特性を持つことが重要である。すなわち、正確なフィードバ ック応答を得るためには、オペアンプの出力において一方の電圧出力レベルから 他方のレベルへの遷移が小さな入力電圧幅■や−■−内で生じる必要がある。

さらに、オペアンプの出力電圧レベルは、ｖＤＤからｐ−チャネルトランジスタ のしきい値電圧及びｎ−チャネルトランジスタのしきい値電圧を減算した値より も範囲が太き（なければならない。このような状態において、可変遅延段は信号 に対して有効に制御を行うことができる。

スキューは、第９図のインバータ１６１の出力におけるクロックアウト信号の平 均電圧にしが変化を与えないため、電圧分割回路のような標準技術を用いれば、 １６１におけるクロックアウト信号の遷移を予め定めた時間にセットできること は明らかである。さらに、本発明では、等間隔のクロック端（遷移）を達成する よう５０パーセントのデユーティサイクルを与える基準電圧を設定するものとし て説明した。しかし５０パーセント以外のデユーティサイクルを与えるよう基準 電圧を調整又はセットして、クロックアウト信号の遷移を任意の位置に定めるこ ともできる。当業者には公知のように、デユーティサイクルを変えることによっ てチップ性能の高速化が可能である。

ＦＩＧ、／ ＦＩＧ、　９ 国際調査報告

Claims (1)

【特許請求の範囲】
1. １．　入力（１１）と出力（１２）とを持ち、第２の時間間隔で発生する遷移を 持ち該入力に印加されるクロックイン信号に応動して発生し、かつ第１の時間間 隔で発生する遷移を持つとともに平均電圧を持つクロックアウト信号を該出力に 発生するためのクロックパルス整形回路において、該入力及び該出力の間に接続 され、該平均電圧を変化させる方法で遅延を変化させるための制御信号を受信す るための制御入力（トランジスタのゲート電極）を持つ可変遅延手段（ｉｓ−ｉ ｓ）と、該平均電圧の変化に応動して該制御信号を該可変遅延手段に印加するた めの制御手段（２２）とを特徴とする回路。 ２、請求の範囲第１項え従った回路において、該制御手段が該制御信号を発生す るために該平均電圧を基準電圧１／２■ＤＤと比較するためのオペアンプ（２２ ）を含んでいることを特徴とする回路。 ３　請求の範囲第２項に従った回路において、該遅延手段が該クロックアウト信 号の前縁及び後縁のタイミ′ングを独立に調整するための手段（１７０，１７１ ）を含んでいることを特徴とする回路。 ４、請求の範囲第２項の回路において、該オペアンプが高利得であることを特徴 とする回路。 ５　請求の範囲第１項に従った回路において、該制御手段が第１及び第２の制御 入力（＋、−）を持ち該５ 第１及び第２の入力にそれぞれ印加される第１及び第２の平均電圧の差によって 決定される値を持った該制御信号を発生することと、該第Ｊの制御入力に印亦さ れる第１の平均基準電圧を発生するための手段（ｖＤＤ、２５）が含まれること と、該クロックアウト出力と該第２の制御入力との間に接続されて第２の平均電 圧を発生するための手段（２３，２４）が含まれることと、該回路が該第１及び 第２の平均電圧の差の関数として該クロックイン入力に印加される該クロックパ ルスの遅延を調整するよう動作することを特徴とする特許 １