JP2010183284A

JP2010183284A - 発振回路、及びメモリシステム

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Publication number: JP2010183284A
Application number: JP2009024103A
Authority: JP
Inventors: Yuji Deguchi; 裕司出口
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 2009-02-04
Filing date: 2009-02-04
Publication date: 2010-08-19
Also published as: KR20100089787A; KR101038624B1; US20100194484A1; US8008978B2

Abstract

【課題】クロックの周波数変動又はデューティ比変動を補正する。
【解決手段】電流源と負荷素子とを用いて一定遅延時間を生成してクロックの周波数を決定する発振回路１０であって、クロックを積分する積分器１５と、積分器１５の出力電圧と基準電圧Ｖｒｅｆとを比較するコンパレータ１６と、コンパレータ１６の比較結果に応じて電流が変化する可変電流源ＰＴとを含む。そして、発振回路１０は、可変電流源ＰＴの電流に応じてクロックの周波数を補正する。
【選択図】図１

Description

本発明は、発振回路、及びそれを備えたメモリシステムに係り、例えばクロックの周波数或いはデューティ比を補正する発振回路に関する。

ＬＳＩ（Large-Scale Integrated）回路において、クロックは動作を制御する基準となる信号であり、ＬＳＩ回路の高度化に伴ってクロックのタイミング調整が重要になる。このクロックは、発振器によって生成される。

例えば、クロックの周波数及びデューティ比は負荷素子への充電電流と放電電流とで決まるが、プロセスばらつきや電源電圧、温度などの動作環境変動によって充電電流と放電電流とのバランスが崩れてしまうと、クロックのハイレベル時間とローレベル時間との比が異なってしまう。これにより、デューティ比が変動してしまう。

デューティ比変動を抑えるために従来は、必要とするクロックの倍周波数を生成して、そのクロックを分周器で分周することでクロックのハイレベル時間とローレベル時間とを等しくしている。この方式を用いた場合、必要とするクロックの倍周波数を生成する必要があるため、消費電流が増大してしまう。また、生成クロックを分周する必要があるため、高速化に不利となる。

また、この種の関連技術として、入力信号のスルーレートを可変して、出力パルスのデューティ比を変えるデューティ比可変回路が開示されている（特許文献１参照）。

特開２００６−３４５４０５号公報

本発明は、負荷素子の充電電流又は放電電流を変化させることで、クロックの周波数変動又はデューティ比変動を補正することが可能な発振回路、及びそれを備えたメモリシステムを提供する。

本発明の一態様に係る発振回路は、電流源と負荷素子とを用いて一定遅延時間を生成してクロックの周波数を決定する発振回路であって、前記クロックを積分する積分器と、前記積分器の出力電圧と基準電圧とを比較するコンパレータと、前記コンパレータの比較結果に応じて電流が変化する可変電流源とを具備する。そして、前記発振回路は、前記可変電流源の電流に応じて前記周波数を補正する。

本発明の一態様に係るメモリシステムは、データを格納するメモリと、電流源と負荷素子とを用いて一定遅延時間を生成してクロックの周波数を決定する発振回路を含み、かつ前記クロックに応じて前記メモリにデータを転送するコントローラとを具備する。前記発振回路は、前記クロックを積分する積分器と、前記積分器の出力電圧と基準電圧とを比較するコンパレータと、前記コンパレータの比較結果に応じて電流が変化する可変電流源と、を具備する。そして、前記発振回路は、前記可変電流源の電流に応じて前記周波数を補正する。

本発明によれば、負荷素子の充電電流又は放電電流を変化させることで、クロックの周波数変動又はデューティ比変動を補正することが可能な発振回路、及びそれを備えたメモリシステムを提供することができる。

本発明の第１の実施形態に係る発振回路１０の構成を示す回路図。スイッチ素子ＳＷ１〜ＳＷ３の動作を示すタイミングチャート。積分器１５の一例を示す回路図。キャパシタＣの充電電流にフィードバックをかけた場合のクロック補正動作を説明する図。本発明の第２の実施形態に係る発振回路１０の構成を示す回路図。キャパシタＣの放電電流にフィードバックをかけた場合のクロック補正動作を説明する図。本発明の第３の実施形態に係る発振回路１０の構成を示す回路図。本発明の第４の実施形態に係るメモリカード３０の構成を示すブロック図。

以下、本発明の実施の形態について図面を参照して説明する。なお、以下の説明において、同一の機能及び構成を有する要素については、同一符号を付し、重複説明は必要な場合にのみ行う。

（第１の実施形態）
図１は、本発明の第１の実施形態に係る発振回路１０の構成を示す回路図である。発振回路１０は、コンパレータ１１及び１６、定電流源１２及び１３、バッファ１４、積分器１５、抵抗素子Ｒ１及びＲ２、スイッチ素子ＳＷ１〜ＳＷ３、負荷素子としてのキャパシタＣ、及び、可変電流源としての機能を果たすＰチャネルＭＯＳ（Metal Oxide Semiconductor）トランジスタＰＴを備えている。コンパレータ１１及び１６は、例えば差動増幅器を用いて構成することができる。

抵抗素子Ｒ１の一端は、電源電圧端子ＶＤＤに接続されている。抵抗素子Ｒ１の他端は、ノードＡを介して抵抗素子Ｒ２の一端に接続されている。抵抗素子Ｒ２の他端は、接地されている（接地電圧端子ＶＳＳに接続されている）。スイッチ素子ＳＷ１の一端はノードＡに接続され、その他端は定電流源１２の一端に接続されている。定電流源１２の他端は接地されている。最終的に、ノードＡは、コンパレータ１１の反転入力（inverting input）に接続されている。

ＰチャネルＭＯＳトランジスタＰＴのソースは電源電圧端子ＶＤＤに接続され、そのドレインはスイッチ素子ＳＷ２の一端に接続されている。スイッチ素子ＳＷ２の他端は、ノードＢを介してスイッチ素子ＳＷ３の一端に接続されている。スイッチ素子ＳＷ３の他端は、定電流源１３の一端に接続されている。定電流源１３の他端は接地されている。キャパシタＣの一方の電極はノードＢに接続され、他方の電極は接地されている。

コンパレータ１１の非反転入力（non-inverting input）は、ノードＢに接続されている。コンパレータ１１は、ノードＡとノードＢとの電圧を比較する。そして、コンパレータ１１は、ノードＢよりノードＡの電圧が高い場合にローレベル電圧を出力し、一方、ノードＢよりノードＡの電圧が低い場合にハイレベル電圧を出力する。スイッチ素子ＳＷ１〜ＳＷ３のオン／オフは、コンパレータ１１の出力によって制御される。また、コンパレータ１１の出力は、バッファ１４の入力に接続されている。

バッファ１４は、コンパレータ１１の出力に基づいて、発振回路１０の出力であるクロックＣＬＫＯＵＴを出力する。また、バッファ１４の出力は、積分器１５の入力に接続されている。積分器１５は、それに入力された電圧を積分する。積分器１５の出力は、コンパレータ１６の非反転入力に接続されている。

コンパレータ１６の反転入力には、基準電圧Ｖｒｅｆが供給されている。コンパレータ１６は、積分器１５の出力電圧と基準電圧Ｖｒｅｆとを比較する。そして、積分器１５の出力電圧と基準電圧Ｖｒｅｆとの差に応じた制御信号を出力する。コンパレータ１６の出力は、ＭＯＳトランジスタＰＴのゲートに接続されている。

次に、このように構成された発振回路１０の動作について説明する。図２は、スイッチ素子ＳＷ１〜ＳＷ３の動作を示すタイミングチャートである。

ノードＢの電圧がノードＡより低い場合、コンパレータ１１から供給される制御信号によって、スイッチ素子ＳＷ１はオフ、スイッチ素子ＳＷ２はオン、スイッチ素子ＳＷ３はオフしている。スイッチ素子ＳＷ１がオフの場合、ノードＡには、電源電圧端子ＶＤＤ及び接地電圧端子ＶＳＳ間を抵抗素子Ｒ１及びＲ２で抵抗分割した基準電圧が印加される。また、スイッチ素子ＳＷ２がオン、スイッチ素子ＳＷ３がオフの場合、ＭＯＳトランジスタＰＴによってキャパシタＣが充電される。

キャパシタＣが充電され続け、ついにノードＢの電圧がノードＡより高くなると、コンパレータ１１の出力がハイレベルに遷移する。これに伴い、クロックＣＬＫＯＵＴは、ハイレベルに遷移する。コンパレータ１１の出力がハイレベルの場合、スイッチ素子ＳＷ１はオン、スイッチ素子ＳＷ２はオフ、スイッチ素子ＳＷ３はオンする。スイッチ素子ＳＷ１がオンすると、ノードＡには、抵抗素子Ｒ１及びＲ２で抵抗分割した基準電圧から定電流源１２によって電流が引かれることで、基準電圧から一定電圧降下した電圧が印加される。また、スイッチ素子ＳＷ２がオフ、スイッチ素子ＳＷ３がオンすると、定電流源１３によってキャパシタＣが放電される。

キャパシタＣが放電され続け、ついにノードＢの電圧がノードＡより低くなると、コンパレータ１１の出力がローレベルに遷移する。これに伴い、クロックＣＬＫＯＵＴは、ローレベルに遷移する。コンパレータ１１の出力がローレベルの場合、スイッチ素子ＳＷ１はオフ、スイッチ素子ＳＷ２はオン、スイッチ素子ＳＷ３はオフする。スイッチ素子ＳＷ１がオフすると、ノードＡには、電源電圧端子ＶＤＤ及び接地電圧端子ＶＳＳ間を抵抗素子Ｒ１及びＲ２で抵抗分割した基準電圧が印加される。また、スイッチ素子ＳＷ２がオン、スイッチ素子ＳＷ３がオフすると、ＭＯＳトランジスタＰＴによってキャパシタＣが充電される。このような動作によってキャパシタＣの充電と放電とが繰り返され、図２に示すクロックＣＬＫＯＵＴが生成される。

ここで、本実施形態では、クロックＣＬＫＯＵＴを積分器１５に入力することで、クロックＣＬＫＯＵＴの電圧を積分する。図３は、積分器１５の一例を示す回路図である。積分器１５は、例えば、抵抗素子１５Ａとキャパシタ１５Ｂとを用いたＲＣ回路から構成されている。図３に示すように、積分器１５にクロックＣＬＫＯＵＴが入力されると、積分器１５は、クロックＣＬＫＯＵＴを積分して電圧に変換する。

積分器１５の出力電圧Ｖｉｎｔは、コンパレータ１６の非反転入力に印加される。ＰチャネルＭＯＳトランジスタＰＴは、そのゲートに印加されるゲート電圧に応じて抵抗値が変化する。すなわち、ＭＯＳトランジスタＰＴは、そのゲート電圧に応じてキャパシタＣに供給する電流を変化させることができるようになり、可変電流源として機能する。

以下に、発振回路１０のクロック補正動作の具体例について説明する。図４は、キャパシタＣの充電電流にフィードバックをかけた場合のクロック補正動作を説明する図である。図１の発振回路１０はキャパシタＣの放電に定電流源１３を用いているため、図４（ａ）及び（ｂ）において、放電時間に対応する、クロックＣＬＫＯＵＴのハイレベル時間は一定になっている。

図４（ａ）は、ローレベル時間が短いクロックＣＬＫＯＵＴの例であり、すなわち、クロックＣＬＫＯＵＴのパルス間隔が狭くなっている。このようなクロックＣＬＫＯＵＴの場合、積分器１５の出力電圧Ｖｉｎｔは、基準電圧Ｖｒｅｆより高くなる。コンパレータ１６は、積分器１５の出力電圧Ｖｉｎｔと基準電圧Ｖｒｅｆとを比較し、これらの差に応じた制御信号をＭＯＳトランジスタＰＴに供給する。

この時、ＭＯＳトランジスタＰＴのゲート電圧が大きくなるため、ＭＯＳトランジスタＰＴの電流駆動力が小さくなる。すると、キャパシタＣの充電時間が長くなり、結果として、クロックＣＬＫＯＵＴのローレベル時間が長くなる。これにより、図４（ｃ）に示すように、ハイレベルとローレベルとの時間が等しいクロックＣＬＫＯＵＴが生成される。

図４（ｂ）は、ローレベルの時間が長いクロックＣＬＫＯＵＴの例であり、すなわち、クロックＣＬＫＯＵＴのパルス間隔が広くなっている。このようなクロックＣＬＫＯＵＴの場合、積分器１５の出力電圧Ｖｉｎｔは、基準電圧Ｖｒｅｆより低くなる。コンパレータ１６は、積分器１５の出力電圧Ｖｉｎｔと基準電圧Ｖｒｅｆとを比較し、これらの差に応じた制御信号をＭＯＳトランジスタＰＴに供給する。

この時、ＭＯＳトランジスタＰＴのゲート電圧が小さくなる（負かつ絶対値が大きくなる）ため、ＭＯＳトランジスタＰＴの電流駆動力が大きくなる。すると、キャパシタＣの充電時間が短くなり、結果として、クロックＣＬＫＯＵＴのローレベル時間が短くなる。これにより、図４（ｃ）に示すように、ハイレベルとローレベルとの時間が等しいクロックＣＬＫＯＵＴが生成される。

なお、図４はデューティ比が５０％の例であるが、発振回路１０のデューティ比は、コンパレータ１６の反転入力に印加する基準電圧Ｖｒｅｆの値によって任意に変更することができる。例えば、デューティ比を５０％に設定する場合は、電源電圧ＶＤＤの１／２となるように基準電圧Ｖｒｅｆを設定する。基準電圧Ｖｒｅｆは電源電圧端子ＶＤＤ及び接地電圧端子ＶＳＳ間を抵抗分割することで設定可能であり、抵抗分割比を変更することで任意のデューティ比に設定が可能である。

以上詳述したように第１の実施形態では、キャパシタＣの充電電流にフィードバックをかけることで、クロックＣＬＫＯＵＴのローレベル時間を調整する。すなわち、クロックＣＬＫＯＵＴを、積分器１５を用いて積分して電圧変換する。そして、積分器１５の出力電圧Ｖｉｎｔが基準電圧Ｖｒｅｆより大きいか否かによって、キャパシタＣの充電電流を制御するＰチャネルＭＯＳトランジスタＰＴの電流駆動力を決定するようにしている。

よって、第１の実施形態によれば、クロックＣＬＫＯＵＴの周波数変動、及びデューティ比変動を補正することが可能となり、結果として、所望のクロックＣＬＫＯＵＴを得ることが可能となる。また、別途デューティ比を補正するための回路を追加することなく、デューティ比を一定に保つことが可能となる。さらに、デューティ比を補正するためにトリミングを行う必要がなく、開発工程の短縮につながる。

また、放電電流を制御する定電流源１３のみに高精度電流源を用いてクロックＣＬＫＯＵＴのハイレベル時間を高精度に設定しておく。そして、フィードバック回路（積分器１５及びコンパレータ１６）を用いてクロックＣＬＫＯＵＴのハイレベル時間にローレベル時間を合わせることで、周波数変動及びデューティ比変動の少ないクロックＣＬＫＯＵＴを生成することができる。また、定電流源の数を減らすことも可能である。

また、最終的に生成されるクロックＣＬＫＯＵＴを利用してフィードバック補正を行っているため、クロックＣＬＫＯＵＴの前段の各素子の特性に起因する周波数変動及びデューティ比変動に対する補正も行うことができる。これにより、電源電圧や温度などの環境変動に強い発振回路１０を構成することができ、この環境変動によって素子特性が変化した場合でも、高精度のクロックＣＬＫＯＵＴを生成することが可能となる。

（第２の実施形態）
第２の実施形態は、キャパシタＣの放電電流にフィードバックをかけることで、クロックＣＬＫＯＵＴのハイレベル時間を調整し、これにより、高精度のクロックＣＬＫＯＵＴを生成するようにしている。

図５は、本発明の第２の実施形態に係る発振回路１０の構成を示す回路図である。発振回路１０は、キャパシタＣの放電電流を制御するＮチャネルＭＯＳトランジスタＮＴを定電流源の代わりに備え、このＮチャネルＭＯＳトランジスタＮＴのゲートにフィードバック回路（積分器１５及びコンパレータ１６）を接続するように構成されている。以下に、発振回路１０の構成のうち、図１と異なる部分のみ説明する。

定電流源１３の一端は電源電圧端子ＶＤＤに接続され、その他端はスイッチ素子ＳＷ２の一端に接続されている。スイッチ素子ＳＷ２の他端は、ノードＢを介してスイッチ素子ＳＷ３の一端に接続されている。スイッチ素子ＳＷ３の他端はＮチャネルＭＯＳトランジスタＮＴのドレインに接続されている。ＮチャネルＭＯＳトランジスタＮＴのソースは接地され、そのゲートはコンパレータ１６の出力に接続されている。スイッチ素子ＳＷ１〜ＳＷ３の動作は、図２のタイミングチャートと同じである。

以下に、発振回路１０のクロック補正動作の具体例について説明する。図６は、キャパシタＣの放電電流にフィードバックをかけた場合のクロック補正動作を説明する図である。図５の発振回路１０はキャパシタＣの充電に定電流源１３を用いているため、図６（ａ）及び（ｂ）において、充電時間に対応する、クロックＣＬＫＯＵＴのローレベル時間は一定になっている。

図６（ａ）は、ハイレベル時間が長いクロックＣＬＫＯＵＴの例であり、すなわち、クロックＣＬＫＯＵＴのパルス幅が広くなっている。このようなクロックＣＬＫＯＵＴの場合、積分器１５の出力電圧Ｖｉｎｔは、基準電圧Ｖｒｅｆより大きくなる。コンパレータ１６は、積分器１５の出力電圧Ｖｉｎｔと基準電圧Ｖｒｅｆとを比較し、これらの差に応じた制御信号をＭＯＳトランジスタＮＴに供給する。

この時、ＭＯＳトランジスタＮＴのゲート電圧が大きくなるため、ＭＯＳトランジスタＮＴの電流駆動力が大きくなる。すると、キャパシタＣの放電時間が短くなり、結果として、クロックＣＬＫＯＵＴのハイレベル時間が短くなる。これにより、図６（ｃ）に示すように、ハイレベルとローレベルとの時間が等しいクロックＣＬＫＯＵＴが生成される。

図６（ｂ）は、ハイレベルの時間が短いクロックＣＬＫＯＵＴの例であり、すなわち、クロックＣＬＫＯＵＴのパルス幅が狭くなっている。このようなクロックＣＬＫＯＵＴの場合、積分器１５の出力電圧Ｖｉｎｔは、基準電圧Ｖｒｅｆより小さくなる。コンパレータ１６は、積分器１５の出力電圧Ｖｉｎｔと基準電圧Ｖｒｅｆとを比較し、これらの差に応じた制御信号をＭＯＳトランジスタＮＴに供給する。

この時、ＭＯＳトランジスタＮＴのゲート電圧が小さくなるため、ＭＯＳトランジスタＮＴの電流駆動力が小さくなる。すると、キャパシタＣの放電時間が長くなり、結果として、クロックＣＬＫＯＵＴのハイレベル時間が長くなる。これにより、図６（ｃ）に示すように、ハイレベルとローレベルとの時間が等しいクロックＣＬＫＯＵＴが生成される。

以上詳述したように第２の実施形態では、キャパシタＣの放電電流にフィードバックをかけることで、クロックＣＬＫＯＵＴのハイレベル時間を調整する。すなわち、クロックＣＬＫＯＵＴを、積分器１５を用いて積分して電圧変換する。そして、積分器１５の出力電圧Ｖｉｎｔが基準電圧Ｖｒｅｆより大きいか否かによって、キャパシタＣの放電電流を制御するＮチャネルＭＯＳトランジスタＮＴの電流駆動力を決定するようにしている。

よって、第２の実施形態によれば、クロックＣＬＫＯＵＴの周波数変動、及びデューティ比変動を補正することが可能となり、結果として、所望のクロックＣＬＫＯＵＴを得ることが可能となる。

また、充電電流を制御する定電流源１３のみに高精度電流源を用いてクロックＣＬＫＯＵＴのローレベル時間を高精度に設定しておく。そして、フィードバック回路（積分器１５及びコンパレータ１６）を用いてクロックＣＬＫＯＵＴのローレベル時間にハイレベル時間を合わせることで、周波数変動及びデューティ比変動の少ないクロックＣＬＫＯＵＴを生成することができる。その他の効果は、第１の実施形態と同じである。

（第３の実施形態）
第３の実施形態は、クロックを生成する発振器を、図１と異なる種類の発振器に代えた構成例である。図７は、本発明の第３の実施形態に係る発振回路１０の構成を示す回路図である。すなわち、図７は、リングオシレータを用いた発振回路１０の構成例である。

定電流源２１の一端は電源電圧端子ＶＤＤに接続され、その他端はスイッチ素子ＳＷ１１の一端に接続されている。スイッチ素子ＳＷ１１の他端は、ノードＡを介してスイッチ素子ＳＷ１２の一端に接続されている。スイッチ素子ＳＷ１２の他端は定電流源２２の一端に接続されている。定電流源２２の他端は、接地されている。キャパシタＣ１の一方の電極はノードＡに接続され、他方の電極は接地されている。このようにして、１個の回路部分２０が構成され、この回路部分２０が奇数個リング状に接続されてリングオシレータを構成している。

任意のキャパシタに制御端子が接続された充電用スイッチ素子ＳＷ１１及び放電用スイッチ素子ＳＷ１２の動作は、例えば、キャパシタの充電が完了した場合、充電用スイッチ素子ＳＷ１１がオンし、一方、キャパシタの放電が完了した場合、放電用スイッチ素子ＳＷ１２がオンするというように、充電用スイッチ素子ＳＷ１１と放電用スイッチ素子ＳＷ１２とが交互にオン／オフを繰り返す。

ここで、最終段の回路部分は、１個の定電流源と１個の可変電流源とを含んで構成されている。図７の例では、図５と同じように、放電用の定電流源がＮチャネルＭＯＳトランジスタＮＴを含む可変電流源によって置き換えられている。勿論、図１と同じように、充電用の定電流源をＰチャネルＭＯＳトランジスタＰＴを含む可変電流源によって置き換えるようにしてもよい。

ノードＢは、バッファ１４の入力に接続されている。バッファ１４は、クロックＣＬＫＯＵＴを出力する。具体的には、図７の発振回路１０は、キャパシタＣの電圧がバッファ１４の閾値電圧以上である場合にハイレベル、閾値電圧未満である場合にローレベルとなるクロックＣＬＫＯＵＴを出力する。

バッファ１４の出力とＮチャネルＭＯＳトランジスタＮＴのゲートとの間には、第２の実施形態と同様に、フィードバック回路（積分器１５及びコンパレータ１７）が接続されている。このようにして発振回路１０を構成した場合でも、上記各実施形態と同様の効果を得ることができる。

なお、発振回路のうち実際にクロックを生成する発振部分については、図１及び図７の構成以外の様々な種類のものを用いることが可能である。

（第４の実施形態）
第１乃至第３の実施形態で示した発振回路１０は、高精度のクロックＣＬＫＯＵＴを生成することができるため、この発振回路１０を、動作が高速化及び高度化したＬＳＩ回路に搭載することで、ＬＳＩ回路の性能を向上させることができる。第４の実施形態は、上記各実施形態の発振回路１０をメモリシステムに適用した構成例である。

メモリシステムとしては、様々な形式のものが考えられる。その様々なメモリシステムの中で、本実施形態では、メモリカードを一例に挙げて説明する。メモリカードは、ホスト装置に設けられたスロットに対して着脱可能なように構成されており、ホスト装置に装着された状態で動作する。しかし、本発明はメモリカードに限定されるものではなく、メモリシステム及びホスト装置を１つのＬＳＩ（Large-Scale Integrated Circuit）として構成してもよい。

図８は、本発明の第４の実施形態に係るメモリカード３０の構成を示すブロック図である。メモリカード３０は、不揮発性メモリ３３、及びこれを制御するコントローラ３１を備えている。不揮発性メモリ３３としては、例えば、電気的に書き換えが可能なＮＡＮＤ型フラッシュメモリが用いられる。

コントローラ３１は、第１乃至第３の実施形態で示したいずれかの発振回路１０、及びロジック回路３２を備えている。コントローラ３１は、ＮＡＮＤ型フラッシュメモリ３３へのデータ書き込み、ＮＡＮＤ型フラッシュメモリ３３からのデータ読み出し、ＮＡＮＤ型フラッシュメモリ３３のデータ消去を実行する。この際、コントローラ３１は、発振回路１０が生成したクロックＣＬＫＯＵＴを用いて、データ転送処理を実行する。

以下に、コントローラ３１の具体的な動作について説明する。データ書き込み時、コントローラ３１は、クロックＣＬＫＯＵＴの両エッジ、すなわち、立上りエッチ及び立下りエッチの両方に同期して（応答して）、ＮＡＮＤ型フラッシュメモリ３３にデータを送る。また、データ読み出し時、コントローラ３１は、クロックＣＬＫＯＵＴの両エッジに同期して（応答して）、ＮＡＮＤ型フラッシュメモリ３３からデータを受ける。このような動作により、メモリカード３０は、ＮＡＮＤ型フラッシュメモリ３３へのデータ書き込み、ＮＡＮＤ型フラッシュメモリ３３からのデータ読み出しを高速化することが可能となる。

ここで、発振回路１０は、周波数変動及びデューティ比変動の少ないクロックＣＬＫＯＵＴを生成している。このため、メモリカード３０は、誤動作なく、データ書き込み、及びデータ読み出しを行うことが可能となる。

本発明は、上述した実施形態に限定されるものではなく、その要旨を逸脱しない範囲内で、構成要素を変形して具体化できる。また、実施形態に開示されている複数の構成要素の適宜な組み合わせにより種々の発明を構成することができる。例えば、実施形態に開示される全構成要素から幾つかの構成要素を削除してもよいし、異なる実施形態の構成要素を適宜組み合わせてもよい。

１０…発振回路、１１，１６…コンパレータ、１２，１３，２１，２２…定電流源、１４…バッファ、１５…積分器、２０…発振回路部分、３０…メモリカード、３１…コントローラ、３２…ロジック回路、３３…ＮＡＮＤ型フラッシュメモリ、Ｒ１，Ｒ２，１５Ａ…抵抗素子、Ｃ，Ｃ１，１５Ｂ…キャパシタ、ＰＴ…ＰチャネルＭＯＳトランジスタ、ＮＴ…ＮチャネルＭＯＳトランジスタ、ＳＷ１〜ＳＷ３、ＳＷ１１，ＳＷ１２…スイッチ素子。

Claims

電流源と負荷素子とを用いて一定遅延時間を生成してクロックの周波数を決定する発振回路であって、
前記クロックを積分する積分器と、
前記積分器の出力電圧と基準電圧とを比較するコンパレータと、
前記コンパレータの比較結果に応じて電流が変化する可変電流源と、
を具備し、
前記可変電流源の電流に応じて前記周波数を補正することを特徴とする発振回路。
前記電流源は、定電流源を含み、
前記定電流源と前記負荷素子に電気的に接続された第１のノードとの電気的接続を切り替える第１のスイッチ素子と、
前記第１のノードと前記可変電流源との電気的接続を切り替える第２のスイッチ素子と、
をさらに具備することを特徴とする請求項１に記載の発振回路。
前記負荷素子は、キャパシタであり、
前記定電流源は、前記キャパシタを充電し、
前記可変電流源は、前記キャパシタを放電することを特徴とする請求項２に記載の発振回路。
前記負荷素子は、キャパシタであり、
前記定電流源は、前記キャパシタを放電し、
前記可変電流源は、前記キャパシタを充電することを特徴とする請求項２に記載の発振回路。
データを格納するメモリと、
電流源と負荷素子とを用いて一定遅延時間を生成してクロックの周波数を決定する発振回路を含み、かつ前記クロックに応じて前記メモリにデータを転送するコントローラと、
を具備し、
前記発振回路は、
前記クロックを積分する積分器と、
前記積分器の出力電圧と基準電圧とを比較するコンパレータと、
前記コンパレータの比較結果に応じて電流が変化する可変電流源と、
を具備し、
前記可変電流源の電流に応じて前記周波数を補正する
ことを特徴とするメモリシステム。