JP5431396B2

JP5431396B2 - 定電圧電源回路

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Application number: JP2011052522A
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Inventors: 敦生井; 圭葛西; 成之佐倉
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Filing date: 2011-03-10
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Description

本発明の実施形態は、定電圧電源回路に関する。

機器の低消費電力化の要求にともない、ＣＰＵなどの集積回路の低電圧化が進んでいる。一方、高機能化や従来システムとの互換性から比較的高い電圧が必要とされる場合もある。例えば、ＣＰＵ（Central Processing Unit）駆動用電源においては、ＣＰＵが状態を切り換えて消費電流を変化させるようになったため、電源電圧を切り替える必要がある。また、メモリーなどを搭載したＩＣカード駆動用電源においては、動作電圧の異なる複数の規格に対応するため電源電圧を切り替えて供給する必要がある。また、機器の高速化にともない、電源電圧の切替には、高速化が求められている。しかし、電源電圧を低下させる場合は、出力端子と接地端子との間の静電容量に蓄積された電荷が放電するまで所望の電圧に達せず高速化が制限される。

特開２００７−２８８９７４号公報

本発明の実施形態は、出力電圧の高速切替えが可能な定電圧電源回路を提供する。

実施形態によれば、出力トランジスタと、電圧検出回路と、制御回路と、放電回路と、を備えたことを特徴とする定電圧電源回路が提供される。出力トランジスタは、電源とコンデンサが接続される出力との間に接続される。電圧検出回路は、前記出力と接地との間に接続され、入力される電圧切替信号に応じて前記出力と前記接地との間の電圧を第１の電圧と、前記第１の電圧と同一極性で絶対値が前記第１の電圧の絶対値以下の第２の電圧と、に分割する。制御回路は、前記第１の電圧と前記出力に生成される電圧の基準となる基準電圧との誤差を検出して前記誤差の絶対値が減少するように前記出力トランジスタを制御する。放電回路は、前記出力と前記接地との間に接続され、前記電圧切替信号の変化後、前記第２の電圧の絶対値が前記基準電圧の絶対値よりも高いとき前記出力から前記接地に前記コンデンサの電荷を放電する。

第１の実施形態に係る定電圧電源回路の構成を例示する回路図。図１に表した定電圧電源回路の主要な信号の波形図であり、（ａ）は電圧切替信号Ｖｓｅｌ、（ｂ）は出力電圧Ｖｏｕｔ、（ｃ）は第１の電圧Ｖａ、（ｄ）は放電トランジスタのゲート電圧Ｖｇを表す。第２の実施形態に係る定電圧電源回路の構成を例示する回路図。図３に表した定電圧電源回路の主要な信号の波形図であり、（ａ）は電圧切替信号Ｖｓｅｌ、（ｂ）は出力電圧Ｖｏｕｔ、（ｃ）は第１の電圧Ｖａ、（ｄ）は放電トランジスタのゲート電圧Ｖｇを表す。第３の実施形態に係る定電圧電源回路の構成を例示する回路図。図５に表した定電圧電源回路の主要な信号の波形図であり、（ａ）は電圧切替信号Ｖｓｅｌ、（ｂ）は出力電圧Ｖｏｕｔ、（ｃ）は第１の電圧Ｖａ、（ｄ）は放電トランジスタのゲート電圧Ｖｇを表す。

以下、本発明の実施形態について図面を参照して詳細に説明する。なお、本願明細書と各図において、既出の図に関して前述したものと同様の要素には同一の符号を付して詳細な説明は適宜省略する。

（第１の実施形態）
図１は、第１の実施形態に係る定電圧電源回路の構成を例示する回路図である。
図１に表したように、定電圧電源回路１においては、電源端子２と出力端子３との間に出力トランジスタ６が接続されている。出力トランジスタ６は、電源端子２に供給される電源電圧Ｖｄｄと同一極性で絶対値を降圧した電圧として出力電圧Ｖｏｕｔを出力端子３と接地端子４との間に生成する。

出力トランジスタ６は、Ｐチャンネル形ＭＯＳＦＥＴ（以下、ＰＭＯＳ）で構成されている。また、出力端子３と接地端子４との間には、平滑コンデンサ１０が接続され、出力電圧Ｖｏｕｔのノイズを除去し、また電圧を安定化する。

また、出力端子３と接地端子４との間に電圧検出回路７が接続されている。電圧検出回路７は、電圧切替信号Ｖｓｅｌに応じて変化する比率ｋ（ｋ≧０）で出力電圧Ｖｏｕｔをｋ：１に分割して接地端子側に第１の電圧Ｖａ及び第２の電圧Ｖｂを生成する。なお、図１に表した電圧検出回路７においては、第２の電圧Ｖｂは第１の電圧Ｖａと等しい。

電圧検出回路７においては、出力端子３と接地端子４との間に第１の抵抗１１と第２の抵抗１２とが直列に接続されている。また、電圧検出回路７は、電圧切替信号Ｖｓｅｌに応じてオンまたはオフに切り替わる第１のスイッチ素子１４を有する。

第１のスイッチ素子１４は、電圧切替信号Ｖｓｅｌがハイレベルのときオン、電圧切替信号Ｖｓｅｌがローレベルのときオフする。第１のスイッチ素子１４を介して、第３の抵抗１３が、第２の抵抗１２と並列に接続されている。なお、図１においては、第１のスイッチ素子１４は、Ｎチャンネル形ＭＯＳＦＥＴ（以下、ＮＭＯＳ）で構成されている。
第２の抵抗１２と第１のスイッチ素子１４を介した第３の抵抗１３との両端に、第１の電圧Ｖａが生成される。

電圧切替信号Ｖｓｅｌがハイレベルの場合、第１の電圧Ｖａは、第１の抵抗１１と、第２及び第３の抵抗１２、１３の合成抵抗とで出力電圧Ｖｏｕｔを分割した電圧になる。また、電圧切替信号Ｖｓｅｌがローレベルの場合、第１の電圧Ｖａは、第１の抵抗１１と第２の抵抗１２とで出力電圧Ｖｏｕｔを分割した電圧になる。

このように、電圧検出回路７は、電圧切替信号Ｖｓｅｌに応じて変化する比率ｋ＝Ｒ１／Ｒ２またはＲ１×（Ｒ２＋Ｒ３）／（Ｒ２×Ｒ３）で出力端子３の出力電圧Ｖｏｕｔをｋ：１に分割して接地端子側に第１の電圧Ｖａを生成する。ここで、Ｒ１、Ｒ２、Ｒ３は、それぞれ第１の抵抗１１、第２の抵抗１２、第３の抵抗１３の各抵抗値である。
電圧切替信号Ｖｓｅｌがハイレベルのときの第１の電圧Ｖａの絶対値は、電圧切替信号Ｖｓｅｌがローレベルのときの第１の電圧Ｖａの絶対値よりも高い。

第１の電圧Ｖａは、制御回路８に入力される。制御回路８は、増幅回路１５と基準電圧Ｖｒｅｆを生成する基準電圧生成回路１６と、を有する。ここで、基準電圧Ｖｒｅｆは、出力端子３に生成される電圧（出力電圧）Ｖｏｕｔの基準となる電圧である。制御回路８は、基準電圧Ｖｒｅｆとの誤差を増幅して、誤差の絶対値が減少するように出力トランジスタ６を制御して、出力電圧Ｖｏｕｔを一定にする。すなわち、制御回路８は、第１の電圧Ｖａが基準電圧Ｖｒｅｆに等しくなるように、出力トランジスタを制御する。
出力電圧Ｖｏｕｔは、（１）式で表される。

Ｖｏｕｔ＝Ｖｒｅｆ×（１＋ｋ） …（１）

上記のとおり、電圧切替信号Ｖｓｅｌに応じて第１の電圧Ｖａを生成する比率ｋが変化するため、電圧切替信号Ｖｓｅｌに応じて出力電圧Ｖｏｕｔを切り替えることができる。電圧切替信号Ｖｓｅｌがハイレベルのときの比率ｋ＝Ｒ１×（Ｒ２＋Ｒ３）／（Ｒ２×Ｒ３）は、電圧切替信号Ｖｓｅｌがローレベルのときの比率ｋ＝Ｒ１／Ｒ２よりも大きい。したがって、電圧切替信号Ｖｓｅｌがハイレベルのときの出力電圧Ｖｏｕｔの絶対値は、電圧切替信号Ｖｓｅｌがローレベルのときの出力電圧Ｖｏｕｔの絶対値よりも高い。

第１の電圧Ｖａに等しい第２の電圧Ｖｂは、放電回路９に入力される。
放電回路９においては、放電トランジスタ１７が出力端子３と接地端子４との間に接続されている。また、比較回路１８は、第２の電圧Ｖｂと基準電圧Ｖｒｅｆとを比較して、放電トランジスタ１７を制御する。

放電トランジスタ１７は、ＮＭＯＳで構成される。放電トランジスタ１７のドレインは出力端子３に接続され、ソースは接地端子４に接続される。放電トランジスタ１７のゲートは、比較回路１８の出力に接続される。比較回路１８の非反転入力端子には、第２の電圧Ｖｂが入力され、反転端子には基準電圧Ｖｒｅｆが入力される。

比較回路１８は、第２の電圧Ｖｂの絶対値が基準電圧Ｖｒｅｆの絶対値よりも高いとき、ハイレベルを出力し、第２の電圧Ｖｂの絶対値が基準電圧Ｖｒｅｆの絶対値よりも低いとき、ローレベルを出力する。
放電回路９は、第２の電圧Ｖｂの絶対値が、基準電圧Ｖｒｅｆの絶対値よりも高いとき、出力端子３から接地端子４に電荷を放電する。

定電圧電源回路１は、電源端子２に供給された電源電圧Ｖｄｄを降圧した出力電圧Ｖｏｕｔを出力端子３に生成する。また、図２において説明するように、放電回路９が、出力端子３から接地端子４に電荷を放電するため、高速に電圧を切り替えることができる。

なお、図１においては、出力トランジスタ６をＰＭＯＳ、第１のスイッチ素子１４及び放電トランジスタ１７をＮＭＯＳでそれぞれ構成している。しかし、出力トランジスタ６をＮＭＯＳで構成してもよく、また、第１のスイッチ素子１４及び放電トランジスタ１７をＰＭＯＳで構成してもよい。また、出力トランジスタ６、第１のスイッチ素子１４及び放電トランジスタ１７は、それぞれバイポーラトランジスタで構成してもよい。

また、電圧検出回路７においては、第３の抵抗１３は、第１のスイッチ素子１４を介して第２の抵抗１２と並列に接続されている。しかし、電圧切替信号Ｖｓｅｌに応じて、第１の電圧Ｖａを生成する比率ｋが変化すればよく、他の構成でもよい。例えば、第３の抵抗１３は、第１のスイッチ素子１４を介して、第１の抵抗１２と並列に接続されてもよい。

図２は、図１に表した定電圧電源回路の主要な信号の波形図であり、（ａ）は電圧切替信号Ｖｓｅｌ、（ｂ）は出力電圧Ｖｏｕｔ、（ｃ）は第１の電圧Ｖａ、（ｄ）は放電トランジスタのゲート電圧Ｖｇを表す。
図２においては、横軸に時間ｔをとって各信号、電圧の波形図を表している。また、例として、出力電圧Ｖｏｕｔが、高い電圧として２．９Ｖ、低い電圧として１．８Ｖに切り替えて出力する場合を例示している。また、第２の電圧Ｖｂは、第１の電圧Ｖａと等しいため図示を省略している。また、各電圧は正極性のため、「絶対値」の語は、適宜省略する。

電圧切替信号Ｖｓｅｌがハイレベルのとき（図２（ａ））、出力電圧Ｖｏｕｔは、高い電圧の２．９Ｖである（図２（ｂ））。定常状態において、第１の電圧Ｖａは、基準電圧Ｖｒｅｆに等しい（図２（ｃ））。また、第２の電圧Ｖｂは、基準電圧Ｖｒｅｆよりも高くないため、放電トランジスタ１７のゲート電圧Ｖｇはローレベルである。したがって、放電トランジスタ１７はオフであり、放電トランジスタ１７は、出力トランジスタ６及び電圧検出回路７の動作に影響を与えない。なお、電圧検出回路７における出力電圧Ｖｏｕｔを分割して第１の電圧Ｖａを生成する比率ｋは、Ｒ１／Ｒ２である。

時間ｔ＝ｔ_１において、電圧切替信号Ｖｓｅｌがハイレベルからローレベルに変化して出力電圧Ｖｏｕｔが切り替えられる（図２（ａ））。電圧検出回路７における出力電圧Ｖｏｕｔを分割して第１の電圧Ｖａを生成する比率ｋは、Ｒ１×（Ｒ２＋Ｒ３）／（Ｒ２×Ｒ３）からＲ１／Ｒ２に小さくなる。しかし、平滑コンデンサ１０に蓄積された電荷により、出力電圧Ｖｏｕｔは下がらない（２．９Ｖ）。そのため、第１の電圧Ｖａは、Ｖｏｕｔ×Ｒ２／（Ｒ１＋Ｒ２）に瞬間的に上昇する（約２．２６Ｖ、図２（ｃ））。第１の電圧Ｖａ及び第２の電圧Ｖｂは、基準電圧Ｖｒｅｆよりも高くなる。

第２の電圧Ｖｂが、基準電圧Ｖｒｅｆよりも高いため、比較回路１８は、放電トランジスタ１７のゲート電圧Ｖｇとしてハイレベルを出力する（図２（ｄ））。放電トランジスタ１７はオンして、出力端子３と接地端子４との間に接続された平滑コンデンサ１０に蓄積された電荷を接地端子４に放電する。

したがって、出力電圧Ｖｏｕｔは、放電トランジスタ１７のオン抵抗と平滑コンデンサ１０の静電容量とで定める時定数で、急速に低下する（図２（ｂ））。また、出力電圧Ｖｏｕｔの低下にともない、第１の電圧Ｖａは、基準電圧Ｖｒｅｆまで急速に低下する（図２（ｃ））。

第２の電圧Ｖｂは第１の電圧Ｖａと等しく、時間ｔ＝ｔ２で第１の電圧Ｖｂが基準電圧Ｖｒｅｆよりも低くなったとき、比較回路１８は、ゲート電圧Ｖｇとしてローレベルを出力する（図２（ｄ））。放電トランジスタ１７はオフになり、平滑コンデンサ１０に蓄積されていた電荷の接地端子４への放電が遮断される。

このとき、第１の電圧Ｖａは、基準電圧Ｖｒｅｆに等しい（図２（ｃ））、また、出力電圧Ｖｏｕｔは、所望の低い電圧１．８Ｖになっている。
その後、制御回路８は、第１の電圧Ｖａを基準電圧Ｖｒｅｆと等しくなるように制御し、出力電圧Ｖｏｕｔは一定値に安定化される（図２（ｂ））。

このように電圧切替信号Ｖｓｅｌが変化して出力電圧Ｖｏｕｔが低下するときは、放電トランジスタ１７のオン抵抗と平滑コンデンサ１０の静電容量とで定まる時定数で、出力電圧Ｖｏｕｔは急速に低下する。

ここで、比較例として、放電回路９がない場合を考える。比較例の場合、電圧検出回路７の第１の抵抗１１と第２の抵抗１２との合成抵抗と平滑コンデンサ１０の静電容量とで定まる時定数で出力電圧Ｖｏｕｔが低下する。そのため、出力電圧Ｖｏｕｔが所望の低い電圧１．８Ｖに低下するまでには長時間を要する。
出力電圧Ｖｏｕｔが電圧ｖ（ｔ）に低下するまでに要する電圧切替時間ｔは、（２）式のようになる。

ｔ＝Ｃ×（Ｒ１＋Ｒ２）ｌｎ（Ｖｏｕｔ）−ｌｎ（ｖ（ｔ）） …（２）

ここで、Ｖｏｕｔ＝ｖ（０）である。

例えば、平滑コンデンサ１０の静電容量を２．８μＦ、第１の抵抗１１及び第２の抵抗１２の抵抗値Ｒ１、Ｒ２の合成抵抗を３５０ｋΩとした場合、時定数から定まる電圧切替時間は、（２）式から０．４７ｓと大きくなる。

これに対して、定電圧電源回路１においては、時定数は、放電回路９の放電トランジスタ１７のオン抵抗Ｒｏｎと平滑コンデンサ１０の静電容量とで定まる。例えば、放電トランジスタ１７のオン抵抗Ｒｏｎを４ｋΩとすると、（２）式で、Ｒ１＋Ｒ２＝Ｒｏｎ＝４ｋΩとおいて、電圧切替時間は、４ｍｓに短縮される。

なお、電圧切替時間は、放電トランジスタ１７のオン抵抗Ｒｏｎの値、及び比較回路１８に入力する第２の電圧Ｖｂの値により変更することができる。電圧切替時間を短縮するためには、放電トランジスタ１７のオン抵抗Ｒｏｎは小さいほうがよい。ただし、放電トランジスタ１７のオン抵抗Ｒｏｎの下限値は、放電電流の大きさを考慮した値に制限される。

このように、定電圧電源回路１においては、放電回路９の放電時間は、第２の電圧Ｖｂの絶対値が基準電圧Ｖｒｅｆの絶対値よりも高い時間として規定される。したがって、出力電圧Ｖｏｕｔの絶対値が所望の低い電圧の絶対値まで低下した場合は、直ちに放電が停止する。そのため、例えば、一定のクロックに同期して動作する場合や、予め設定した遅延時間で動作させた場合と比較して、切替時間が短くなり、かつ放電電流による消費電力の増加は抑制される。

また、放電回路９においては、第２の電圧Ｖｂの絶対値が基準電圧Ｖｒｅｆの絶対値よりも低くなると、比較回路１８は放電トランジスタ１７のゲート電圧Ｖｇとしてローレベルを出力する。そのため、放電トランジスタ１７はオフし、出力端子３と接地端子４との間の放電トランジスタ１７のインピーダンスはハイインピーダンス状態になる。したがって、定常状態においては、放電トランジスタ１７は、電圧検出回路７及び制御回路８の動作に影響を与えない。

なお、電圧切替信号Ｖｓｅｌが一定の定常状態において、第２の電圧Ｖｂの絶対値がノイズなどにより基準電圧Ｖｒｅｆの絶対値よりも高くなると、比較回路１８はハイレベルを出力する可能性がある。したがって、比較回路１８の入力電圧と出力電圧との応答特性にヒステリシスを持たせておけば、放電トランジスタ１７が誤オンすることはない。
また、電圧切替信号Ｖｓｅｌが一定の定常状態において、放電トランジスタ１７がオンしないようにオフの状態に遮断してもよい。

図３は、第２の実施形態に係る定電圧電源回路の構成を例示する回路図である。
図３に表したように、定電圧電源回路１ａにおいては、図１に表した定電圧電源回路１の放電回路９を放電回路９ａに置き換えて構成されている。これ以外の点については、定電圧電源回路１と同様である。なお、図３においては、図１と同一の要素には、同一の符号を付している。

放電回路９ａにおいては、放電回路９に遮断トランジスタ１９が追加されている。遮断トランジスタ１９は、ＮＭＯＳで構成され、放電トランジスタ１７のゲートと接地端子４との間に接続される。遮断トランジスタ１９のゲートには、電圧切替信号Ｖｓｅｌが入力される。
遮断トランジスタ１９は、電圧切替信号Ｖｓｅｌに応じて、オンまたはオフする。

電圧切替信号Ｖｓｅｌがハイレベルのとき、遮断トランジスタ１９はオンして、放電トランジスタ１７をオフの状態に遮断して放電を停止する。すなわち、遮断トランジスタ１９は、電圧検出回路７の比率ｋが相対的に大きいとき、放電を停止する。したがって、電圧切替信号Ｖｓｅｌがハイレベルの定常状態において、放電トランジスタ１７が誤オンして放電することはない。

図４は、図３に表した定電圧電源回路の主要な信号の波形図であり、（ａ）は電圧切替信号Ｖｓｅｌ、（ｂ）は出力電圧Ｖｏｕｔ、（ｃ）は第１の電圧Ｖａ、（ｄ）は放電トランジスタのゲート電圧Ｖｇを表す。
図４においては、横軸に時間ｔをとって各信号、電圧の波形図を表している。また、例として、出力電圧Ｖｏｕｔが、高い電圧として２．９Ｖ、低い電圧として１．８Ｖに切り替えて出力する場合を例示している。なお、各電圧は正極性のため、「絶対値」の語は、適宜省略する。

また、図２と同様に、第２の電圧Ｖｂは、第１の電圧Ｖａと等しいため図示を省略している。さらに、図４においては、比較回路１８の入力オフセットを考慮している。すなわち、比較回路１８から出力されるゲート電圧Ｖｇがハイレベルとローレベルとに変化するときの非反転入力端子の第２の電圧Ｖｂと反転入力端子の基準電圧Ｖｒｅｆとに入力オフセットがある場合である。

電圧切替信号Ｖｓｅｌがハイレベルのとき（図４（ａ））、出力電圧Ｖｏｕｔは、高い電圧の２．９Ｖである（図４（ｂ））。定常状態において、第１の電圧Ｖａは、基準電圧Ｖｒｅｆに等しい（図４（ｃ））。また、第２の電圧Ｖｂは、基準電圧Ｖｒｅｆよりも高くないため、放電トランジスタ１７のゲート電圧Ｖｇはローレベルである。

また、遮断トランジスタ１９がオンしているため、出力電圧Ｖｏｕｔや第２の電圧Ｖｂがノイズなどにより変動しても、放電トランジスタ１７のゲート電圧Ｖｇはローレベルに維持される。（図４（ｄ））。したがって、放電トランジスタ１７はオフであり、放電トランジスタ１７は、出力トランジスタ６及び電圧検出回路７の動作に影響を与えない。

時間ｔ＝ｔ_１において、電圧切替信号Ｖｓｅｌがハイレベルからローレベルに変化して出力電圧Ｖｏｕｔが切り替えられる（図４（ａ））。遮断トランジスタ１９はオフになる。
電圧検出回路７における出力電圧Ｖｏｕｔをｋ：１に分割して接地端子側に第１の電圧Ｖａを生成する比率ｋは、Ｒ１×（Ｒ２＋Ｒ３）／（Ｒ２×Ｒ３）からＲ１／Ｒ２に小さくなる。しかし、平滑コンデンサ１０に蓄積された電荷により、出力電圧Ｖｏｕｔは下がらない（２．９Ｖ）。そのため、第１の電圧Ｖａは、Ｖｏｕｔ×Ｒ２／（Ｒ１＋Ｒ２）に瞬間的に上昇する（約２．２６Ｖ、図４（ｃ））。第１の電圧Ｖａ及び第２の電圧Ｖｂは、基準電圧Ｖｒｅｆよりも高くなる。

第２の電圧Ｖｂが、基準電圧Ｖｒｅｆよりも高いため、比較回路１８は、放電トランジスタ１７のゲート電圧Ｖｇとしてハイレベルを出力する（図４（ｄ））。放電トランジスタ１７はオンして、出力端子３と接地端子４との間に接続された平滑コンデンサ１０に蓄積された電荷を接地端子４に放電する。

したがって、出力電圧Ｖｏｕｔは、放電トランジスタ１７のオン抵抗と平滑コンデンサ１０の静電容量とで定める時定数で、急速に低下する（図４（ｂ））。また、出力電圧Ｖｏｕｔの低下にともない、第１の電圧Ｖａは、基準電圧Ｖｒｅｆより入力オフセット分低い電圧まで急速に低下する（図４（ｃ））。

時間ｔ＝ｔ_２で出力電圧Ｖｏｕｔは、所望の低い電圧１．８Ｖになる。しかし、入力オフセットのため、比較回路１８は、ゲート電圧Ｖｇとしてハイレベルを出力したままである（図４（ｄ））。
第２の電圧Ｖｂは第１の電圧Ｖａと等しく、時間ｔ＝ｔ_３で第１の電圧Ｖｂが基準電圧Ｖｒｅｆより入力オフセット分低くなったとき、比較回路１８は、ゲート電圧Ｖｇとしてローレベルを出力する（図４（ｄ））。放電トランジスタ１７はオフになり、平滑コンデンサ１０に蓄積されていた電荷の接地端子４への放電が遮断される。

このとき、第１の電圧Ｖａは、基準電圧Ｖｒｅｆよりも入力オフセット分低いため、出力電圧Ｖｏｕｔには、アンダーシュート（図４（ｂ）の一点鎖線Ｐで囲んだ部分）が生じる。その後出力電圧Ｖｏｕｔは、所望の低い電圧１．８Ｖになる。
その後、制御回路８は、第１の電圧Ｖａを基準電圧Ｖｒｅｆと等しくなるように制御し、出力電圧Ｖｏｕｔは一定値に安定化される（図４（ｂ））。

このように電圧切替信号Ｖｓｅｌが変化して出力電圧Ｖｏｕｔが低下するときは、放電トランジスタ１７のオン抵抗と平滑コンデンサ１０の静電容量とで定まる時定数で、出力電圧Ｖｏｕｔは急速に低下する。また、比率ｋが相対的に大きい電圧切替信号Ｖｓｅｌがハイレベルの定常状態においては、遮断トランジスタ１９がオンするため、放電トランジスタの誤オンの可能性はない。

定電圧電源回路１ａにおいては、時定数は、放電回路９の放電トランジスタ１７のオン抵抗Ｒｏｎと平滑コンデンサ１０の静電容量とで定まる。例えば、放電トランジスタ１７のオン抵抗Ｒｏｎを４ｋΩとすると、電圧切替時間は、４ｍｓに短縮される。
なお、比較回路１８に入力オフセットがある場合について説明したが、増幅回路１５に入力オフセットがある場合も同様にアンダーシュートが生じる可能性がある。
次に上記のアンダーシュートの可能性を解決した実施形態について説明する。

図５は、第３の実施形態に係る定電圧電源回路の構成を例示する回路図である。
図５に表したように、定電圧電源回路１ｂにおいては、図３に表した定電圧電源回路１ａの電圧検出回路７を電圧検出回路７ａに置き換えて構成されている。これ以外の点については、定電圧電源回路１ａと同様である。なお、図５においては、図３と同一の要素には、同一の符号を付している。

電圧検出回路７ａにおいては、電圧検出回路７の第２の抵抗１２が、第２の抵抗１２ａ、１２ｂに置き換えられている。第２の抵抗１２ａと第２の抵抗１２ｂとは、直列に接続されている。
第１の電圧Ｖａは、第１の抵抗１１と第２の抵抗１２ａとの接続点に生成され、第２の電圧Ｖｂは、第２の抵抗１２ａと第２の抵抗１２ｂとの接続点に生成される。

第２の抵抗１２ａ及び第２の抵抗１２ｂの抵抗値をそれぞれＲ２ａ、Ｒ２ｂとする。また、Ｒ２＝Ｒ２ａ＋Ｒ２ｂとすると、第１の電圧Ｖａは、定電圧電源回路１、１ａと同様である。
第２の電圧Ｖｂの絶対値は、第２の抵抗１２ａの両端の電圧降下分だけ第１の電圧Ｖａの絶対値よりも低い。第２の電圧Ｖｂの絶対値は、第１の電圧Ｖａの絶対値よりも増幅回路１５及び比較回路１８の入力オフセット分よりも低い値に設定される。

図６は、図５に表した定電圧電源回路の主要な信号の波形図であり、（ａ）は電圧切替信号Ｖｓｅｌ、（ｂ）は出力電圧Ｖｏｕｔ、（ｃ）は第１の電圧Ｖａ、（ｄ）は放電トランジスタのゲート電圧Ｖｇを表す。
図６においては、横軸に時間ｔをとって各信号、電圧の波形図を表している。また、例として、出力電圧Ｖｏｕｔが、高い電圧として２．９Ｖ、低い電圧として１．８Ｖに切り替えて出力する場合を例示している。なお、図示を省略しているが、第２の電圧Ｖｂの絶対値は、第１の電圧Ｖａの絶対値よりも第２の抵抗１２ａの電圧降下分だけ低い。また、各電圧は正極性のため、「絶対値」の語は、適宜省略する。

電圧切替信号Ｖｓｅｌがハイレベルのとき（図６（ａ））、出力電圧Ｖｏｕｔは、高い電圧として２．９Ｖである（図６（ｂ））。定常状態において、第１の電圧Ｖａは、増幅回路１５の入力オフセットを無視すれば、基準電圧Ｖｒｅｆに等しい（図６（ｃ））。また、第２の電圧Ｖｂは、比較回路１８の入力オフセットを考慮しても基準電圧Ｖｒｅｆよりも高くないため、放電トランジスタ１７のゲート電圧Ｖｇはローレベルである。

また、遮断トランジスタ１９がオンしているため、出力電圧Ｖｏｕｔや第２の電圧Ｖｂがノイズなどにより変動しても、放電トランジスタ１７のゲート電圧Ｖｇはローレベルに維持される。（図６（ｄ））。したがって、放電トランジスタ１７はオフであり、放電トランジスタ１７は、出力トランジスタ６及び電圧検出回路７の動作に影響を与えない。

時間ｔ＝ｔ_１において、電圧切替信号Ｖｓｅｌがハイレベルからローレベルに変化して出力電圧Ｖｏｕｔが切り替えられる（図６（ａ））。遮断トランジスタ１９はオフになる。
電圧検出回路７ａにおける出力電圧Ｖｏｕｔをｋ：１に分割して接地端子側に第１の電圧Ｖａを生成する比率ｋは、Ｒ１×（Ｒ２＋Ｒ３）／（Ｒ２×Ｒ３）からＲ１／Ｒ２に小さくなる。しかし、平滑コンデンサ１０に蓄積された電荷により、出力電圧Ｖｏｕｔは下がらない（２．９Ｖ）。そのため、第１の電圧Ｖａは、Ｖｏｕｔ×Ｒ２／（Ｒ１＋Ｒ２）に瞬間的に上昇する（約２．２６Ｖ、図４（ｃ））。なお、Ｒ２＝Ｒ２ａ＋Ｒ２ｂである。第１の電圧Ｖａ及び第２の電圧Ｖｂは、基準電圧Ｖｒｅｆよりも高くなる。

第２の電圧Ｖｂが、基準電圧Ｖｒｅｆよりも高いため、比較回路１８は、放電トランジスタ１７のゲート電圧Ｖｇとしてハイレベルを出力する（図６（ｄ））。放電トランジスタ１７はオンして、出力端子３と接地端子４との間に接続された平滑コンデンサ１０に蓄積された電荷を接地端子４に放電する。

したがって、出力電圧Ｖｏｕｔは、放電トランジスタ１７のオン抵抗と平滑コンデンサ１０の静電容量とで定める時定数で、急速に低下する（図６（ｂ））。また、出力電圧Ｖｏｕｔの低下にともない、第１の電圧Ｖａは、基準電圧Ｖｒｅｆまで急速に低下する（図６（ｃ））。

時間ｔ＝ｔ_３で第２の電圧Ｖｂが基準電圧Ｖｒｅｆより入力オフセット分低くなったとき、比較回路１８は、ゲート電圧Ｖｇとしてローレベルを出力する（図６（ｄ））。放電トランジスタ１７はオフになり、平滑コンデンサ１０に蓄積されていた電荷の接地端子４への放電が遮断される。

このとき、第１の電圧Ｖａは、第２の電圧Ｖｂよりも第２の抵抗１２ａの電圧降下分だけ高く、出力電圧Ｖｏｕｔは、まだ所望の低い電圧１．８Ｖになっていない（図６（ｂ）の一点鎖線Ｐで囲んだ部分）。したがって、アンダーシュートは生じない。その後出力電圧Ｖｏｕｔは、所望の低い電圧１．８Ｖになる。

その後、制御回路８は、第１の電圧Ｖａを基準電圧Ｖｒｅｆと等しくなるように制御し、出力電圧Ｖｏｕｔは一定値に安定化される（図６（ｂ））。
また、出力電圧Ｖｏｕｔが所望の低い電圧１．８Ｖになったとき、第２の電圧Ｖｂは、基準電圧Ｖｒｅｆよりも十分低いため、ノイズなどにより比較回路１８がゲート電圧Ｖｇとしてハイレベルを出力することはない。放電トランジスタ１７が誤オンすることはない。

このように電圧切替信号Ｖｓｅｌが変化して出力電圧Ｖｏｕｔの絶対値が低下するときは、放電トランジスタ１７のオン抵抗と平滑コンデンサ１０の静電容量とで定まる時定数で、出力電圧Ｖｏｕｔの絶対値は急速に低下する。また、比率ｋが相対的に大きい電圧切替信号Ｖｓｅｌがハイレベルの定常状態においては、遮断トランジスタ１９がオンするため、放電トランジスタ１７の誤オンの可能性はない。さらに比率ｋが相対的に小さい電圧切替信号Ｖｓｅｌがローレベルの定常状態においては、比較回路１８の第２の電圧Ｖｂの絶対値が基準電圧Ｖｒｅｆの絶対値よりも十分低いため、放電トランジスタ１７の誤オンの可能性はない。また、出力電圧Ｖｏｕｔの絶対値が所望の低い電圧よりも低下するアンダーシュートの可能性もない。

なお、電源電圧Ｖｄｄが正極性の場合を例に、定電圧電源回路１、１ａ、１ｂの構成について説明したが、同様に負の電源電圧Ｖｄｄの絶対値を降圧した出力電圧Ｖｏｕｔを生成する定電圧電源回路を構成することもできる。

本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。

１、１ａ、１ｂ…定電圧電源回路、２…電源端子、３…出力端子、４…接地端子、６…出力トランジスタ、７、７ａ…電圧検出回路、８…制御回路、９、９ａ…放電回路、１０…平滑コンデンサ、１１…第１の抵抗、１２、１２ａ、１２ｂ…第２の抵抗、１３…第３の抵抗、１４…第１のスイッチ素子、１５…増幅回路、１６…基準電圧生成回路、１７…放電トランジスタ、１８…比較回路、１９…遮断トランジスタ

Claims

電源とコンデンサが接続される出力との間に接続された出力トランジスタと、
前記出力と接地との間に接続され、入力される電圧切替信号に応じて前記出力と前記接地との間の電圧を第１の電圧と、前記第１の電圧と同一極性で絶対値が前記第１の電圧の絶対値以下の第２の電圧と、に分割する電圧検出回路と、
前記第１の電圧と前記出力に生成される電圧の基準となる基準電圧との誤差を検出して前記誤差の絶対値が減少するように前記出力トランジスタを制御する制御回路と、
前記出力と前記接地との間に接続され、前記電圧切替信号の変化後、前記第２の電圧の絶対値が前記基準電圧の絶対値よりも高いとき前記出力から前記接地に前記コンデンサの電荷を放電する放電回路と、
を備えたことを特徴とする定電圧電源回路。
前記電圧検出回路は、前記電圧切替信号に応じて変化する比率ｋ（ｋ≧０）で前記出力と前記接地との間の電圧をｋ：１に分割し、
前記比率は、少なくとも前記電圧切替信号に応じて相対的に大きい比率と、相対的に小さい比率とに変化し、
前記放電回路は、前記電圧切替信号に応じて変化する前記比率が相対的に大きいときは前記放電回路の放電を停止させることを特徴とする請求項１記載の定電圧電源回路。
前記第２の電圧の絶対値は、前記第１の電圧の絶対値よりも低いことを特徴とする請求項１または２に記載の定電圧電源回路。
前記放電回路は、前記出力と前記接地との間に接続され、前記第２の電圧の絶対値が前記基準電圧の絶対値よりも低いときオフし、前記第１の電圧の絶対値が前記基準電圧の絶対値よりも高いときにオンする放電トランジスタを有することを特徴とする請求項１〜３のいずれか１つに記載の定電圧電源回路。
前記電圧検出回路は、
前記出力と前記接地との間に直列に接続された第１の抵抗及び第２の抵抗と、
前記電圧切替信号に応じてオンまたはオフに切り替わる第１のスイッチ素子を介して、前記第１の抵抗または前記第２の抵抗と並列に接続される第３の抵抗と、
を有することを特徴とする請求項１〜４のいずれか１つに記載の定電圧電源回路。
前記コンデンサは、前記出力と前記接地との間に接続されることを特徴とする請求項１〜５のいずれか１つに記載の定電圧電源回路。