JP2000155617A

JP2000155617A - 内部電圧発生回路

Info

Publication number: JP2000155617A
Application number: JP10329187A
Authority: JP
Inventors: Yoichi Hida; 洋一飛田
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 1998-11-19
Filing date: 1998-11-19
Publication date: 2000-06-06
Also published as: US6087813A

Abstract

(57)【要約】【課題】動作環境および製造パラメータの変動の影響
を受けることなく安定に一定の電圧レベルの出力電圧を
生成する。【解決手段】負帰還回路（３１）を用いて出力駆動用
のＭＯＳトランジスタ（２３）のゲート電圧を調整す
る。この負帰還回路（３１）は、出力用ＭＯＳトランジ
スタ（２３）のゲート電圧の変動をそのフィードバック
ループにより抑制し、また出力駆動用ＭＯＳトランジス
タのゲート長とこの負帰還回路（３１）に含まれる構成
要素のトランジスタのゲート長を同じ程度とすることに
より、出力電圧に対する電源電圧依存性を相殺する。出
力電圧は、負帰還回路のバイアス用トランジスタ（２
２）のしきい値電圧および出力駆動用ＭＯＳトランジス
タのしきい値電圧の差で表わされる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、内部電圧発生回
路に関し、特に、動作環境にかかわらず、所望の電圧レ
ベルの電圧を生成することのできる内部電圧発生回路に
関する。より特定的には、携帯型機器に用いられる半導
体集積回路のための、待機時の消費電力が低減された内
部電源回路に関する。

【０００２】

【従来の技術】携帯型機器においては、多様な半導体集
積回路装置が用いられている。このような携帯型機器に
おいて、記憶装置として、スタティック・ランダム・ア
クセス・メモリ（ＳＲＡＭ）が多く用いられる。これ
は、ＳＲＡＭは、待機時の電源電流が通常１μＡ以下と
小さく、携帯型機器において必須である電池駆動を容易
に実現することができるためである。このようなＳＲＡ
Ｍは、高性能化およびコスト低減のために、高密度化お
よび高集積化が進められている。しかしながら、この高
密度／高集積化に伴って、トランジスタ素子が微細化さ
れ、その耐圧が低下する。この耐圧低下による絶縁破壊
を防止するため、電源電圧を低減することが必要とな
る。しかしながら、これらの半導体集積回路装置が使用
される実際のシステムにおいては、種々の部品が用いら
れており、かつ、通常、電源が各部品共通に使用され
る。したがって、ＳＲＡＭのみの事情を考慮して電源電
圧を変更することは困難である。このような事情からＳ
ＲＡＭ外部の電源電圧のレベルを変更せずＳＲＡＭ内部
において電圧レベルの低い電源電圧を生成する電源回路
を用いることが必要となる。

【０００３】図２１は、従来の内部電源回路の構成の一
例を示す図である。図２１において、ＳＲＡＭ１は、周
辺回路およびメモリアレイを含む負荷回路５と、この負
荷回路５に動作電源電圧を供給する内部電源回路１０を
含む。負荷回路５は、この内部電源回路１０からの電源
電圧Ｖｏを動作電源電圧Ｖｃｃｏとして受けて動作す
る。この負荷回路５は、また接地ノード６上の接地電圧
を他方動作電源電圧として使用する。このＳＲＡＭへ、
電池９から電源電圧が供給される。

【０００４】内部電源回路１０は、このＳＲＡＭ１の外
部から与えられる電源電圧（以下、外部電源電圧と称
す）に依存しない一定の基準電圧Ｖｒｅｆを発生する基
準電圧発生回路２と、内部電源線８上の電源電圧Ｖｏと
基準電圧Ｖｒｅｆとを比較し、その比較結果に応じた信
号を出力する差動増幅回路３と、電源ノード７と内部電
源線８の間に接続されかつそのコンダクタンスが差動増
幅回路３の出力信号により制御される電流ドライブトラ
ンジスタ４を含む。電源ノード７へは、電池９からの電
圧が与えられる。電流ドライブトランジスタ４は、ｐチ
ャネルＭＯＳトランジスタで構成される。

【０００５】動作時、差動増幅回路３は、内部電源線８
上の電源電圧Ｖｏと基準電圧Ｖｒｅｆの差に応じた信号
を出力する。電源電圧Ｖｏが基準電圧Ｖｒｅｆよりも高
い場合には、この差動増幅回路３の出力信号はＨレベル
となり、電流ドライブトランジスタ４はオフ状態とな
る。一方、電源電圧Ｖｏが基準電圧Ｖｒｅｆよりも低い
場合には、差動増幅回路３まの出力信号が、その差に応
じたローレベルとなり、電流ドライブトランジスタのコ
ンダクタンスが増加し、電源ノード７から内部電源線８
へ電流が供給され、電源電圧Ｖｏの電圧レベルが上昇す
る。したがって、この内部電源回路１０は、内部電源線
８上の電源電圧Ｖｏを基準電圧Ｖｒｅｆの電圧レベルに
保持する。

【０００６】この内部電源回路１０においては、差動増
幅回路３が直接、電源電圧Ｖｏを生成するのではなく、
差動増幅回路３の出力信号に従って電流ドライブトラン
ジスタ４により電源電圧Ｖｏを生成している。すなわ
ち、電流ドライブトランジスタ４は、差動増幅回路３の
出力信号に従って内部電源線８を駆動するバッファとし
て動作し、等価的に、差動増幅回路３の電流駆動能力を
大きくする。差動増幅回路３および電流ドライブトラン
ジスタ４は、負荷回路５が動作して、数十ｍＡレベルの
電源電流を消費しても、電源電圧Ｖｏの電圧レベルが低
下しないような電流駆動能力を有する。

【０００７】

【発明が解決しようとする課題】図２１に示す内部電源
回路においては、基準電圧発生回路２の内部に含まれる
素子の特性値をレーザトリミング等を用いて調整するこ
とにより、基準電圧Ｖｒｅｆの値を高精度に設定するこ
とができ、応じて電源電圧Ｖｏの電圧レベルも高精度で
設定できる。しかしながら、周知のごとく、差動増幅回
路３は、比較段に対しカレントミラー回路から電流を供
給しており、この電流量に応じて、出力信号の電圧レベ
ルおよび応答速度が決定される。したがって、差動増幅
回路３においては、数μＡ程度の比較的大きな電源電流
（差動増幅回路３の電源ノードから接地ノードへ流れる
電流）が流れ、待機時の電流消費が大きいという問題が
生じる。ＳＲＡＭにおいては、ＤＲＡＭ（ダイナミック
・ランダム・アクセス・メモリ）と異なりチップセレク
ト信号またはチップイネーブル信号が活性化されると、
内部で同時に行および列の選択動作が行なわれる。した
がって、この待機時に差動増幅回路３を非活性状態に保
持した場合、アクティブサイクル（メモリセル選択動作
サイクル）開始時において、差動増幅回路３の活性化が
遅れるとともにスタンバイサイクル時にリーク電流によ
る負荷回路５の動作電源電圧Ｖｃｃｏの低下を補償する
ことができず、安定な動作を保証することができない。
したがって、単純に、待機時この差動増幅回路３の動作
を停止させることはできない。

【０００８】図２２は、従来の内部電源回路の他の構成
を示す図である。図２２において内部電源回路１０は、
電源ノード７とノード１４の間に接続される高抵抗の抵
抗素子１１と、ノード１４と接地ノード６の間に直列に
接続されるｎチャネルＭＯＳトランジスタ１２−１〜１
２−６を含む。これらのｎチャネルＭＯＳトランジスタ
１２−１〜１２−６の各々は、ゲートとドレインが相互
接続される。

【０００９】内部電源回路１０は、さらに、ノード１４
の電圧に従って、電源ノード７から出力ノード１５へ電
流を供給して、出力電圧Ｖｏを生成するｎチャネルＭＯ
Ｓトランジスタで構成される電流ドライブトランジスタ
１３を含む。高抵抗の抵抗素子１１の抵抗値は、ＭＯＳ
トランジスタ１２−１〜１２−６のチャネル抵抗（オン
抵抗）よりも十分大きく設定される。したがって、これ
らのＭＯＳトランジスタ１２−１〜１２−６は、ダイオ
ードモードで動作し、それぞれが、しきい値電圧ＶＮＴ
の電圧降下を生じさせる。したがって、ノード１４の電
圧Ｖ１４は、次式で表わされる。

【００１０】Ｖ１４＝６・ＶＴＮＭＯＳトランジスタ１３は、そのゲート電圧が、ドレイ
ンノードの電圧レベルよりも低いため、ソースフォロワ
モードで動作する。したがって、この出力ノード１５の
出力電圧Ｖｏは、ノード１４の電圧Ｖ１４から、ＭＯＳ
トランジスタ１３のしきい値電圧ＶＴＮ低い電圧レベル
となる。したがって、出力電圧Ｖｏは、次式で表わされ
る。

【００１１】Ｖｏ＝Ｖ１５＝Ｖ１４−ＶＴＮ＝６・ＶＴ
Ｎ−ＶＴＮ＝５・ＶＴＮしきい値電圧ＶＴＮを０．７Ｖとすると、出力電圧Ｖｏ
は、３．５Ｖとなる。

【００１２】この図２２に示す内部電源回路１０の構成
においては、電源電流は、抵抗素子１１の抵抗値で決定
される。抵抗素子１１の抵抗値は、実質的に、無制限に
大きくすることができる（ＭＯＳトランジスタ１２−１
〜１２−６のＰＮ接合のリーク電流を補償するための電
流として、ｐＡのオーダの電流値にまで小さくすること
ができる）。したがって、電源電流は、ＳＲＡＭにおい
てスタンバイリーク電流として要求される１μＡ以下に
設定することは容易であり、待機時の消費電流を低減す
ることができる。

【００１３】しかしながら、このしきい値電圧ＶＴＮに
は、約２ｍＶ／℃程度の温度依存性が存在し、またチッ
プ間において０．１ないし０．２Ｖの製造パラメータの
変動に起因するばらつきが存在する。出力電圧Ｖｏは、
これらのしきい値電圧ＶＴＮの整数倍で与えられてお
り、温度依存性およびばらつきが増幅され、図２２の構
成においては、約１Ｖ程度の変動が生じ、実用上、正確
な電圧レベルの出力電圧Ｖｏを生成することができなく
なるという問題が生じる。

【００１４】上述の内部電源回路の問題は、また、基準
電圧などの所定の電圧レベルの内部電圧を生成する回路
においても同様に生じる。

【００１５】それゆえ、この発明の目的は、低消費電力
で安定に所望の電圧レベルの内部電圧を生成することの
できる内部電圧発生回路を提供することである。

【００１６】この発明の他の目的は、動作環境および製
造パラメータの変動の影響を受けることなく、安定に所
望の電圧レベルの内部電圧を生成することのできる内部
電圧発生回路を提供することである。

【００１７】この発明のさらに他の目的は、特にＳＲＡ
Ｍに適した低消費電力の内部電源回路を提供することで
ある。

【００１８】

【課題を解決するための手段】この発明は、要約すれ
ば、ソースフォロワモードで内部電圧を生成する出力ト
ランジスタのゲート電圧を設定するバイアストランジス
タのバイアス電圧の変動を負帰還により抑制する。

【００１９】また、しきい値電圧のばらつきに対して
は、プログラム素子によるトリミングにより変動を抑制
し、所望の電圧レベルを生成する。

【００２０】なお、請求項１に係る内部電圧発生回路
は、第１のしきい値電圧とゲートとを有し、電源ノード
と出力ノードとの間に接続され、第１のしきい値電圧と
そのゲートの電圧との差に応じた電圧を出力ノードに伝
達するための出力トランジスタと、第１のしきい値電圧
よりも大きな第２のしきい値電圧を有し、定電圧ノード
から電流を供給されて、出力トランジスタのゲートに結
合され、この出力トランジスタのゲートを第２のしきい
値電圧レベルの電圧に設定するためのバイアストランジ
スタと、これらのバイアストランジスタおよび出力トラ
ンジスタに結合され、これらのトランジスタのゲートの
電圧をそれぞれ、定電圧ノードの電圧変化に応じて反対
方向に変化させるためのフィードバック回路を含む。

【００２１】請求項２に係る内部電圧発生回路は、請求
項１のフィードバック回路が、定電圧ノードと第１の内
部ノードとの間に結合される抵抗素子と、第１のノード
の電圧を所定値低下させて出力トランジスタのゲートへ
伝達する降圧素子と、第１のノードの電圧を所定値低下
させてバイアストランジスタのゲートへ伝達するソース
フォロワトランジスタを含む。

【００２２】請求項３に係る内部電圧発生回路は、第１
のしきい値電圧とゲートとを有し、電源ノードと出力ノ
ードとの間に接続され、この第１のしきい値電圧とゲー
トの電圧との差に応じた電圧を出力ノードに伝達するた
めの出力トランジスタと、出力トランジスタのゲートに
結合されてこの出力トランジスタのゲート電圧を設定す
るためのバイアストランジスタと、この出力トランジス
タの出力電圧を所定値シフトしてバイアストランジスタ
のゲートへ伝達するレベルシフトトランジスタとを備え
る。

【００２３】請求項４に係る内部電圧発生回路は、請求
項１から３のいずれかのバイアストランジスタが、互い
に並列に接続される複数のトリミング素子を含む。これ
ら複数のトリミング素子の各々は、導通／非導通がプロ
グラム可能なプログラム素子と、このプログラム素子と
直列に接続されるトランジスタとを含む。

【００２４】請求項５に係る内部電圧発生回路は、請求
項２の降圧素子が、互いに並列に接続されかつ互いに異
なるしきい値電圧を有する複数のトリミングトランジス
タを含む。

【００２５】請求項６に係る内部電圧発生回路は、請求
項５の複数のトリミングトランジスタが、バックゲート
とドレインとが接続される絶縁ゲート型電界効果トラン
ジスタと、バックゲートとソースとが接続される絶縁ゲ
ート型電界効果トランジスタとを含む。

【００２６】請求項７に係る内部電圧発生回路は、請求
項２の回路が、さらに、電源投入に応答して抵抗素子を
短絡するスイッチングトランジスタを備える。

【００２７】請求項８に係る内部電圧発生回路は、請求
項２のバイアストランジスタが、そのゲートが出力トラ
ンジスタのゲートに接続される。

【００２８】請求項９に係る内部電圧発生回路は、請求
項２のバイアストランジスタが、そのドレインが出力ト
ランジスタのゲートに接続される。

【００２９】請求項１０に係る内部電圧発生回路は、請
求項３の回路が、さらに、レベルシフトトランジスタと
定電圧ノードとの間に互いに並列に接続される複数のト
リミング素子をさらに含む。これら複数のトリミング素
子の各々は、導通／非導通がプログラム可能なプログラ
ム素子と、このプログラム素子と直列に接続される抵抗
素子を含む。

【００３０】請求項１１に係る内部電圧発生回路は、請
求項３の回路が、さらに、バイアストランジスタと定電
圧ノードとの間に互いに並列に接続される複数のトリミ
ング素子を含む。これら複数のトリミング素子の各々
は、導通／非導通がプログラム可能なプログラム素子
と、このプログラム素子と直列に接続される抵抗素子を
含む。

【００３１】請求項１２に係る内部電圧発生回路は、請
求項３のバイアストランジスタが、複数の互いに並列に
接続されるトリミング素子を含む。これら複数のトリミ
ング素子の各々は、導通／非導通がプログラム可能なプ
ログラム素子と、このプログラム素子と直列に接続され
る絶縁ゲート型電界効果トランジスタとを含む。

【００３２】請求項１３に係る内部電圧発生回路は、請
求項３の出力トランジスタが、ｐチャネル絶縁ゲート型
電界効果トランジスタで構成される。

【００３３】請求項１４に係る内部電圧発生回路は、請
求項１３のレベルシフトトランジスタが、出力電圧をそ
のゲートに受けるｐチャネル絶縁ゲート型電界効果トラ
ンジスタで構成される。

【００３４】請求項１５に係る内部電圧発生回路は、請
求項１３のレベルシフトトランジスタが、バイアストラ
ンジスタのゲートと出力ノードとの間に接続されかつダ
イオード接続された絶縁ゲート型電界効果トランジスタ
で構成される。

【００３５】請求項１６に係る内部電圧発生回路は、請
求項１３の回路が、さらに、バイアストランジスタと出
力トランジスタの間に結合され、このバイアストランジ
スタのドレイン電圧に従って定電圧ノードから電流を供
給して出力トランジスタのゲート電圧を設定する増幅ト
ランジスタをさらに含む。

【００３６】請求項１７に係る内部電圧発生回路は、請
求項３のレベルシフトトランジスタが、ダイオード接続
された絶縁ゲート型電界効果トランジスタで構成され
る。

【００３７】請求項１８に係る内部電圧発生回路は、請
求項２のソースフォロワトランジスタと出力トランジス
タのゲート長が実質的に同じ長さに設定される。

【００３８】請求項１９に係る内部電圧発生回路は、請
求項３のレベルシフトトランジスタと出力トランジスタ
のチャネル長さが実質的に同じ長さに設定される。

【００３９】請求項２０に係る内部電圧発生回路は、デ
ータに与えられる電圧に応じて出力電圧を生成する出力
トランジスタと、この出力トランジスタのゲート電圧を
設定するためのバイアストランジスタと、出力トランジ
スタおよびバイアストランジスタに結合され、出力トラ
ンジスタのゲートの電圧の変動を抑制するようにバイア
ストランジスタのゲート電圧を調整する負帰還ループを
備える。

【００４０】バイアストランジスタと出力トランジスタ
とを用いることにより、出力電圧はこれらのトランジス
タのしきい値電圧の差により表わされる大きさの電圧と
なり、しきい値電圧の温度依存特性などが相殺される。
また、フィードバック回路によりたとえば電源ノードで
ある定電圧ノードの電圧が変動しても、出力トランジス
タのゲート電圧の変動は抑制される。これにより、動作
環境変動時においても安定に所望のレベルの内部電圧を
生成することができる。

【００４１】また、出力電圧をフィードバックして出力
トランジスタのゲートの電圧を調整することにより、出
力電圧を一定電圧レベルに保持することができる。

【００４２】また、出力トランジスタは、電圧駆動素子
であり、駆動電流が不要であるため、待機時における消
費電力が低減される。

【００４３】

【発明の実施の形態】［出発回路構成］図１は、この発
明に従う内部電源回路の出発回路構成を示す図である。
本発明者は、従来の内部電源回路の有する欠点、すなわ
ち、出力電圧の温度依存性という欠点を解消するため
に、この図１に示す回路構成を考案した。

【００４４】図１において、ＳＲＡＭ１は、従来と同
様、負荷回路５と、負荷回路５に対し動作電源電圧を供
給する内部電源回路１０を含む。負荷回路５は、ＳＲＡ
Ｍ回路であり、メモリセルアレイと、アドレスデコーダ
および入出力制御回路等の周辺回路とを含む。

【００４５】内部電源回路１０は、電源ノード７とノー
ド２５の間に接続される高抵抗の抵抗素子２１と、ノー
ド２５と接地ノード６の間に接続されかつそのゲートお
よびドレインがノード２５に接続されるｎチャネルＭＯ
Ｓトランジスタ２２と、ノード２５の電圧に従って電源
ノード７から出力ノード２４へ電流を供給して出力電圧
Ｖｏを生成するｎチャネルＭＯＳトランジスタ２３を含
む。ＭＯＳトランジスタ２２はしきい値電圧ＶＴを有
し、またＭＯＳトランジスタ２３は、しきい値電圧ＶＴ
Ｎを有する。しきい値電圧ＶＴは、しきい値電圧ＶＴＮ
よりも十分に大きくされる。

【００４６】抵抗素子２１は、ＭＯＳトランジスタ２２
のチャネル抵抗（オン抵抗）よりも十分大きな抵抗値を
有する。したがって、ＭＯＳトランジスタ２２は、ダイ
オードモードで動作し、ノード２５の電圧レベルは、Ｍ
ＯＳトランジスタ２２のしきい値電圧ＶＴの電圧レベル
となる。

【００４７】出力段のＭＯＳトランジスタ２３は、ゲー
ト−ソース間電圧がしきい値電圧ＶＴＮ以下となると非
導通状態となる。一方、このＭＯＳトランジスタ２３
は、ゲート−ソース間電圧がしきい値電圧ＶＴＮよりも
大きくなると導通し、電源ノード７から出力ノード２４
へ電流を供給し、出力電圧Ｖｏの電圧レベルを上昇させ
る。このＭＯＳトランジスタ２３のソースフォロワモー
ドでの動作により、出力電圧Ｖｏは次式で与えられる電
圧レベルとなる。

【００４８】Ｖｏ＝ＶＴ−ＶＴＮＭＯＳトランジスタ２３は、ＳＲＡＭ回路５に含まれる
ＭＯＳトランジスタと同程度のしきい値電圧を有してお
り、しきい値電圧ＶＴＮは、０．７Ｖ程度である。一
方、ＭＯＳトランジスタ２２のしきい値電圧ＶＴは、そ
の値が十分大きくされ、たとえば３．７Ｖの電圧レベル
である。この条件下では、出力電圧Ｖｏは、次式で与え
られる。

【００４９】Ｖｏ＝ＶＴ−ＶＴＮ＝３．７−０．７＝３．０（Ｖ）したがって、ＳＲＡＭ回路５は、動作電源電圧Ｖｃｃｏ
として、約３．０Ｖの電圧を受けることができる。動作
電源電圧Ｖｃｃｏは、内部電源回路１０の出力電圧Ｖｏ
に等しい。出力電圧Ｖｏは、しきい値電圧ＶＴおよびＶ
ＴＮの差により表わされている。したがって、しきい値
電圧ＶＴおよびＶＴＮの温度依存性および製造時におけ
るばらつきが相殺される（製造時において、これらの近
接して配置されるＭＯＳトランジスタ２２および２３の
しきい値電圧のばらつきは、同程度である）。したがっ
て、出力電圧Ｖｏは、温度依存性および製造工程時のし
きい値電圧のばらつきの影響を受けることなくほぼ一定
の電圧レベルとなる。

【００５０】このＭＯＳトランジスタ２２のしきい値電
圧の調整は、ゲート絶縁膜を、たとえば１０００Åない
し２０００Åのように厚くし、一方、ＭＯＳトランジス
タ２３のゲート絶縁膜は、ＳＲＡＭ回路５の構成要素の
ＭＯＳトランジスタと同様約１００Å程度であり、これ
によりしきい値電圧を異ならせることができる。なお、
ＭＯＳトランジスタ２２のしきい値電圧ＶＴの微調整が
必要な場合には、そのゲート電極直下の基板領域表面に
不純物イオン注入を行なうことにより微調整が実現され
る。高抵抗の抵抗素子２１は、ポリシリコン等の高融点
金属、または不純物拡散抵抗または抵抗接続されるＭＯ
Ｓトランジスタ（絶縁ゲート型電界効果トランジスタ）
で構成される。

【００５１】この図１に示す構成においては、抵抗素子
２１の抵抗値を十分大きくすることにより、電源電流
を、待機時１μＡ以下に設定することができ、ＳＲＡＭ
において要求される待機時の電源電流の仕様条件を満た
すことができる。しかしながら、この図１に示す構成に
おいて、出力電圧Ｖｏすなわち動作電源電圧Ｖｃｃｏ
が、電源ノード７の電圧Ｖｃｃに対して依存性を有して
おり、動作環境変動時において、出力電圧Ｖｏ（Ｖｃｃ
ｏ）が変動することが発明者の考察により判明した。

【００５２】図２は、図１に示す内部電源回路の出力ノ
ードおよび内部ノードの電源電圧依存性を示す図であ
る。図２において、横軸は、電源ノード７の電圧Ｖｃｃ
を示し、縦軸に電圧を示す。

【００５３】図１に示す内部電源回路の構成において
は、出力ノード２４の出力電圧Ｖｏが電圧ＶＴ−ＶＴＮ
に到達するまでは、この出力電圧Ｖｏは、外部電源電圧
Ｖｃｃに追随して変化する。これは、ＭＯＳトランジス
タ２３が導通状態となっても、ＭＯＳトランジスタ２２
は非導通状態であり（ＶＴ＞ＶＴＮ）、ノード２５は、
外部電源電圧Ｖｃｃに従って上昇するため、ＭＯＳトラ
ンジスタ２３は、このノード２５の電圧上昇に応じて、
出力ノード２４の出力電圧Ｖｏの電圧レベルを上昇させ
る。外部電源電圧Ｖｃｃがしきい値電圧ＶＴに到達する
と、ＭＯＳトランジスタ２２が導通し、ダイオードモー
ドで動作し、モード２５の電圧レベルを一定電圧レベル
に保持する。したがって、出力電圧Ｖｏは、外部電源電
圧Ｖｃｃが、このしきい値電圧ＶＴよりも高くなって
も、一定電圧ＶＴ−ＶＴＮのレベルに保持されるはずで
ある。

【００５４】しかしながら、実際には、図２において実
線で示すように、出力電圧Ｖｏは、外部電源電圧Ｖｃｃ
の電圧レベル上昇に応じて、上昇する。これは、以下に
説明する２つの要因、すなわち回路的要因およびデバイ
ス的要因による。

【００５５】（１）回路的要因図１において、ノード２５の電圧は、近似的にＭＯＳト
ランジスタ２２により、しきい値電圧ＶＴの電圧レベル
にクランプされる。しかしながら、外部電源電圧Ｖｃｃ
が増大するにつれて、抵抗素子２１を流れる電流が増大
する（ノード２５の電圧を一定に保持するために、抵抗
素子２１における電圧降下を大きくする必要があるた
め）。この電流が増大した場合、ＭＯＳトランジスタ２
２の寄生抵抗（チャネル抵抗）が機能し、この寄生抵抗
による電圧降下が生じる。ＭＯＳトランジスタ２２のド
レイン電圧は、この寄生抵抗成分による電圧量が加算さ
れるため、ノード２５の電圧レベルが上昇する。このノ
ード２５の電圧上昇が、ソースフォロワ動作するＭＯＳ
トランジスタ２３を介して出力電圧Ｖｏに伝達され、そ
の電圧レベルが上昇する。

【００５６】（２）デバイス的要因外部電源電圧Ｖｃｃが増大するにつれて、出力ＭＯＳト
ランジスタ２３のドレイン−ソース間電圧が大きくな
る。この条件下において、出力ＭＯＳトランジスタ２３
のドレイン部で空乏層が広がり、その実効チャネル長が
短くなる。この実効チャネル長が短くなった場合、出力
ＭＯＳトランジスタ２３の電流駆動能力は、チャネル幅
とチャネル長の比で表わされるため、この出力ＭＯＳト
ランジスタ２３の電流駆動能力が増大し、出力電圧Ｖｏ
の電圧レベルが上昇する。このドレイン部における空乏
層の広がりは、ドレイン部のＰＮ接合の逆バイアス状態
が大きくなるため生じる。特に、出力ＭＯＳトランジス
タ２３のような出力駆動用のトランジスタにおいては、
その電流駆動能力を大きくするために、トランジスタの
ゲート長が設計レベルの最短値程度まで短くされる（ゲ
ート幅とゲート長の比をできるだけ大きくするため）。
したがって、この空乏層の広がりにより実効チャネル長
が短くなる影響が大きくなる。また、いわゆる短チャネ
ル効果が生じると、出力ＭＯＳトランジスタ２３のしき
い値電圧も小さくなるため、この出力電圧Ｖｏの電圧レ
ベルが上昇する。これらの要因により、出力ノード２４
からの出力電圧Ｖｏが、ノード２５の電圧レベルより高
くなる。

【００５７】このような外部電源電圧Ｖｃｃの上昇に伴
って内部電源電圧Ｖｃｃｏの電圧レベルが上昇する場
合、ＳＲＡＭ回路５におけるＭＯＳトランジスタの動作
速度が速くなり、内部回路の動作タイミングが設計タイ
ミングと異なり、安定動作を保証することができなくな
る。

【００５８】実使用において、多少の電源電圧依存性が
存在しても、このＳＲＡＭを使用することができる場合
は存在する。しかしながら、外部電源電圧Ｖｃｃの変動
に対しＳＲＡＭ回路を安定に動作させるためには、この
外部電源電圧依存性をできるだけ小さくすることが望ま
しい。図１において、このバイアス用のＭＯＳトランジ
スタ２２をｐチャネルＭＯＳトランジスタで置換えて
も、同様の問題が生じる。そこで、以下に、この図１に
示す内部電源回路の有する問題点を解消するための内部
電圧発生回路について説明する。

【００５９】［実施の形態１］図３は、この発明の実施
の形態１に従う内部電源回路の構成を示す図である。図
３において、内部電源回路１０は、電源ノード７とノー
ド３０の間に接続されかつ抵抗値Ｒ１を有する抵抗素子
２１と、電源ノード７とノード２７の間に接続されかつ
そのゲートがノード３０に接続されるｎチャネルＭＯＳ
トランジスタ２６と、ノード３０とノード２５の間に接
続されかつそのゲートがノード３０に接続されるｎチャ
ネルＭＯＳトランジスタ２８と、ノード２５と接地ノー
ドとの間に接続されかつそのゲートがノード２７に接続
されるｎチャネルＭＯＳトランジスタ２２と、ノード２
７と接地ノード６の間に接続されかつ抵抗値Ｒ２を有す
る抵抗素子２９を含む。抵抗素子２１および２９ならび
にＭＯＳトランジスタ２２、２６および２８は、バイア
ス用のＭＯＳトランジスタ２２を中心とする負帰還回路
３１を構成する。抵抗素子２１の抵抗値Ｒ１は、ＭＯＳ
トランジスタ２８および２２のチャネル抵抗（オン抵
抗）よりも十分大きな値に設定され、また抵抗素子２９
の抵抗値Ｒ２は、ＭＯＳトランジスタ２６のチャネル抵
抗（オン抵抗）よりも十分大きな値に設定される。

【００６０】内部電源回路１０は、さらに、電源ノード
７と出力ノード２４の間に接続されかつそのゲートにノ
ード２５の電圧を受けるｎチャネルＭＯＳトランジスタ
２３を含む。この出力ＭＯＳトランジスタ２３は、しき
い値電圧ＶＴＮを有する。次に、この図３に示す内部電
源回路１０の動作について説明する。

【００６１】抵抗素子２１の抵抗値Ｒ１は、ＭＯＳトラ
ンジスタ２８のチャネル抵抗よりも十分大きな値に設定
されており、ＭＯＳトランジスタ２８はダイオードモー
ドで動作する。ＭＯＳトランジスタ２２は、ノード２７
の電圧に応じた電流を接地ノード６へ放電し、ノード２
５の電圧レベルを適当な値に設定する。ＭＯＳトランジ
スタ２６は、そのゲートにドレイン電圧よりも低い電圧
を受けており、またオン抵抗が抵抗素子２９の抵抗値Ｒ
２よりも十分小さく、ソースフォロワモードで動作す
る。ノード３０の電圧が上昇したとき、ＭＯＳトランジ
スタ２６のソースフォロワモード動作により、ノード２
７へこの上昇電圧が伝達される。応じて、ＭＯＳトラン
ジスタ２２のコンダクタンスが大きくなり、ノード２５
の電圧レベルを低下させる（より多くの電流を引抜
く）。これにより、ノード３０の電圧レベルが低下す
る。

【００６２】逆に、ノード３０の電圧レベルが低下した
とき、ＭＯＳトランジスタ２６のソースフォロワモード
動作により、ノード２７の電圧レベルが低下し、応じて
ＭＯＳトランジスタ２２のコンダクタンスが小さくなり
（放電電流量が小さくなり）ノード２５の電圧レベルが
上昇し、応じてノード３０の電圧レベルが上昇する。し
たがって、ＭＯＳトランジスタ２８および２２のサイズ
を適当に選択することにより、ノード２５の電圧レベル
を、外部電源電圧Ｖｃｃの変動にかかわらず、一定に保
持することができる。この図３に示す負帰還回路の作用
について、以下により詳細に説明する。

【００６３】（１）デバイス的な要因通常、出力ＭＯＳトランジスタ２３は、その電流駆動能
力を大きくするため、ゲート長ができるだけ短くされ
る。このようなゲート長の短いＭＯＳトランジスタを用
いた場合、そのゲート電圧であるノード２５の電圧の電
源電圧依存性をゼロにしても、ノード２４の出力電圧Ｖ
ｏは、先に説明したように、電源電圧依存性を有する。
出力ＭＯＳトランジスタ２３は、ソースフォロワモード
で動作しているため、この出力電圧Ｖｏの増大を抑制す
るためには、出力ＭＯＳトランジスタ２３のゲート電圧
を減少させることが必要である。出力ＭＯＳトランジス
タ２３のドレイン−ソース間電圧（外部電源電圧Ｖｃｃ
と出力電圧Ｖｏの差）と同程度の電圧が、ＭＯＳトラン
ジスタ２６のドレイン−ソース間に印加される。したが
って、ＭＯＳトランジスタ２６のゲート長（チャネル
長）Ｌａと、出力ＭＯＳトランジスタ２３のゲート長Ｌ
ａとを同程度の値に設定する。これにより、ＭＯＳトラ
ンジスタ２６のソース電圧には、この出力ＭＯＳトラン
ジスタ２３と同様の外部電源電圧依存性が生じる。ノー
ド２７の電圧が、ＭＯＳトランジスタ２６の外部電源電
圧依存性により上昇するが、このノード２７の電圧上昇
は、ＭＯＳトランジスタ２２および２６による負帰還に
より相殺され（ＭＯＳトランジスタ２２のコンダクタン
スが増大する）、ノード２５の電圧レベルが低下する。

【００６４】すなわち、出力ＭＯＳトランジスタ２３の
ドレイン−ソース間電圧の外部電源電圧依存性により、
出力電圧Ｖｏが上昇したとき、同様の外部電源電圧依存
性を有するＭＯＳトランジスタ２６により、ノード２７
の電圧レベルが上昇し、ＭＯＳトランジスタ２２のコン
ダクタンスが増加し、ノード２５の電圧レベルを低下さ
せる。これにより、出力ＭＯＳトランジスタ２３のコン
ダクタンスが小さくなり、電源ノード７から出力ノード
２４への電流量が低減され、出力電圧Ｖｏの上昇が抑制
される。これは、また、出力ＭＯＳトランジスタ２３の
ソースフォロワモード動作により、そのゲート電圧の低
下が出力ノード２４に伝達されるため、出力電圧Ｖｏの
上昇が抑制されると言い換えても同じである。

【００６５】したがって、図４に示すように、外部電源
電圧Ｖｃｃが上昇した場合、ノード２７の電圧レベルが
上昇し、一方ノード２５の電圧レベルが低下するため、
ノード２４の出力電圧Ｖｏは、ほぼ一定となり、その出
力電圧Ｖｏの外部電源電圧依存性をほぼゼロとすること
ができる。

【００６６】このとき、ＭＯＳトランジスタ２２のコン
ダクタンス変化による電流量変化が、ＭＯＳトランジス
タ２８のチャネル抵抗による電圧降下量に影響を及ぼさ
ない程度に、このＭＯＳトランジスタ２２および２８の
サイズを調整することにより、ノード２５の電圧により
出力電圧Ｖｏの外部電源電圧Ｖｃｃに対する依存性を相
殺することができる（ＭＯＳトランジスタ２２のサイズ
（チャネル幅とチャネル長の比）を、ＭＯＳトランジス
タ２８のそれよりも十分大きくする）。

【００６７】安定動作時においては、ＭＯＳトランジス
タ２２の電流供給力を十分大きくすることにより、ノー
ド２７の電圧レベルが、ＭＯＳトランジスタ２２のしき
い値電圧ＶＴレベルとなる。ノード３０の電圧レベル
は、ＭＯＳトランジスタ２６のソースフォロワモード動
作により、ノード２７の電圧ＶＴよりも、このＭＯＳト
ランジスタ２６のしきい値電圧ＶＴＮ２６だけ高い値と
なる。したがって、ノード３０の電圧Ｖ３０は、次式で
表わされる。

【００６８】Ｖ３０＝ＶＴ＋ＶＴＮ２６一方、ノード２５はダイオード接続されたＭＯＳトラン
ジスタ２８の効果により、ノード３０の電圧Ｖ３０より
もＭＯＳトランジスタ２８のしきい値電圧ＶＴＮ２８だ
け低い値となる。したがって、ノード２５の電圧Ｖ２５
は次式で表わされる。

【００６９】Ｖ２５＝Ｖ３０−ＶＴＮ２８＝ＶＴ＋ＶＴ
Ｎ２６−ＶＴＮ２８ノード２４の出力電圧Ｖｏは、ノード２５の電圧Ｖ２５
から、ＭＯＳトランジスタ２３のしきい値電圧ＶＴＮ２
３だけ低い値となり、したがって次式で表わされる。

【００７０】Ｖｏ＝Ｖ２５−ＶＴＮ２３＝ＶＴ＋ＶＴＮ２６−ＶＴＮ２８−ＶＴＮ２３上式において、ＶＴＮ２６＝ＶＴＮ２８＝ＶＴＮ２３＝
ＶＴＮとすると、出力電圧Ｖｏは次式で表わされる。

【００７１】Ｖｏ＝ＶＴ−ＶＴＮしたがって、この図３に示す内部電源回路を利用すれ
ば、高抵抗素子２１および２９により、負帰還回路３１
の電源電流は、待機時極めて小さく、１μＡ程度のＳＲ
ＡＭに適した電流値を実現することができる。また負帰
還回路３１において出力電圧Ｖｏの外部電源電圧Ｖｃｃ
に対する依存性をなくすことができる。出力電圧Ｖｏ
は、ＭＯＳトランジスタ２２および出力ＭＯＳトランジ
スタ２３のしきい値電圧の差で表わされており、しきい
値電圧の影響は相殺される。これにより、動作環境の変
化にかかわらず安定に一定のレベルの出力電圧Ｖｏを発
生することができる。

【００７２】［実施の形態２］図５は、この発明の実施
の形態２に従う内部電源回路の構成を示す図である。図
５において、この内部電源回路１０は、外部電源ノード
７から出力ノード２０に電流を供給して出力電圧Ｖｏを
生成するｎチャネルＭＯＳトランジスタで構成される出
力ＭＯＳトランジスタ２３と、この出力ＭＯＳトランジ
スタ２３のゲート電圧を一定電圧レベルに保持するバイ
アス回路３５を含む。バイアス回路３５は、電源ノード
７とノード４２の間に接続される抵抗値Ｒ３を有する高
抵抗抵抗素子４０と、ノード４２と接地ノード６の間に
接続されかつそのゲートに出力ノード２４の出力電圧Ｖ
ｏを受けるｐチャネルＭＯＳトランジスタ４１と、電源
ノード７とノード２５の間に接続される抵抗値Ｒ１を有
する抵抗素子２１と、ノード２５と接地ノード６の間に
接続されるｎチャネルＭＯＳトランジスタ（バイアスト
ランジスタ）２２を含む。抵抗素子４０および２１の抵
抗値Ｒ３およびＲ１は、それぞれ、ＭＯＳトランジスタ
４１および２２のチャネル抵抗よりも十分大きい値に設
定される。ＭＯＳトランジスタ４１は、しきい値電圧Ｖ
ＴＰ４１を有し、かつソースフォロワモードで動作し、
ノード４２の電圧Ｖ４２を、次式で示される電圧レベル
に設定する。

【００７３】Ｖ４２＝｜ＶＴＰ４１１＋Ｖｏノード２５の電圧レベルが上昇すると、出力ＭＯＳトラ
ンジスタ２３のコンダクタンスが大きくなり、出力ノー
ド２４からの出力電圧Ｖｏの電圧レベルが上昇し、応じ
てノード４２の電圧レベルが上昇する。このノード４２
の電圧上昇に応じて、ＭＯＳトランジスタ２２のコンダ
クタンスが大きくなり、ノード２５の電圧レベルを低下
させる。ノード２５の電圧レベルが低下すると、ＭＯＳ
トランジスタ２３のソースフォロワ動作により、出力ノ
ード２４からの出力電圧Ｖｏの電圧レベルが低下し、応
じて、ＭＯＳトランジスタ４１のソースフォロワモード
動作を介してノード４２の電圧レベルが低下する。この
場合には、ＭＯＳトランジスタ２２のコンダクタンスが
小さくなり、ノード２５の電圧レベルが上昇する。

【００７４】したがって、この出力ノード２４からＭＯ
Ｓトランジスタ４１および２２を介してフィードバック
経路により、ノード２５の電圧レベルが、ほぼ一定の電
圧レベルに保持される。抵抗素子２１の抵抗値Ｒ１は、
ＭＯＳトランジスタ２２のオン抵抗よりも十分大きな値
に設定されている。したがって、安定時には、ＭＯＳト
ランジスタ２２のゲート電圧、すなわちノード４２の電
圧レベルは、ＭＯＳトランジスタ２２のしきい値電圧Ｖ
Ｔの電圧レベルに保持される。したがって、出力電圧Ｖ
ｏは、次式で表わされる。

【００７５】Ｖｏ＝ＶＴ−｜ＶＴＰ４１｜出力電圧Ｖｏは、しきい値電圧ＶＴとＭＯＳトランジス
タ４１のしきい値電圧の絶対値｜ＶＴＰ４１｜との差に
ある。したがって、この電圧ＶＴおよび｜ＶＴＰ４１｜
の温度依存性および製造時におけるばらつきが相殺さ
れ、安定に、所望のレベルの出力電圧Ｖｏを生成するこ
とができる。

【００７６】また、この図５に示す回路においては、出
力ノード２４を含む負帰還回路が形成されている。外部
電源電圧Ｖｃｃの電圧レベルが上昇し、出力ノード２４
からの出力電圧Ｖｏが増加しても、前述のごとく、ＭＯ
Ｓトランジスタ４１および２２の作用によりノード２５
の電圧レベルが低下し、ＭＯＳトランジスタ２３のソー
スフォロワ動作により、出力電圧Ｖｏの電圧レベルを低
下させる。したがって、外部電源電圧Ｖｃｃの上昇時、
この負帰還ループにより、出力電圧Ｖｏを低下させる方
向に負帰還がかかり、出力電圧Ｖｏは、外部電源電圧Ｖ
ｃｃの変動にかかわらず一定の電圧レベルに保持され
る。

【００７７】また、負荷（ＳＲＡＭ回路）が動作し、大
きな電流が消費されて、出力電圧Ｖｏが低下する場合、
ノード４２の電圧が低下し、ノード２５の電圧レベルが
上昇する。したがって、出力電圧Ｖｏは、この負荷電流
の変化に依存せず、一定の電圧レベルに保持することが
でき、出力負荷変動時に対しても、一定のレベルの出力
電圧ＶｏをＳＲＡＭ回路へ供給することができ、ＳＲＡ
Ｍ回路を安定に動作させることができる。

【００７８】ＭＯＳトランジスタ２３は、その電流駆動
能力を大きくするため、ゲート長は、設計レベルの最小
値程度にまで短くされる。この場合、先の実施の形態１
と同様、出力ＭＯＳトランジスタ２３の実効チャネル長
が短くなり、出力電圧Ｖｏが増大する傾向がある。この
場合、ＭＯＳトランジスタ４１のゲート長は出力ＭＯＳ
トランジスタ２３のゲート長と同程度であり、その影響
を相殺させることができる。ＭＯＳトランジスタ４１
に、実効的に短チャネル効果を生じさせ、出力電圧Ｖｏ
の上昇時、この短チャネル効果により電流を増加させ、
ＭＯＳトランジスタ４１のチャネル抵抗成分による電圧
降下を生じさせて、ノード４２の電圧レベルを上昇させ
る。これにより、ノード２５の電圧レベルが、コンダク
タンスが大きくされたＭＯＳトランジスタ２２を介して
低下し、ＭＯＳトランジスタ２３のコンダクタンスが小
さくなり、出力電圧Ｖｏの上昇が抑制される。

【００７９】なお、出力ノード２４と接地ノード６の間
には、高抵抗の抵抗素子４３が接続される。この高抵抗
の抵抗素子４３は、プルダウン抵抗として機能し、出力
電圧Ｖｏが上昇し、ＭＯＳトランジスタ２３が非導通状
態となったとき、この出力電圧Ｖｏの電圧レベルを低下
させる。これにより、出力電圧Ｖｏが不必要に、長期に
わたって所定電圧レベル以上のレベルに保持されるのを
防止する。したがって、図３に示す回路構成において
も、出力ノード２４にこのプルダウン用の抵抗素子４３
が設けられてもよい。

【００８０】［変更例］図６は、この発明の実施の形態
２の変更例の構成を示す図である。この図６に示す構成
は、図５に示す構成と以下の点が異なっている。ノード
４２には、ソースが出力ノード２４に結合されるｎチャ
ネルＭＯＳトランジスタ４４が設けられる。このＭＯＳ
トランジスタ４４は、そのゲートがノード４２に接続さ
れる。他の構成は、図５に示す構成と同じであり、対応
する部分には同一参照符号を付す。

【００８１】抵抗素子４０の抵抗値Ｒ３は、ＭＯＳトラ
ンジスタ４４のチャネル抵抗よりも十分大きな値に設定
されており、したがって、ＭＯＳトランジスタ４４はダ
イオードモードで動作する。したがって、ノード４２の
電圧Ｖ４２は、次式で表わされる。

【００８２】Ｖ４２＝Ｖｏ＋ＶＴＮ４４ここで、ＶＴＮ４４は、ＭＯＳトランジスタ４４のしき
い値電圧を示す。ノード２５の電圧上昇時、出力電圧Ｖ
ｏが上昇し、ノード４２の電圧レベルが上昇する。応じ
て、ＭＯＳトランジスタ２２のコンダクタンスが増加
し、ノード２５の電圧レベルが低下し、出力電圧Ｖｏの
上昇を抑制する。一方、出力電圧Ｖｏの低下時において
は、ノード４２の電圧レベルが低下し、ＭＯＳトランジ
スタ２２のコンダクタンスが小さくなり、ノード２５の
電圧レベルが上昇する。これにより、出力電圧Ｖｏの電
圧レベルが上昇する。したがって、ノード２５の電圧
は、常に、出力電圧Ｖｏが一定の電圧レベルに保持され
るように調整される。ＭＯＳトランジスタ２２のチャネ
ル抵抗は、抵抗素子２１の抵抗値Ｒ１よりも十分小さ
い。したがって、このＭＯＳトランジスタ２２には微小
電流が流れるだけであり、安定時においては、ノード４
２の電圧レベルは、ＭＯＳトランジスタ２２のしきい値
電圧ＶＴレベルとなる。したがって、出力電圧Ｖｏは、
次式で表わされる。

【００８３】Ｖｏ＝ＶＴ−ＶＴＮ４４この場合においても、出力電圧Ｖｏは、ＭＯＳトランジ
スタ２２および４４のしきい値電圧の差で表わされるた
め、その温度依存性および製造のばらつきが相殺され
る。

【００８４】また、この出力ＭＯＳトランジスタ２３の
電源電圧Ｖｃｃ上昇時における実効チャネル長短縮によ
る影響は、ＭＯＳトランジスタ４４のゲート長を、ＭＯ
Ｓトランジスタ２３のゲート長と同程度と設定すること
により相殺することができる。この出力電圧Ｖｏの上昇
時、このＭＯＳトランジスタ４４を流れる電流量が大き
くなり、そのチャネル抵抗による電圧降下をノード４２
に生じさせ、ノード４２の電圧レベルを上昇させる。こ
れにより、ＭＯＳトランジスタ２２のコンダクタンスを
大きくしてノード２５の電圧レベルを低下させる。した
がって、この出力電圧Ｖｏの電源電圧依存性も相殺する
ことができ、動作環境および製造条件の変動の影響を受
けることなく安定に一定の電圧レベルの出力電圧Ｖｏを
生成することができる。

【００８５】［実施の形態３］図７は、この発明の実施
の形態３に従う内部電源回路１０の構成を示す図であ
る。この図７に示す内部電源回路１０においては、出力
ＭＯＳトランジスタ２３のゲート電位を設定するための
バイアス用のＭＯＳトランジスタ２２が、複数のトリミ
ング素子で置換される。他の構成は、図３に示す構成と
同じであり、対応する部分には同一参照番号を付す。

【００８６】複数のトリミング素子は、導通／非導通の
プログラム可能なリンク素子ｆ１〜ｆｎと、これらのリ
ンク素子ｆ１〜ｆｎそれぞれと直列に接続されるｎチャ
ネルＭＯＳトランジスタＴＲ１〜ＴＲｎを含む。リンク
素子ｆ１〜ｆｎは、たとえばレーザにより溶断可能であ
る。ＭＯＳトランジスタＴＲ１〜ＴＲｎのゲートは、共
通に、ノード２７に結合される。

【００８７】出力電圧Ｖｏは、出力ＭＯＳトランジスタ
２３のしきい値電圧ＶＴＮと、バイアス用のＭＯＳトラ
ンジスタ２２のしきい値電圧の差で決定される。したが
って、しきい値電圧が製造パラメータの変動などによ
り、所定値から大きくずれると、出力電圧Ｖｏのレベル
も大きく変化する。ＭＯＳトランジスタＴＲ１〜ＴＲｎ
は、近接して配置されており、しきい値電圧の変動の影
響は同じであり、ほぼ同じしきい値電圧を有すると考え
られる。また、これらのＭＯＳトランジスタＴＲ１〜Ｔ
Ｒｎのチャネル抵抗（オン抵抗）もほぼ同じ程度である
と考えられる。ノード２５と接地ノード６の間に、ＭＯ
ＳトランジスタＴＲ１〜ＴＲｎのチャネル抵抗が並列に
接続される。リンク素子ｆ１〜ｆｎを溶断することによ
り、対応のＭＯＳトランジスタのチャネル抵抗が、ノー
ド２５から切離される。したがって、リンク素子ｆ１〜
ｆｎを溶断することにより、ノード２５に並列に接続さ
れる寄生抵抗（チャネル抵抗）の数が低減され、チャネ
ル抵抗の合成抵抗値が大きくなる。また、電流を駆動す
るトランジスタの数が少なくなり、チャネル抵抗の寄与
が大きくなる。

【００８８】したがって、バイアス用ＭＯＳトランジス
タ２２のしきい値電圧が小さい場合は、リンク素子ｆ１
〜ｆｎの適当な数を溶断することにより、チャネル抵抗
の抵抗値を大きくして、ノード２５の電圧レベルを高く
することができる。これにより、出力電圧Ｖｏの電圧レ
ベルを上昇させることができる。チャネル抵抗の選択的
に溶断により、しきい値電圧Ｖｏの−０．１〜−０．２
Ｖ程度の誤差を補正することができる。

【００８９】なお、出力ノード２４に接続される抵抗素
子４５は、プルダウン素子であり、出力ノード２４の無
負荷時（ＳＲ回路の待機状態時）、出力ノード２４の出
力電圧Ｖｏの電圧レベルが上昇したときに、この出力ノ
ード２４を放電して、この電圧レベルを適正な電圧レベ
ルへ駆動する。

【００９０】また、ＭＯＳトランジスタＴＲ１〜ＴＲｎ
のそれぞれの電流駆動力は、ダイオード接続されたＭＯ
Ｓトランジスタ２８の電流駆動力と少なくとも同程度に
設定される。ノード２５と結合されるＭＯＳトランジス
タＴＲ１〜ＴＲｎの数が変化しても、大きな電流駆動力
でノード２５の放電を行なうことができ、ノード２７
を、これらのＭＯＳトランジスタＴＲ１〜ＴＲｎのしき
い値電圧ＶＴ程度に正確に保持することができる。

【００９１】以上のように、この発明の実施の形態３に
従えば、出力ＭＯＳトランジスタのゲート電位を設定す
るためのバイアスＭＯＳトランジスタのチャネル抵抗を
トリミング可能としているため、チップごとに、ＭＯＳ
トランジスタのしきい値電圧が変動しても、正確に所望
の電圧レベルの出力電圧を得ることができる。

【００９２】［実施の形態４］図８は、この発明の実施
の形態４に従う内部電源回路の構成を示す図である。図
８に示す内部電源回路は、図５に示す内部電源回路と、
抵抗素子４０が抵抗値がトリミング可能なトリマブル抵
抗素子４６で置換される点が異なる。他の構成について
は、図８に示す内部電源回路１０は、図５に示す内部電
源回路と同じ構成を備え、対応する部分には同一参照番
号を付す。

【００９３】トリマブル抵抗素子４６は、電源ノード７
に一端が接続される導通／非導通がプログラム可能なリ
ンク素子ＦＡ１〜ＦＡｎと、これらのリンク素子ＦＡ１
〜ＦＡｎそれぞれとノード４２との間に接続される抵抗
素子ＲＡ１〜ＲＡｎを含む。リンク素子ＦＡ１〜ＦＡｎ
は、レーザにより溶断可能なヒューズ素子でたとえば構
成される。

【００９４】この図８に示す内部電源回路１０の構成に
おいては、ノード４２の電圧レベルが、ＭＯＳトランジ
スタ４１のソースフォロワ動作により、設定される。ト
リマブル抵抗素子４６の抵抗値が十分大きい場合には、
このＭＯＳトランジスタ４１のチャネル抵抗の影響はほ
ぼ無視することができ、ノード４２の電圧Ｖ４２は、出
力電圧ＶｏとＭＯＳトランジスタ４１のしきい値電圧の
絶対値の和で与えられる。一方、このトリマブル抵抗素
子４６の抵抗値が小さくなると、ＭＯＳトランジスタ４
１のチャネル抵抗の影響を無視することができなくな
り、ノード４２の電圧レベルが、このＭＯＳトランジス
タ４１のしきい値電圧の絶対値と、チャネル抵抗の電圧
降下量の和で与えられる。

【００９５】したがって、このトリマブル抵抗素子４６
の抵抗値を小さくすることにより、ノード４２の電圧レ
ベルを高くすることができる。ノード４２の電圧レベル
が上昇すると、ＭＯＳトランジスタ２２のコンダクタン
スが小さくなり、このチャネル抵抗の電圧降下量が増加
し、ノード２５の電圧レベルが低下する。出力ＭＯＳト
ランジスタ２３は、ノード２５の電圧レベルを、ソース
フォロワモード動作で出力ノード２４に伝達している。
したがって、出力電圧Ｖｏの電圧レベルが低下する。リ
ンク素子ＦＡ１〜ＦＡｎを溶断することにより、電源ノ
ード７とノード４２の間に並列に接続される抵抗素子の
数が低減され電源ノード７とノード４２の間の抵抗値が
高くなり、ＭＯＳトランジスタ９４１のチャネル抵抗の
影響が小さくなり、ノード４２の電圧レベルが低下す
る。このノード４２の電圧レベルの低下により、ノード
２５の電圧レベルが上昇し、出力電圧Ｖｏが上昇する。

【００９６】したがって、この図８に示す構成において
も、リンク素子ＦＡ１〜ＦＡｎを適当な数溶断すること
により、トリマブル抵抗素子４６の抵抗値を大きくし
て、出力電圧Ｖｏの電圧レベルを上昇させることができ
る。出力電圧Ｖｏが所定値よりも低い場合、出力電圧Ｖ
ｏを所定の電圧レベルにすることができる。なお、抵抗
素子ＲＡ１〜ＲＡｎが直列に接続され、これらの抵抗素
子ＲＡ１〜ＲＡｎと並列のリンク素子ＦＡ１〜ＦＡｎが
接続される構成においては、リンク素子を溶断すること
により、トリマブル抵抗素子の抵抗値が大きくなり、同
様の効果を得ることができる。ただしこの場合において
は、最小抵抗値は、ＭＯＳトランジスタ４１のチャネル
抵抗よりも十分大きくする必要がある（ソースフォロワ
モード動作を機能させるため）。

【００９７】［変更例１］図９は、この発明の実施の形
態４の変更例１の構成を示す図である。図９に示す内部
電源回路１０は、図５に示す内部電源回路と以下に点に
おいて異なっている。すなわち、図５に示す抵抗素子２
１が、その抵抗値がトリミング可能なトリマブル抵抗素
子４７により置換される。他の構成は、図５に示す構成
と同じであり、対応する部分には同一参照番号を付す。

【００９８】トリマブル抵抗素子４７は、電源ノード７
にその一端が接続されかつ導通／非導通がプログラム可
能なリンク素子ＦＡ１〜ＦＡｎと、これらのリンク素子
ＦＡ１〜ＦＡｎそれぞれとノード２５の間に直列に接続
される抵抗素子ＲＢ１〜ＲＢｎを含む。リンク素子ＦＡ
１〜ＦＡｎは、レーザなどのエネルギ線により溶断可能
なヒューズ素子でたとえば構成される。

【００９９】この図９に示す構成において、リンク素子
ＦＡ１〜ＦＡｎを適当な数溶断すると、電源ノード７と
ノード２５の間の抵抗値が増加する。この場合、ＭＯＳ
トランジスタ２２のオン抵抗（寄生抵抗：チャネル抵
抗）が影響が小さくなり、ノード２５の電圧レベルが低
下する。応じて、このノード２５の電圧低下が、ＭＯＳ
トランジスタのソースフォロワモード動作により出力ノ
ード２４に伝達され、出力電圧Ｖｏが低下する。出力電
圧Ｖｏの低下時、ノード４２の電圧レベルも低下し、Ｍ
ＯＳトランジスタ２２のオン抵抗が増加し、ノード２５
の電圧レベルを上昇させる。ノード２５の電圧レベル
は、このＭＯＳトランジスタ２２のチャネル抵抗（オン
抵抗）とトリマブル抵抗素子４７の抵抗値で決定される
電圧レベルで安定化する。抵抗素子ＲＢ１〜ＲＢｎの抵
抗値は、ＭＯＳトランジスタ２２のチャネル抵抗よりも
十分大きく設定される。したがって、リンク素子ＦＢ１
〜ＦＢｎを適当な数溶断することにより、出力電圧Ｖｏ
の電圧レベルを低下させることができる。

【０１００】［変更例２］図１０は、この発明の実施の
形態４の変更例２の構成を示す図である。図１０に示す
内部電源回路１０は、以下の点が、図５に示す内部電源
回路と構成が異なっている。すなわち、図１０に示す内
部電源回路１０においては、出力ＭＯＳトランジスタ２
３のゲート電位を設定するバイアス用ＭＯＳトランジス
タ２２が、複数の互いに並列に接続されるＭＯＳトラン
ジスタＴＡ１〜ＴＡｎと、これらのＭＯＳトランジスタ
ＴＡ１〜ＴＡｎそれぞれとノード２５の間に接続される
リンク素子ＦＣ１〜ＦＣｎで置換される。リンク素子Ｆ
Ｃ１〜ＦＣｎは、それぞれレーザ等により、溶断可能な
ヒューズ素子で構成される。ＭＯＳトランジスタＴＡ１
〜ＴＡｎのゲートは共通に、ノード４２に接続される。

【０１０１】この図１０に示す内部電源回路１０の構成
において、リンク素子ＦＣ１〜ＦＣｎがすべて導通状態
にあるときには、ＭＯＳトランジスタＴＡ１〜ＴＡｎが
並列にノード２５と接地ノード６との間に接続され、十
分大きな電流駆動力を有しており、合成オン抵抗（チャ
ネル抵抗）が小さく、ノード２５の電圧Ｖ２５は最低値
となる。リンク素子ＦＣ１〜ＦＣｎを適当な数溶断する
と、対応のＭＯＳトランジスタがノード２５から切り離
され、ノード２５と接地ノード２６との間に並列に接続
されるＭＯＳトランジスタの数が低減される。この場合
においては、ＭＯＳトランジスタの合成オン抵抗が大き
くなり、ノード２５の電圧Ｖ２５の電圧レベルが上昇
し、応じて出力ノード２４からの出力電圧Ｖｏの電圧レ
ベルも上昇する。したがって、この図１０に示す内部電
源回路１０の構成においても、リンク素子ＦＣ１〜ＦＣ
ｎを適当な数溶断することにより、出力電圧Ｖｏの電圧
レベルを上昇させることができ、ＭＯＳトランジスタ４
１および２３のしきい値電圧が設計値よりずれている場
合においても、所望の電圧レベルに出力電圧Ｖｏの電圧
レベルを設定することができる。

【０１０２】なお、図８に示す内部電源回路と図９に示
す内部電源回路の構成の組合せおよび図９に示す内部電
源回路と図１０に示す内部電源回路の組合せを用いるこ
とにより、出力電圧Ｖｏの電圧レベルを上昇および低下
両方向に調整することができる。

【０１０３】以上のように、この発明の実施の形態４に
従えば、出力電圧の電圧レベルをトリミング可能にして
いるため、しきい値電圧がばらついても、正確に所望の
電圧レベルの出力電圧を得ることができる。

【０１０４】［実施の形態５］図１１は、この発明の実
施の形態５の内部電源回路の構成を示す図である。図１
１において、この内部電源回路１０は、ノード２５へノ
ード３０の電圧を低下させて伝達するＭＯＳトランジス
タ２８に代えて、並列に配置されるＭＯＳトランジスタ
ＴＢ１〜ＴＢ４およびこれらのＭＯＳトランジスタＴＢ
１〜ＴＢ４と直列に接続されるリンク素子ＦＤ１〜ＦＤ
４を含む。他の構成は図３に示す構成と同じであり、対
応する部分には同一参照番号を付す。

【０１０５】ＭＯＳトランジスタＴＢ１は、ｎチャネル
ＭＯＳトランジスタであり、そのゲートとドレインが結
合され、かつ基板領域がソースに結合される。ＭＯＳト
ランジスタＴＢ２は、ｎチャネルＭＯＳトランジスタで
あり、そのゲートおよびバックゲートがドレインに結合
される。ＭＯＳトランジスタＴＢ３は、ｐチャネルＭＯ
Ｓトランジスタであり、そのゲートおよびバックゲート
がともにドレインに結合される。ＭＯＳトランジスタＴ
Ｂ４は、ｐチャネルＭＯＳトランジスタであり、バック
ゲートがソースに結合され、ゲートがドレインに結合さ
れる。

【０１０６】ＭＯＳトランジスタにおいては、ソースと
バックゲートとが相互接続されている場合、バックゲー
トバイアス効果は生じない。ｎチャネルＭＯＳトランジ
スタにおいては、そのバックゲートがソースに対して正
の電圧にバイアスされると、そのしきい値電圧はさらに
小さくなる。一方、ｐチャネルＭＯＳトランジスタは、
一般に、そのバックゲートがソースに対して負の電圧に
バイアスされると、そのしきい値電圧の絶対値が小さく
なる。したがって、ＭＯＳトランジスタＴＢ１のしきい
値電圧はＭＯＳトランジスタＴＢ２のしきい値電圧より
も大きく、一方ＭＯＳトランジスタＴＢ３のしきい値電
圧の絶対値は、ＭＯＳトランジスタＴＢ４のしきい値電
圧の絶対値よりも小さい。したがって、同一製造工程に
おいてこれらのＭＯＳトランジスタＴＢ１〜ＴＢ４を作
製しても（ＰＭＯＳトランジスタおよびＮＭＯＳトラン
ジスタは別工程）、そのバックゲートの接続態様によ
り、しきい値電圧の値が異なる。したがって、これらの
ＭＯＳトランジスタＴＢ１〜ＴＢ４のいずれかを、有効
とする（対応のリンク素子を導通状態とする）ことによ
り、ノード３０とノード２５の間の電圧降下を適当な値
に設定することができ、応じて、出力電圧Ｖｏの電圧レ
ベルを調整することができる。これは、ノード２５の電
圧は、ＭＯＳトランジスタ２２のしきい値電圧ＶＴとＭ
ＯＳトランジスタ２６のしきい値電圧ＶＴＮ２６との和
から、このダイオード接続されたＭＯＳトランジスタＴ
Ｂ（ＴＢ１−ＴＢ４のいずれか）のしきい値電圧の絶対
値を引いたもので与えられるためである。

【０１０７】なお、このＭＯＳトランジスタＴＢ２およ
びＴＢ３において、バックゲートとドレインとが相互接
続されていても、これらのダイオード接続されたＭＯＳ
トランジスタＴＢ２およびＴＢ３においては、そのしき
い値電圧の絶対値程度の電圧降下が生じるだけであるた
め、ソースおよび基板領域の間のＰＮ接合が順方向にバ
イアスされることはない。これは、ＰＮ接合は、ほぼし
きい値電圧の絶対値と同様の順方向降下電圧を有してい
るためである。したがって、ＭＯＳトランジスタＴＢ２
において、このバックゲートの電圧レベルが、ソースよ
りも高くなっても、そのソース−基板領域の間のＰＮ接
合は非導通状態を維持する。また同様、ＭＯＳトランジ
スタＴＢ３においても、ドレイン電圧が、ソース電圧よ
りもそのしきい値電圧の絶対値小さくなっても、ソース
−基板領域間のＰＮ接合は非導通状態を維持する。

【０１０８】この図１１に示すように、バックゲートの
接続を切換えることにより、しきい値電圧の値を変更す
ることができ、複雑な製造工程を利用することなく、ノ
ード２５の電圧レベルを最適値に設定することができ
る。

【０１０９】［実施の形態６］図１２は、この発明の実
施の形態６に従う内部電源回路１０の構成を示す図であ
る。図１２に示す内部電源回路は、以下の点において、
図３に示す内部電源回路とその構成が異なる。すなわ
ち、高抵抗の抵抗素子２１と並列に、電源投入検出回路
５０からの電源投入検出信号φをゲートに受けるｎチャ
ネルＭＯＳトランジスタ５１が設けられる。他の構成
は、図５に示す構成と同じであり、対応する部分には同
一参照番号を付す。電源投入検出回路５０は、電源ノー
ド７に電源電圧Ｖｃｃが投入されると、所定期間電源投
入検出信号φをＨレベルの活性状態へ駆動する。ＭＯＳ
トランジスタ５１の導通時、抵抗素子２１が短絡され、
ノード３０が、高速で充電される。次に、この図１２に
示す内部電源回路の動作を、図１３に示す信号波形図を
参照して説明する。

【０１１０】電源が投入されると、電源ノード７の電源
電圧Ｖｃｃの電圧レベルが上昇し、電源投入検出回路５
０からの電源投入検出信号φが所定期間Ｈレベルとな
る。この電源投入検出信号φの活性化に応答してＭＯＳ
トランジスタ５１が導通し、ノード３０が、電源ノード
７に結合される。ノード３０には、ＭＯＳトランジスタ
２６のゲート容量が接続されており、このＭＯＳトラン
ジスタ２６のゲート容量を充電するため、ノード３０の
電圧レベルが、電源電圧Ｖｃｃの立上がりよりも少し遅
れて遅い立上がり速度で上昇する。ノード３０の電圧レ
ベルが、しきい値電圧ＶＴＮよりも高くなると、ＭＯＳ
トランジスタ２６および２８が導通する。ＭＯＳトラン
ジスタ２６の導通により、ノード２７の電圧が上昇し、
またノード２５も、ＭＯＳトランジスタ２８を介して充
電され、その電圧レベルが、上昇する。

【０１１１】出力ＭＯＳトランジスタ２３は、大きな出
力負荷を駆動するため、サイズ（Ｗ／Ｌ）が十分大きく
されており、大きなゲート容量を有している。しかしな
がら、電源投入時、ＭＯＳトランジスタ５１およびＭＯ
Ｓトランジスタ２８を介してノード２５が充電されるた
め、高抵抗の抵抗素子２１を介して充電するよりも、は
るかに速い速度でノード２５の電圧レベルが上昇する。
抵抗素子２１の抵抗値Ｒ２１と、出力ＭＯＳトランジス
タ２３のゲート容量ＣのＲＣ遅延によるノード２５の電
圧立上がりにおいても抵抗値Ｒ２１をほぼ無視すること
ができるため、高速でノード２５の電圧レベルが上昇す
る。ノード２５の電圧レベルが、出力ＭＯＳトランジス
タ２３のしきい値電圧ＶＴＮよりも高くなると、出力Ｍ
ＯＳトランジスタ２３が導通し、出力電圧Ｖｏの電圧レ
ベルが上昇する。

【０１１２】したがって、高抵抗の抵抗素子２１を介し
て出力ＭＯＳトランジスタ２３の大きなゲート容量を充
電する場合に比べて、速いタイミングで出力電圧Ｖｏを
所定の電圧レベルへ到達することができ、電源投入後、
速いタイミングで、内部回路を動作可能状態に設定する
ことができる。

【０１１３】［変更例］図１４は、この発明の実施の形
態６の変更例の構成を示す図である。この図１４に示す
内部電源回路においては、出力電圧Ｖｏをフィードバッ
クするバイアス回路３５において、抵抗素子２１と並列
に、電源投入検出回路５０からの電源投入検出信号φを
ゲートに受けるｎチャネルＭＯＳトランジスタ５２が並
列に接続される。他の構成は、図５に示す構成と同じで
あり、対応する部分には同一参照番号を付し、その詳細
説明は省略する。

【０１１４】この図１４に示す内部電源回路１０におい
ても、高抵抗の抵抗素子２１を介して大きなゲート容量
を有する出力ＭＯＳトランジスタ２３のゲートが充電さ
れる。したがって、ノード２５の電圧の上昇速度は遅
く、出力ＭＯＳトランジスタ２３を速いタイミングで導
通状態とすることができず、出力電圧Ｖｏの安定化が遅
れることが考えられる。しかしながら、ＭＯＳトランジ
スタ５２を用いて電源投入時所定期間ノード２５を電源
ノード７に接続することにより、内部ノード２５の電圧
レベルを高速で上昇させることができ、出力電圧Ｖｏを
速いタイミングで安定化させることができる。

【０１１５】以上のように、この発明の実施の形態６に
従えば、出力ＭＯＳトランジスタのゲートを充電するた
めの高抵抗の抵抗素子を、電源投入時短絡するように構
成しているため、電源投入後速いタイミングで出力ＭＯ
Ｓトランジスタを導通状態として、出力電圧Ｖｏを生成
することができ、電源投入後速いタイミングで、出力電
圧Ｖｏ安定化させることができる。

【０１１６】［実施の形態７］図１５は、この発明の実
施の形態７に従う内部電源回路１０の構成を示す図であ
る。図１５において、内部電源回路１０は、電源ノード
７とノード２７の間に接続されかつそのゲートがノード
５５に接続されるｎチャネルＭＯＳトランジスタ２６
と、電源ノード７とノード５５の間に接続される高抵抗
の抵抗素子２１と、ノード５５と接地ノード６の間に接
続されかつそのゲートがノード２７に接続されるｎチャ
ネルＭＯＳトランジスタ２２と、ノード２７と接地ノー
ド６の間に接続される高抵抗の抵抗素子２９と、ノード
２７の電圧レベルに従って、電源ノード７から出力ノー
ド２４へ電流を供給する出力ＭＯＳトランジスタ２３を
含む。出力ノード２４には、またプルダウン用の高抵抗
の抵抗素子４５が接続される。

【０１１７】この図１５に示す内部電源回路１０の構成
においては、ＭＯＳトランジスタ２６のゲート電圧をシ
フトダウンして出力ＭＯＳトランジスタ２３のゲートへ
伝達する電圧降下用のダイオード接続されたＭＯＳトラ
ンジスタは用いられていない。これに代えて、出力ＭＯ
Ｓトランジスタ２３のゲートは、ノード２７に接続され
る。

【０１１８】ＭＯＳトランジスタ２６および２２ならび
に高抵抗の抵抗素子２１および２９は、定電流回路を構
成しており、ノード２７には、一定の電圧が発生する。
ノード５５の電圧レベルの上昇時においては、ＭＯＳト
ランジスタ２６のコンダクタンスが増加し、電源ノード
７からノード２７へ供給される電流量が増加し、ノード
２７の電圧レベルが上昇する。このノード２７の電圧上
昇に従って、ＭＯＳトランジスタ２２のコンダクタンス
が上昇し、ノード５５の電圧レベルを低下させ、ＭＯＳ
トランジスタ２６のコンダクタンスを小さくする。逆
に、ノード５５の電圧レベルが低下すると、ＭＯＳトラ
ンジスタ２６のコンダクタンスが低下し、抵抗素子２９
へ流れる電流量が低下し、ノード２７の電圧レベルが低
下する。応じて、ＭＯＳトランジスタ２２のコンダクタ
ンスが低下し、ＭＯＳトランジスタ２０の駆動電流量が
低下し、ノード５５の電圧レベルが上昇する。これによ
り、ＭＯＳトランジスタ２６のコンダクタンスが再び増
大する。

【０１１９】したがって、このＭＯＳトランジスタ２２
および２６のフィードバックループにより、ノード２７
および５５は、常に一定の電圧レベルに保持される。抵
抗素子２１および２９は、ＭＯＳトランジスタ２２およ
び２６のオン抵抗（チャネル抵抗）よりも十分大きな抵
抗値を有している。ＭＯＳトランジスタ２２および２６
には、微小電流が流れるだけであり、ノード２７の電圧
レベルは、ＭＯＳトランジスタ２２のしきい値電圧ＶＴ
の電圧レベルに保持される。したがって、この図１５に
示す内部電源回路においても、出力電圧Ｖｏの電圧レベ
ルは、ＶＴ−ＶＴＮとなる。したがって、出力電圧Ｖｏ
の温度依存性およびしきい値電圧のばらつきへの依存性
は相殺される。また、ＭＯＳトランジスタ２６のゲート
長を、ＭＯＳトランジスタ２３のゲート長とほぼ同程度
とすることにより、出力電圧Ｖｏの電源電圧依存性を相
殺することができる。これは、電源電圧Ｖｃｃの上昇
時、ＭＯＳトランジスタ２６の短チャネル効果により、
駆動電流が増加すると、ノード２７の電圧レベルが上昇
し、応じてＭＯＳトランジスタ２２のコンダクタンスが
大きくなり、ノード５５の電圧レベルを低下させ、ＭＯ
Ｓトランジスタ２６のコンダクタンスを小さくし、ノー
ド２７の電圧レベルを低下させ、応じて出力ＭＯＳトラ
ンジスタ２３のゲート電圧を低下させ、電源電圧Ｖｃｃ
上昇時における出力電圧Ｖｏの上昇を抑制する。

【０１２０】出力ＭＯＳトランジスタ２３は、ノード２
７の電圧により駆動される。このノード２７の電圧は、
ＭＯＳトランジスタ２６を介して供給される。ＭＯＳト
ランジスタ２６は、抵抗素子２１により駆動される。Ｍ
ＯＳトランジスタ２６のサイズ（チャネル幅とチャネル
長の比Ｗ／Ｌ）は、出力ＭＯＳトランジスタ２３のサイ
ズよりも１／１０ないし１／１００倍程度の小さな値に
設定される。したがって、高抵抗の抵抗素子２１を用い
て出力ＭＯＳトランジスタ２３のゲートを充電する構成
に比べて、高速でＭＯＳトランジスタ２６のゲート容量
を充電することができ、ノード５５の電圧上昇を高速化
でき、このフィードバックループを速いタイミングで機
能させて、ノード２７を所定の電圧レベルへ駆動するこ
とができる。したがって、出力電圧Ｖｏもまた、電源投
入後、速いタイミングで安定化される。

【０１２１】以上のように、この発明の実施の形態７に
従えば、出力ＭＯＳトランジスタを、高抵抗の抵抗素子
を介してそのゲート容量が充電されるソースフォロアＭ
ＯＳトランジスタを介して充電しているため、出力ＭＯ
Ｓトランジスタを高抵抗の抵抗素子を介して充電する必
要がなく、高速で出力電圧Ｖｏを、立上げることができ
る。

【０１２２】［実施の形態８］図１６は、この発明の実
施の形態８に従う内部電源回路１０の構成を示す図であ
る。図１６において、内部電源回路１０からの出力電圧
ＶｏをＳＲＡＭ回路５へ動作電源電圧Ｖｃｃｏとして伝
達する内部電源線８に、安定化容量６０が接続される。
この安定化容量６０は、出力ノード２４に近接して設け
られる。内部電源回路１０には、先の実施の形態１から
７のいずれの構成が用いられてもよい。

【０１２３】ＳＲＡＭ回路５が高速で動作した場合、急
激に大きな電流が内部電源線８に流れる。この内部電源
線８へは、内部電源回路１０に含まれる出力ＭＯＳトラ
ンジスタ２３を介して電流が供給される。この内部電源
線８に流れる負荷電流がこの出力ＭＯＳトランジスタ２
３の供給電流よりも大きい場合には、出力電圧Ｖｏの電
圧レベルが急激に低下し、ＳＲＡＭ回路５を安定に動作
させることができなくなる。この内部電源線８に流れる
大きな負荷電流を、安定化容量６０に蓄積された電荷を
利用して供給する。これにより、出力電圧Ｖｏの急激な
低下を補償することができ、動作電源電圧Ｖｃｃｏを安
定に一定の電圧レベルに保持することができる。この安
定化容量６０の容量値は、ＳＲＡＭ回路５の負荷容量と
高速動作時に流れる消費電流の大きさにより適当な値に
定められる。

【０１２４】以上のように、この発明の実施の形態８に
従えば、内部電源回路１０の出力ノードに安定化容量を
接続しているため、ＳＲＡＭ回路の高速動作時において
急激に大きな電流が消費されても、その消費電流を安定
化容量により補償することができ、内部電源回路の出力
電圧およびＳＲＡＭ回路の動作電源電圧の電圧レベルの
低下を抑制することができる。

【０１２５】［実施の形態９］図１７は、この発明の実
施の形態９に従う内部電源回路１０の構成を概略的に示
す図である。図１７において、内部電源回路１０は、高
電源電圧線７１上の高電圧Ｖｐｐから所定のレベルの電
圧を生成するゲート電圧設定回路７０と、このゲート電
圧設定回路７０の出力電圧をゲートに受けて電源ノード
７から出力ノード２４へ電流を供給する出力ＭＯＳトラ
ンジスタ２３を含む。このゲート電圧設定回路７０は、
先の実施の形態の１から７のいずれの構成であってもよ
く、負帰還回路３１およびバイアス回路３５のいずれで
あってもよい。

【０１２６】高電圧供給線７１上の高電圧Ｖｐｐは、電
源ノード７に与えられる外部電源電圧Ｖｃｃを一方動作
電源電圧として受ける高電圧発生回路７２から生成され
る。この高電圧発生回路７２は、たとえばチャージポン
プ動作により、外部電源電圧Ｖｃｃよりも高い電圧レベ
ルの高電圧ｐｐを生成する。

【０１２７】ゲート電圧設定回路７０は、その内部のＭ
ＯＳトランジスタを動作させるため、その動作電源ノー
ドへ与えられる電圧は、ＶＴ＋ＶＴＮ以上の電圧が必要
である。したがって、外部電源電圧Ｖｃｃの電圧レベル
が低い場合、ゲート電圧設定回路７０は、安定に動作す
ることができなくなる可能性がある。そこで、この外部
電源電圧Ｖｃｃに代えて、高電圧Ｖｐｐを用いて出力Ｍ
ＯＳトランジスタ２３のゲート電圧を設定することによ
り、低電源電圧環境下においても、安定に所望の電圧レ
ベルの出力電圧Ｖｏを生成することができる。

【０１２８】以上のように、この発明の実施の形態９に
従えば、出力ＭＯＳトランジスタのゲート電圧を設定す
る回路へ、外部電源電圧よりも高い高電圧Ｖｐｐを一方
動作電源電圧として与えているため、低電源電圧環境下
においても所望の電圧レベルの出力電圧Ｖｏを生成する
ことができる。

【０１２９】［実施の形態１０］図１８は、この発明の
実施の形態１０に従う内部電源回路１０の構成を示す図
である。図１８に示す内部電源回路１０においては、図
５に示す構成と異なり、出力駆動段は、２つのカスケー
ド接続されるｐチャネルＭＯＳトランジスタ８０および
８２を含む。出力のＭＯＰトランジスタのゲート電位を
設定するためのバイアス設定回路は、図５に示す構成と
同様、出力ノード２４の出力電圧Ｖｏをゲートに受ける
ｐチャネルＭＯＳトランジスタ４１と、このｐチャネル
ＭＯＳトランジスタ４１へ電流を供給する高抵抗の抵抗
素子４０と、ノード４２の電圧をゲートに受けるｎチャ
ネルＭＯＳトランジスタ２２と、このｎチャネルＭＯＳ
トランジスタ２２へ電流を供給する高抵抗の抵抗素子２
１を含む。

【０１３０】出力駆動段は、電源ノード７とノード８５
の間に接続されかつそのゲートにノード２５の電圧を受
けるｐチャネルＭＯＳトランジスタ８０と、ノード８５
と接地ノード６の間に接続される高抵抗の抵抗素子８１
と、電源ノード７と出力ノード２４の間に接続されかつ
そのゲートにノード８５の電圧を受けるｐチャネルＭＯ
Ｓトランジスタ８２を含む。この出力ノード２４にはま
た、プルダウン用の高抵抗の抵抗素子４３が接続され
る。

【０１３１】先の図５に示す構成と同様、ＭＯＳトラン
ジスタ４１は、ソースフォロアモードで動作しており、
モード４２の電圧レベルは、Ｖｏ＋｜ＶＴＰ４１｜で与
えられる。ここで、ＶＴＰ４１は、ＭＯＳトランジスタ
４１のしきい値電圧を示す。出力電圧Ｖｏが上昇する
と、ノード４２の電圧レベルに応じて上昇し、ＭＯＳト
ランジスタ２２のコンダクタンスが上昇し、ノード２５
の電圧レベルが低下する。ノード２５の電圧レベルが低
下すると、ＭＯＳトランジスタ８０のコンダクタンスが
大きくなり、ノード８５の電圧レベルが上昇する。この
ノード８５の電圧上昇に従って、ＭＯＳトランジスタ８
２のコンダクタンスが小さくなり、出力ノード２４への
供給電流が低減され、出力電圧Ｖｏの電圧レベルが低下
する。

【０１３２】一方、出力電圧Ｖｏが低下すると、ノード
４２の電圧レベルも低下し、ＭＯＳトランジスタ２２の
コンダクタンスが小さくなり、ノード２５の電圧レベル
が上昇する。このノード２５の電圧上昇に従ってＭＯＳ
トランジスタ８０のコンダクタンスが小さくなり、ノー
ド８５の電圧レベルが低下する。このノード８５の電圧
低下に従って、ＭＯＳトランジスタ８２のコンダクタン
スが大きくなり、その電流駆動力が大きくされ、電源ノ
ード７から出力ノード２０へ供給する電流が増加する。
これにより、出力電圧Ｖｏの電圧レベルが上昇する。

【０１３３】したがって、先の図５に示す構成と同様、
出力電圧Ｖｏは、負帰還ループにより、所定の電圧レベ
ルで安定化する。抵抗素子２１は高抵抗を有しており、
ＭＯＳトランジスタ２２には微小電流が流れるだけであ
る。したがって、安定状態においては、このノード４２
の電圧レベルは、ＭＯＳトランジスタ２２の有するしき
い値電圧ＶＴの電圧レベルにほぼ等しくなる。したがっ
て、出力電圧Ｖｏは、次式で与えられる。

【０１３４】Ｖｏ＝ＶＴ−｜ＶＴＰ４１｜出力駆動用にｐチャネルＭＯＳトランジスタ８２を利用
することにより、出力用ＭＯＳトランジスタ８２は、そ
のゲート電圧に応じて、電源ノード７から電流を出力ノ
ード２４に供給する。ｎチャネルＭＯＳトランジスタと
異なり、この出力ＭＯＳトランジスタ８２は、ソースフ
ォロアモード動作は行なっておらず、ノード８５の電圧
と電源ノード７の電圧Ｖｃｃの差に応じて、その電流供
給能力が設定される。したがって、ソースフォロアモー
ドで動作するｎチャネルＭＯＳトランジスタを用いる場
合に比べて、この出力ＭＯＳトランジスタ８２の電流供
給能力を十分大きくすることができ、応じて、出力ＭＯ
Ｓトランジスタ８２のサイズを小さくすることができ
る。このｐチャネルＭＯＳトランジスタを出力トランジ
スタとして利用する場合、ゲート−ソース間電圧の絶対
値は、ソースフォロアモードで動作する出力ｎチャネル
ＭＯＳトランジスタのゲート−ソース間電圧に比べて大
きくすることができる。

【０１３５】［変更例］図１９は、この発明の実施の形
態１０の変更例を示す図である。図１９においては、図
１８に示すｐチャネルＭＯＳトランジスタ４１に代え
て、ｎチャネルＭＯＳトランジスタ４４が配置される。
他の構成は、図１８に示す構成と同じであり、対応する
部分には同一参照番号を付す。ＭＯＳトランジスタ４４
は、そのゲートおよびドレインがノード４２に接続さ
れ、ソースが出力ノード２４に接続される。したがっ
て、出力電圧Ｖｏは、ＶＴ−ＶＴＮ４４で与えられる。
ここで、ＶＴＮ４４は、ＭＯＳトランジスタ４４のしき
い値電圧を示す。

【０１３６】ＭＯＳトランジスタ４４はダイオードモー
ドで動作することを除いて、この図１９に示す回路構成
は図１８に示す回路と同様の動作を行なう。したがっ
て、出力段に、出力駆動用のトランジスタとしてｐチャ
ネルＭＯＳトランジスタを用いているため、大きな電流
駆動力を有するＭＯＳトランジスタを小占有面積で実現
することができる。

【０１３７】以上のように、この発明の実施の形態１０
に従えば、出力段にｐチャネルＭＯＳトランジスタを出
力駆動用のトランジスタとして用いているため、小占有
面積で大きな電流駆動力を有する内部電源回路を実現す
ることができる。

【０１３８】［他の適用用途］図２０は、この発明の他
の適用用途を示す図である。図２０においては、内部電
圧発生回路８５が、その出力電圧Ｖｏを内部回路８６へ
与える。内部回路８６は、内部電源線８上の動作電源電
圧Ｖｃｃｏを一方動作電源電圧として受ける。この内部
電圧発生回路８５の構成としては、先の実施の形態１か
ら１０のいずれが用いられてもよい。出力電圧Ｖｏは、
内部回路８６において、基準電圧として用いられる。出
力電圧Ｖｏの電圧レベルは、ＶＴ−ＶＴＮ（ｎチャネル
ＭＯＳトランジスタを用いる場合）で表わされるため、
所望の電圧レベルの出力電圧をしきい値電圧を調整する
ことにより得ることができる。したがって、内部回路８
６において、出力電圧Ｖｏを比較基準電圧として用いる
ことができる。また、定電流源トランジスタを駆動する
ゲート電圧としても、この内部電圧発生回路８５からの
出力電圧Ｖｏを利用することができる。

【０１３９】また、上述の説明において、ＳＲＡＭにお
いて要求される待機状態時の消費電流条件を満たすた
め、その消費電流は、１μＡ程度とされている。しかし
ながら、低消費電力が要求される他の半導体集積回路装
置の電源回路としても、本発明の内部電源回路は利用す
ることができる。また、メモリは、ＳＲＡＭに限定され
ず、フラッシュメモリ等の一括消去型ＥＥＰＲＯＭ（電
気的に書込消去可能な読出専用メモリ）およびダイナミ
ック・ランダム・アクセス・メモリ（ＤＲＡＭ）などに
おいても本発明は適用することができる。

【０１４０】

【発明の効果】以上のように、この発明に従えば、しき
い値電圧の差で表わされる出力電圧を生成するように構
成しているため、しきい値電圧のばらつきおよび温度依
存性の影響を受けることなく安定に所望の電圧レベルの
出力電圧を生成することができる。

【０１４１】請求項１の発明に従えば、バイアス用トラ
ンジスタおよび出力トランジスタのゲート電圧それぞれ
を、このバイアス用トランジスタへ電流を供給する定電
圧ノードの電圧変化に応じて反対方向に変化させるよう
に構成しているため、電源電圧などの電圧の変動の影響
を受けることなく安定に所望の電圧レベルの電圧を生成
することができる。出力電圧は、このバイアス用トラン
ジスタと出力トランジスタのしきい値電圧の絶対値の差
で表わされ、温度依存性およびしきい値電圧のばらつき
の影響を受けることのない電圧を生成することができ
る。

【０１４２】請求項２に係る発明に従えば、フィードバ
ック回路において、抵抗素子、降圧素子およびソースフ
ォロアトランジスタを用いてバイアス用トランジスタの
ゲート電圧およびドレイン電圧を設定しているためフィ
ードバックループにより、定電圧ノードの電圧変動時に
おいても、正確にこの電圧変動を補償することができ
る。

【０１４３】請求項３に係る発明に従えば、出力トラン
ジスタのゲート電圧を調整するバイアス用トランジスタ
のゲートへ、出力電圧をレベルシフトして伝達するよう
に構成しているため、出力電圧の変動を負帰還により抑
制することができ、安定に所望の電圧レベルの電圧を生
成することができる。

【０１４４】請求項４に係る発明に従えば、バイアス用
トランジスタは、複数のトリミング用トランジスタを含
んでおり、しきい値電圧のチップ間ばらつきが生じた場
合においても、このトリミングトランジスタの有効な数
を調整することにより、このチャネル抵抗の合成抵抗を
調整して、しきい値電圧のばらつきを補償することがで
きる。

【０１４５】請求項５に係る発明に従えば、請求項２の
降圧素子を、互いに並列に接続される複数のトリミング
トランジスタで構成しているため、バイアス用トランジ
スタおよび出力用トランジスタのしきい値電圧が製造時
ばらついても、このトリミングトランジスタを用いるこ
とにより、しきい値電圧の変動を抑制することができ
る。

【０１４６】請求項６に係る発明に従えば、トリミング
トランジスタとして、バックゲートとドレインとが接続
されるトランジスタおよびバックゲートとソースとが接
続されるトランジスタを用いているため、何ら製造工程
数を増加させることなく容易にしきい値電圧の異なるト
リミングトランジスタを作製することができる。

【０１４７】請求項７に係る発明に従えば、電源投入
に、出力トランジスタのゲートに接続する抵抗素子を短
絡するように構成しているため、高速で、この出力トラ
ンジスタのゲート電圧を上昇させることができる。

【０１４８】請求項８に係る発明に従えば、バイアス用
トランジスタゲートが出力トランジスタのゲートに接続
されており、出力トランジスタのゲートを、高抵抗素子
を介して駆動する必要がなく、高速で出力トランジスタ
のゲート電圧を立上げることができる。

【０１４９】請求項９に係る発明に従えは、バイアス用
トランジスタのドレインが出力用トランジスタのゲート
に接続されており、バイアス用トランジスタのコンダク
タンス変化により、出力トランジスタのゲート電圧を高
速で変化させることができる。

【０１５０】請求項１０に係る発明に従えば、レベルシ
フト用トランジスタと定電圧ノードの間に複数のトリミ
ング素子を接続し、これら複数のトリミング素子をプロ
グラムするように構成しているため、しきい値電圧の変
動が出力電圧に及ぼす影響を抑制することができる。

【０１５１】請求項１１に係る発明に従えば、バイアス
トランジスタと定電圧ノードとの間に複数のトリミング
素子を接続し、これらのトリミング素子を用いてこの経
路の抵抗値を調整しているため、しきい値電圧変動時に
おいても、このトリミング素子のプログラミングによ
り、出力トランジスタのゲート電圧を調整することがで
き、しきい値電圧の出力電圧に及ぼす影響を抑制するこ
とができる。

【０１５２】請求項１２に係る発明に従えば、バイアス
トランジスタを複数のトリミング素子で構成しており、
しきい値電圧変動時においても、トリミング素子のプロ
グラミングによりそのしきい値電圧変動が出力電圧に影
響を及ぼすのを防止することができる。

【０１５３】請求項１３に係る発明に従えば、出力トラ
ンジスタをｐチャネルＭＯＳトランジスタで構成してい
るため、ソースフォロアトランジスタよりも大きな駆動
力を有する出力トランジスタが実現でき、占有面積を低
減することができる。

【０１５４】請求項１４に係る発明に従えば、レベルシ
フトトランジスタを、出力電圧をゲートに受けるｐチャ
ネルＭＯＳトランジスタで構成しているため、容易にこ
のレベルシフトトランジスタを、ソースフォロアモード
で動作させることができ、正確に出力電圧のレベルシフ
トを行なうことができる。

【０１５５】請求項１５に係る発明に従えば、レベルシ
フトトランジスタを、ダイオード接続されたＭＯＳトラ
ンジスタで構成しているため、正確に出力電圧をレベル
シフトしてバイアストランジスタのゲートに伝達するこ
とができる。

【０１５６】請求項１６に係る発明に従えば、バイアス
用トランジスタと出力トランジスタの間に、このバイア
ス用トランジスタのドレイン電圧をゲートに受けるトラ
ンジスタを１段設けているため、出力トランジスタがｐ
チャネルＭＯＳトランジスタの場合においても、正確
に、出力電圧の変動を抑制するように出力トランジスタ
のゲート電位を調整することができる。また、このトラ
ンジスタに、増幅機能を持たせることにより、応答速度
を改善することができる。

【０１５７】請求項１７に係る発明に従えば、レベルシ
フトトランジスタが、ダイオード接続されたＭＯＳトラ
ンジスタであり、正確に、出力電圧をレベルシフトして
バイアス用トランジスタのゲートへ伝達することができ
る。

【０１５８】請求項１８に係る発明に従えば、ソースフ
ォロアトランジスタと出力トランジスタのゲート長をほ
ぼ等しくしているため、出力電圧の電源電圧依存性を相
殺することができる。

【０１５９】請求項１９に係る発明に従えば、レベルシ
フトトランジスタと出力トランジスタのゲート長を同じ
にしているため、出力電圧の電源電圧依存性を相殺する
ことができる。

【０１６０】請求項２０に係る発明に従えば、出力トラ
ンジスタおよびバイアストランジスタに対し、この出力
トランジスタのゲート電圧の変動を抑制するようにバイ
アストランジスタのゲート電圧を調整するように負帰還
ループを設けているため、正確に、温度依存性およびし
きい値電圧変動に対する依存性のない出力電圧を生成す
ることができる。

【図面の簡単な説明】

【図１】この発明の前提となる内部電源回路の構成を
示す図である。

【図２】図１に示す内部電源回路の動作特性を示す図
である。

【図３】この発明の実施の形態１に従う内部電源回路
の構成を示す図である。

【図４】図３に示す内部電源回路の動作特性を示す図
である。

【図５】この発明の実施の形態２に従う内部電源回路
の構成を示す図である。

【図６】この発明の実施の形態２の変更例の構成を示
す図である。

【図７】この発明の実施の形態３に従う内部電源回路
の構成を示す図である。

【図８】この発明の実施の形態４に従う内部電源回路
の構成を示す図である。

【図９】この発明の実施の形態４の変更例１の構成を
示す図である。

【図１０】この発明の実施の形態４の変更例２の構成
を示す図である。

【図１１】この発明の実施の形態５に従う内部電源回
路の構成を示す図である。

【図１２】この発明の実施の形態６に従う内部電源回
路の構成を示す図である。

【図１３】図１２に示す回路の動作を示す信号波形図
である。

【図１４】この発明の実施の形態６の変更例の構成を
示す図である。

【図１５】この発明の実施の形態７に従う内部電源回
路の構成を示す図である。

【図１６】この発明の実施の形態８に従う内部電源回
路の構成を概略的に示す図である。

【図１７】この発明の実施の形態９に従う内部電源回
路の構成を概略的に示す図である。

【図１８】この発明の実施の形態１０に従う内部電源
回路の構成を概略的に示す図である。

【図１９】この発明の実施の形態１０の変更例を示す
図である。

【図２０】この発明の他の適用例を示す図である。

【図２１】従来の内部電源回路の構成を示す図であ
る。

【図２２】従来の内部電源回路の他の構成を示す図で
ある。

【符号の説明】

１ＳＲＡＭ、５負荷回路（ＳＲＡＭ回路）、６接
地ノード、７電源ノード、１０内部電源回路、２
２，２３ＭＯＳトランジスタ、２１抵抗素子、２４
出力ノード、２６，２８ＭＯＳトランジスタ、３１
負帰還回路、３５バイアス回路、４１ｐチャネル
ＭＯＳトランジスタ、４４ｎチャネルＭＯＳトランジ
スタ、ｆ１−ｆｎ，ＦＡ１−ＦＡｎ，ＦＢ１−ＦＢｎ，
ＦＣ１−ＦＣｎリンク素子、ＴＲ１−ＴＲｎ，ＴＡ１
−ＴＡｎＭＯＳトランジスタ、ＲＡ１−ＲＡｎ，ＲＢ
１−ＲＢｎ抵抗素子、ＴＢ１−ＴＢ４ＭＯＳトラン
ジスタ、ＦＤ１−ＦＤ４リンク素子、５０電源投入
検出回路、５１，５２スイッチングトランジスタ、８
０，８２ｐチャネルＭＯＳトランジスタ、４３，４
５，８１抵抗素子。

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁷ 識別記号ＦＩテーマコート゛(参考）Ｈ０３Ｆ 1/30 Ｈ０１Ｌ 27/04 Ｂ 3/345 Ｆターム(参考） 5F038 AR22 AR26 AR28 AV03 AV10 BB02 BB04 BB07 BB08 BH16 DF01 DF05 DF08 EZ20 5H410 BB04 CC02 DD02 EA11 EB37 FF03 FF25 GG05 KK01 LL09 5J090 AA03 AA58 CA02 CA05 CA37 CA83 CA85 CN04 DN02 FA10 FA17 FN01 FN03 FN06 FN10 HA10 HA16 HA17 HA25 KA09 KA12 KA18 KA47 MA02 MA13 MA19 MA20 MA21 MN02 NN06 NN13 SA13 TA01 TA02 TA06 5J091 AA03 AA58 CA02 CA05 CA37 CA83 CA85 FA10 FA17 FP03 FP06 FP10 GP02 GP05 HA10 HA16 HA17 HA25 KA09 KA12 KA18 KA47 MA02 MA13 MA19 MA20 MA21 SA13 TA01 TA02 TA06 UW07

Claims

【特許請求の範囲】

【請求項１】第１のしきい値電圧を有し、電源ノード
と出力ノードとの間に接続され、前記第１のしきい値電
圧とそのゲートに与えられる電圧との差に応じた電圧を
前記出力ノードに伝達するための出力トランジスタ、前記第１のしきい値電圧よりも大きな第２のしきい値電
圧を有し、前記出力トランジスタのゲートに結合され、
前記出力トランジスタのゲートを前記第２のしきい値電
圧レベルに設定するためのバイアストランジスタ、およ
び前記バイアストランジスタおよび前記出力トランジス
タに結合され、前記バイアストランジスタおよび出力ト
ランジスタのそれぞれのゲート電圧を、前記電源ノード
の電圧変化に応じて互いに反対方向に変化させるフィー
ドバック回路とを備える、内部電圧発生回路。
【請求項２】前記フィードバック回路は、前記電源ノードと第１の内部ノードとの間に結合される
抵抗素子と、前記第１のノードの電圧を所定値低下させて前記出力ト
ランジスタのゲートへ伝達する降圧素子と、前記第１のノードの電圧を所定値低下させて前記バイア
ストランジスタのゲートへ伝達するソースフォロワトラ
ンジスタを含む、請求項１記載の内部電圧発生回路。
【請求項３】第１のしきい値電圧を有し、かつ電源ノ
ードと出力ノードとの間に接続され、前記第１のしきい
値電圧と該ゲートの電圧との差に応じた電圧を前記出力
ノードに伝達するための出力トランジスタと、前記出力トランジスタのゲート電圧を設定するためのバ
イアストランジスタと、前記出力トランジスタの出力電圧を所定値シフトして前
記バイアストランジスタのゲートへ伝達するレベルシフ
トトランジスタを備える、内部電圧発生回路。
【請求項４】前記バイアストランジスタは、互いに並
列に接続される複数のトリミング素子を含み、前記複数
のトリミング素子の各々は、導通／非導通がプログラム
可能なプログラム素子と、前記プログラム素子と直列に
接続されるトリミングトランジスタを含む、請求項１か
ら３のいずれかに記載の内部電圧発生回路。
【請求項５】前記降圧素子は、互いに並列に接続され
かつ互いに異なるしきい値電圧を有する複数のトリミン
グトランジスタを含む、請求項２記載の内部電圧発生回
路。
【請求項６】前記複数のトリミングトランジスタは、
バックゲートとドレインとが接続される絶縁ゲート型電
界効果トランジスタと、バックゲートとソースとが接続
される絶縁ゲート型電界効果トランジスタとを含む、請
求項５記載の内部電圧発生回路。
【請求項７】電源投入に応答して、前記抵抗素子を短
絡するスイッチングトランジスタをさらに備える、請求
項２記載の内部電圧発生回路。
【請求項８】前記バイアストランジスタは、そのゲー
トが前記出力トランジスタのゲートに接続される、請求
項２記載の内部電圧発生回路。
【請求項９】前記バイアストランジスタは、そのドレ
インが前記出力トランジスタのゲートに接続される、請
求項２記載の内部電圧発生回路。
【請求項１０】前記レベルシフトトランジスタと定電
圧が供給される定電圧ノードとの間に互いに並列に接続
される複数のトリミング素子をさらに含み、前記複数の
トリミング素子の各々は、導通／非導通がプログラムが
可能なプログラム素子と、前記プログラム素子に直列に
接続される抵抗素子とを備える、請求項３記載の内部電
圧発生回路。
【請求項１１】前記バイアストランジスタと定電圧を
供給する定電圧ノードとの間に互いに並列に接続される
複数のトリミング素子をさらに含み、前記複数のトリミ
ング素子の各々は、導通／非導通がプログラム可能なプ
ログラム素子、前記プログラム素子に直列に接続される
抵抗素子を含む、請求項３記載の内部電圧発生回路。
【請求項１２】前記バイアストランジスタは、複数の
互いに並列に接続されるトリミング素子を含み、前記複
数のトリミング素子の各々は、導通／非導通がプログラ
ム可能なプログラム素子と、前記プログラム素子に直列
に接続される絶縁ゲート型電界効果トランジスタとを含
む、請求項３記載の内部電圧発生回路。
【請求項１３】前記出力トランジスタは、Ｐチャネル
絶縁ゲート型電界効果トランジスタである、請求項３記
載の内部電圧発生回路。
【請求項１４】前記レベルシフトトランジスタは、前
記出力トランジスタの出力電圧をゲートに受けるＰチャ
ネル絶縁ゲート型電界効果トランジスタを備える、請求
項１３記載の内部電圧発生回路。
【請求項１５】前記レベルシフトトランジスタは、前
記バイアストランジスタのゲートと前記出力ノードとの
間に接続されかつダイオード接続された絶縁ゲート型電
界効果トランジスタを備える、請求項１３記載の内部電
圧発生回路。
【請求項１６】前記バイアストランジスタと前記出力
トランジスタの間に結合され、前記バイアストランジス
タのドレイン電圧に従って、一定電圧を供給する定電圧
ノードから電流を供給して前記出力トランジスタのゲー
ト電圧を設定するための増幅トランジスタをさらに含
む、請求項１３記載の内部電圧発生回路。
【請求項１７】前記レベルシフトトランジスタは、ダ
イオード接続された絶縁ゲート型電界効果トランジスタ
を備える、請求項３記載の内部電圧発生回路。
【請求項１８】前記ソースフォロワトランジスタと前
記出力トランジスタとは、実質的に、チャネル長さが同
じである、請求項２記載の内部電圧発生回路。
【請求項１９】前記レベルシフトトランジスタと前記
出力トランジスタは、実質的に、チャネル長さが同じで
ある、請求項３記載の内部電圧発生回路。
【請求項２０】そのゲートに与えられる電圧に応じて
出力電圧を生成する出力トランジスタ、前記出力トランジスタのゲート電圧を設定するためのバ
イアストランジスタ、および前記出力トランジスタおよ
びバイアストランジスタに結合され、前記出力トランジ
スタのゲートの電圧の変動を抑制するように前記バイア
ストランジスタのゲート電圧を調整する負帰還ループを
備える、内部電圧発生回路。