JP3216642B2 - 半導体装置 - Google Patents
半導体装置Info
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- JP3216642B2 JP3216642B2 JP2000157953A JP2000157953A JP3216642B2 JP 3216642 B2 JP3216642 B2 JP 3216642B2 JP 2000157953 A JP2000157953 A JP 2000157953A JP 2000157953 A JP2000157953 A JP 2000157953A JP 3216642 B2 JP3216642 B2 JP 3216642B2
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Description
【０００１】
【産業上の利用分野】本発明は半導体装置の性能改善に
係り、特に高集積の半導体装置の高安定化、高信頼化に
好適な半導体装置に関する。
係り、特に高集積の半導体装置の高安定化、高信頼化に
好適な半導体装置に関する。
【０００２】
【従来の技術】近年、半導体装置の高集積化の進歩が目
覚ましく、ＭＯＳダイナミック形メモリ(以下ＤＲＡＭ
と略記する)を例にとると１Ｍビットが量産期、４Ｍビ
ットが試作完了期をそれぞれ迎え、研究の主体は１６Ｍ
ビットへと移行しつつある。
覚ましく、ＭＯＳダイナミック形メモリ(以下ＤＲＡＭ
と略記する)を例にとると１Ｍビットが量産期、４Ｍビ
ットが試作完了期をそれぞれ迎え、研究の主体は１６Ｍ
ビットへと移行しつつある。
【０００３】高集積の半導体装置を実現するためには、
これを構成する素子あるいは配線などの寸法を０．５μ
m〜１μmと極めて微細にする必要がある。しかるに徴細
な素子、あるいは配線などを精度よく加工、製造するこ
とは極めて困難で、製造ばらつきが大きくなる問題を生
じている。ＭＯＳＤＲＡＭを例にすると、ＭＯＳトラン
ジスタの特性を支配するゲート長やしきい電圧が加工寸
法や不純物拡散濃度などの変動により、大きく変化し、
実際の使用状態での電源電圧、周囲温度などの変動も考
慮すると、ＤＲＡＭ全体のアクセス時間の変動範囲は２
〜３倍にも及ぶ。また、この製造ばらつきは半導体装置
の信頼度にも大きい影響を与える。これは、素子の絶縁
破壊や特性劣化(ホツトキヤリアなどによる)などを生じ
る素子耐圧が微細化により低下し、さらに、その特性は
加工寸法のばらつきなどに大きく支配されるためであ
る。
これを構成する素子あるいは配線などの寸法を０．５μ
m〜１μmと極めて微細にする必要がある。しかるに徴細
な素子、あるいは配線などを精度よく加工、製造するこ
とは極めて困難で、製造ばらつきが大きくなる問題を生
じている。ＭＯＳＤＲＡＭを例にすると、ＭＯＳトラン
ジスタの特性を支配するゲート長やしきい電圧が加工寸
法や不純物拡散濃度などの変動により、大きく変化し、
実際の使用状態での電源電圧、周囲温度などの変動も考
慮すると、ＤＲＡＭ全体のアクセス時間の変動範囲は２
〜３倍にも及ぶ。また、この製造ばらつきは半導体装置
の信頼度にも大きい影響を与える。これは、素子の絶縁
破壊や特性劣化(ホツトキヤリアなどによる)などを生じ
る素子耐圧が微細化により低下し、さらに、その特性は
加工寸法のばらつきなどに大きく支配されるためであ
る。
【０００４】従来、特性の安定化や信頼度の向上を図る
ものとして、特願昭５６―５７１４３号、５６―１６８
６９８号などに半導体装置チツプ内に設けた電圧変換手
段により、外部電源電圧を低くして、チツプ内の徴細素
子を動作させる技術が開示されている。
ものとして、特願昭５６―５７１４３号、５６―１６８
６９８号などに半導体装置チツプ内に設けた電圧変換手
段により、外部電源電圧を低くして、チツプ内の徴細素
子を動作させる技術が開示されている。
【０００５】
【発明が解決しようとする課題】しかし、上記従来技術
では、電気的特性や信頼度特性の製造条件あるいは使用
条件などの変動による影響については充分考慮がなされ
ておらず、高安定、高信頼の半導体装置の実現は困難で
あつた。
では、電気的特性や信頼度特性の製造条件あるいは使用
条件などの変動による影響については充分考慮がなされ
ておらず、高安定、高信頼の半導体装置の実現は困難で
あつた。
【０００６】又、製造条件の変動による影響についての
考慮がなされていないため、量産時に所望の特性を満た
す良品の収率が悪くコストアツプを招くという問題もあ
つた。
考慮がなされていないため、量産時に所望の特性を満た
す良品の収率が悪くコストアツプを招くという問題もあ
つた。
【０００７】したがつて、本発明の目的は、製造条件や
使用条件が変動しても、電気的特性や信頼度特性の変化
しない、安定で信頼度の高い半導体装置を実現すること
にある。
使用条件が変動しても、電気的特性や信頼度特性の変化
しない、安定で信頼度の高い半導体装置を実現すること
にある。
【０００８】
【課題を解決するための手段】上記目的は、製造条件や
使用条件の変動に応じて、半導体装置内の回路の動作電
圧、動作電流を制御することにより達成される。
使用条件の変動に応じて、半導体装置内の回路の動作電
圧、動作電流を制御することにより達成される。
【０００９】すなわち、半導体装置内の素子もしくは回
路の動作電圧、動作電流は、電気的特性や、信頼度特性
に応じて制御される。
路の動作電圧、動作電流は、電気的特性や、信頼度特性
に応じて制御される。
【００１０】
【作用】上記のように半導体装置内の素子もしくは回路
の動作電圧、動作電流が、電気的特性や、信頼度特性に
応じて制御されることによって、高安定、高信頼の半導
体装置が実現できる。
の動作電圧、動作電流が、電気的特性や、信頼度特性に
応じて制御されることによって、高安定、高信頼の半導
体装置が実現できる。
【００１１】
【実施例】特許請求の範囲に欄に記載の請求項に係る本
願発明は、代表的には図１６とその説明によって理解さ
れることになる。以下本願発明の基本概念及びその基本
概念から導かれる実施例の順で説明をすることとする。
図1は、本発明の基本概念を示す一実施例である。同図
で１は半導体チツプ、２は半導体装置の本来の内部回
路、３は本発明の制御回路であり、製造条件や使用条件
の変動に応じた制御信号あるいは制御された内部電圧を
発生し、制御線５を介して回路２の動作を制御する。５
は１個の信号として示したが、回路２の回路に応じて複
数個用意される場合もある。
願発明は、代表的には図１６とその説明によって理解さ
れることになる。以下本願発明の基本概念及びその基本
概念から導かれる実施例の順で説明をすることとする。
図1は、本発明の基本概念を示す一実施例である。同図
で１は半導体チツプ、２は半導体装置の本来の内部回
路、３は本発明の制御回路であり、製造条件や使用条件
の変動に応じた制御信号あるいは制御された内部電圧を
発生し、制御線５を介して回路２の動作を制御する。５
は１個の信号として示したが、回路２の回路に応じて複
数個用意される場合もある。
【００１２】本実施例によれば、回路２の特性は製造条
件や使用条件に応じて、ある一定の関係に保たれ、それ
に応じて、高安定、高信頼の半導体装置を実現できる。
件や使用条件に応じて、ある一定の関係に保たれ、それ
に応じて、高安定、高信頼の半導体装置を実現できる。
【００１３】図２は、本発明の他の実施例であり、回路
２の動作特性、たとえば動作速度、動作電流などを検知
線６を介して検出し、これに応じて制御信号を発生する
点で図１の実施例と異なる。
２の動作特性、たとえば動作速度、動作電流などを検知
線６を介して検出し、これに応じて制御信号を発生する
点で図１の実施例と異なる。
【００１４】図２の実施例によれば、２の動作特性を直
接検知して、制御信号を発生するので、図１に比べさら
に高精度の制御が可能になり、より高安定、高信頼の半
導体装置が実現できる。
接検知して、制御信号を発生するので、図１に比べさら
に高精度の制御が可能になり、より高安定、高信頼の半
導体装置が実現できる。
【００１５】ここで検知線６は必要に応じて複数本設け
てもよいのはもちろんである。
てもよいのはもちろんである。
【００１６】図３は本発明の他の実施例であり、２の動
作特性を検知するために、２と類似の特性を持つ検出回
路４を設けた点で図２の実施例と異なる。
作特性を検知するために、２と類似の特性を持つ検出回
路４を設けた点で図２の実施例と異なる。
【００１７】図３の実施例によれば、回路２内に動作特
性を検知するために適当な回路部が無い場合でも、回路
２の特性を４を介して間接的に検知でき、これによつ
て、回路２の特性がある一定の関係を保つように制御す
ることができる。
性を検知するために適当な回路部が無い場合でも、回路
２の特性を４を介して間接的に検知でき、これによつ
て、回路２の特性がある一定の関係を保つように制御す
ることができる。
【００１８】なお、ここで４も5によつて制御している
が、これは、４の特性を２と同様に変化させるためのも
のであり、目的に応じて５とは無関係に動作させること
も考えられる。
が、これは、４の特性を２と同様に変化させるためのも
のであり、目的に応じて５とは無関係に動作させること
も考えられる。
【００１９】図４は、図１の実施例を応用した実施例で
ある。本実施例では、制御回路３により電源線５Ｉを通
じて内部回路２の電源電圧を供給する。本実施例は例え
ば内部回路２を徴細な素子で構成する場合などに適して
いる。すなわち、５Ｉの電位を内部回路２を構成する素
子の耐圧より低い値に設定すれば、制御回路３により微
細素子より成る高集積の半導体装置を安定かつ高い信頼
性を保つたまま動作させることができる。さらに、本実
施例によれば、外部電圧を低くする必要がないため、ユ
ーザーに負担をかけることがない。例えば、ＤＲＡＭな
どでは、２５６Ｋビット、１Ｍビット、４Ｍビットと集
積度を増すために素子の徴細化を行なう必要があるが、
この場合、耐圧の低下に対処して外部電圧を下げること
は、従来品との互換性の点から望ましくないので本実施
例は有効である。なお、図４では制御線を複数示したが
場合によつては内部回路２の電圧のみを制御回路で制御
することにより内部回路の特性の安定化を図つてもよ
い。内部電圧は外部電源Ｖｃcに対する内部電圧を変動
を補償した上で、温度などの外部条件、製造条件の変動
による内部回路の特性変化を補償するように変化させる
こともできる。なお、図4の実施例においては、外部電
圧Ｖccが直接印加される制御回路は、耐圧がＶcc以上の
素子を用いて構成することはもちろんである。しかし、
場合によつては、集積度を向上するため、あるいは、制
御回路と内部回路の特性を一致させるために制御回路の
一部を耐圧の低い微細素子で構成する必要のあることも
あり得る。その場合には、図５のように、制御回路３の
内部に電圧変換回路３Ａを設けてその出力線５Ｉを通し
てＶccより低い電圧を供給し、内部回路２および制御回
路３の中の耐圧の低い部分３Ｂを制御すればよい。この
ように図５の実施例によれば制御回路も含めて微細化さ
れた素子で構成できるのでより集積度が向上する。さら
に制御回路３Ｂと内部回路２を同一の特性をもつ素子で
構成できるので、内部回路２の特性変動を制御回路３Ｂ
内の回路の特性変動をもとに精密に制御できるなどの利
点がある。なお、図４、図５の実施例では必要に応じて
内部回路内の一部の耐圧の高い素子を外部電圧Ｖccで動
作させてもよい。ところで図２、図３において耐圧の低
い微細素子を用いる場合にも図４、図５と同様にして構
成できることはもちろんである。又、図１から図５の実
施例では、制御回路をチツプ内に1個ずつ設けた例を示
したが、必要に応じて、内部回路２をいくつかに分け
て、別各の制御回路を設けてもよい。又、その場合に図
１から図５の各構成を必要に応じて組み合わせてもよい
ことはもちろんである。上記のように内部回路２をいく
つかに分けてその特性を制御する場合には、個々の回路
の機能により最適の特性に制御することが可能となる。
図６は回路の動作速度を異なる一定値に制御した場合を
示したものである。図６において、破線Ｃ11は制御回路
のない従来の回路の動作速度を示したものであり、製造
条件、使用条件の変化に応じて動作速度は大きく変化し
ている。これに対して制御回路を複数設けた場合には、
高速動作を必要とする回路はＢ11のように高速に一定に
保ち、低速動作を必要とする回路はＡ11のように低速に
一定に保つことが可能である。たとえば、出力回路など
では、出力の充放電を高速に行なうと、電源にノイズが
生じて内部回路の動作あるいは近くに配置された半導体
装置に悪影響を与える。そのような場合には出力回路の
みを低速に制御すれば、全体の速度を落とすことなく動
作速度を一定にできる。なお、ここでは製造条件、使用
条件の変動により回路動作が一定となるように制御する
例を示したが、必要に応じて所望の要因に対して所望の
依存性を持たせてもよい。例えば温度の上昇に伴い回路
の動作速度が高速となるような制御も可能である。
ある。本実施例では、制御回路３により電源線５Ｉを通
じて内部回路２の電源電圧を供給する。本実施例は例え
ば内部回路２を徴細な素子で構成する場合などに適して
いる。すなわち、５Ｉの電位を内部回路２を構成する素
子の耐圧より低い値に設定すれば、制御回路３により微
細素子より成る高集積の半導体装置を安定かつ高い信頼
性を保つたまま動作させることができる。さらに、本実
施例によれば、外部電圧を低くする必要がないため、ユ
ーザーに負担をかけることがない。例えば、ＤＲＡＭな
どでは、２５６Ｋビット、１Ｍビット、４Ｍビットと集
積度を増すために素子の徴細化を行なう必要があるが、
この場合、耐圧の低下に対処して外部電圧を下げること
は、従来品との互換性の点から望ましくないので本実施
例は有効である。なお、図４では制御線を複数示したが
場合によつては内部回路２の電圧のみを制御回路で制御
することにより内部回路の特性の安定化を図つてもよ
い。内部電圧は外部電源Ｖｃcに対する内部電圧を変動
を補償した上で、温度などの外部条件、製造条件の変動
による内部回路の特性変化を補償するように変化させる
こともできる。なお、図4の実施例においては、外部電
圧Ｖccが直接印加される制御回路は、耐圧がＶcc以上の
素子を用いて構成することはもちろんである。しかし、
場合によつては、集積度を向上するため、あるいは、制
御回路と内部回路の特性を一致させるために制御回路の
一部を耐圧の低い微細素子で構成する必要のあることも
あり得る。その場合には、図５のように、制御回路３の
内部に電圧変換回路３Ａを設けてその出力線５Ｉを通し
てＶccより低い電圧を供給し、内部回路２および制御回
路３の中の耐圧の低い部分３Ｂを制御すればよい。この
ように図５の実施例によれば制御回路も含めて微細化さ
れた素子で構成できるのでより集積度が向上する。さら
に制御回路３Ｂと内部回路２を同一の特性をもつ素子で
構成できるので、内部回路２の特性変動を制御回路３Ｂ
内の回路の特性変動をもとに精密に制御できるなどの利
点がある。なお、図４、図５の実施例では必要に応じて
内部回路内の一部の耐圧の高い素子を外部電圧Ｖccで動
作させてもよい。ところで図２、図３において耐圧の低
い微細素子を用いる場合にも図４、図５と同様にして構
成できることはもちろんである。又、図１から図５の実
施例では、制御回路をチツプ内に1個ずつ設けた例を示
したが、必要に応じて、内部回路２をいくつかに分け
て、別各の制御回路を設けてもよい。又、その場合に図
１から図５の各構成を必要に応じて組み合わせてもよい
ことはもちろんである。上記のように内部回路２をいく
つかに分けてその特性を制御する場合には、個々の回路
の機能により最適の特性に制御することが可能となる。
図６は回路の動作速度を異なる一定値に制御した場合を
示したものである。図６において、破線Ｃ11は制御回路
のない従来の回路の動作速度を示したものであり、製造
条件、使用条件の変化に応じて動作速度は大きく変化し
ている。これに対して制御回路を複数設けた場合には、
高速動作を必要とする回路はＢ11のように高速に一定に
保ち、低速動作を必要とする回路はＡ11のように低速に
一定に保つことが可能である。たとえば、出力回路など
では、出力の充放電を高速に行なうと、電源にノイズが
生じて内部回路の動作あるいは近くに配置された半導体
装置に悪影響を与える。そのような場合には出力回路の
みを低速に制御すれば、全体の速度を落とすことなく動
作速度を一定にできる。なお、ここでは製造条件、使用
条件の変動により回路動作が一定となるように制御する
例を示したが、必要に応じて所望の要因に対して所望の
依存性を持たせてもよい。例えば温度の上昇に伴い回路
の動作速度が高速となるような制御も可能である。
【００２０】その場合には半導体装置内の配線あるいは
半導体装置間の配線の抵抗の遅延が温度により増大する
のを相殺するように制御することにより半導体装置ある
いはそれを含んで構成されるシステム全体の速度を一定
に保つことができる。図１〜図６の実施例によれば、製
造条件により回路の特性が変動することがないので、量
産的における良品の収率が向上する。さらに使用条件に
より特性が変動しないので本実施例の半導体装置を用い
て構成したコンピユータなどのシスシムの信頼性も向上
する。さらに場合によつては回路３内の２つの回路にお
いて、両者の動作の同期をとらねばならないときがある
がこのようなときには本実施例を用いると回路特性の変
動がないためタイミングマージンを極小に設定すること
ができる。したがつてその分、半導体装置の速度を高速
化できるという利点もある。例えば、ＤＲＡＭでは、メ
モリセルアレーと周辺回路の動作の同期をとる必要があ
るが、このような場合にも、本発明の適用によりタイミ
ングマージンを極小とできるため高速化が可能となる。
このようなことは、２つ以上の半導体装置の間において
動作の同期をとらねばならないときも同様で本発明を応
用した半導体装置を用いることにより複数の半導体装置
より構成されたコンピユータなどのシステムの動作速度
も高速化できる。なお、図４、図５においては、電源を
ＶccとしたいわゆるＴＴＬインタフエースを仮定した
が、ＥＣＬでも同様である。以下でもＴＴＬインタフエ
ースを中心に説明するが、本発明はこれに限定されるこ
となくＥＣＬインタフエースにも応用できる。
半導体装置間の配線の抵抗の遅延が温度により増大する
のを相殺するように制御することにより半導体装置ある
いはそれを含んで構成されるシステム全体の速度を一定
に保つことができる。図１〜図６の実施例によれば、製
造条件により回路の特性が変動することがないので、量
産的における良品の収率が向上する。さらに使用条件に
より特性が変動しないので本実施例の半導体装置を用い
て構成したコンピユータなどのシスシムの信頼性も向上
する。さらに場合によつては回路３内の２つの回路にお
いて、両者の動作の同期をとらねばならないときがある
がこのようなときには本実施例を用いると回路特性の変
動がないためタイミングマージンを極小に設定すること
ができる。したがつてその分、半導体装置の速度を高速
化できるという利点もある。例えば、ＤＲＡＭでは、メ
モリセルアレーと周辺回路の動作の同期をとる必要があ
るが、このような場合にも、本発明の適用によりタイミ
ングマージンを極小とできるため高速化が可能となる。
このようなことは、２つ以上の半導体装置の間において
動作の同期をとらねばならないときも同様で本発明を応
用した半導体装置を用いることにより複数の半導体装置
より構成されたコンピユータなどのシステムの動作速度
も高速化できる。なお、図４、図５においては、電源を
ＶccとしたいわゆるＴＴＬインタフエースを仮定した
が、ＥＣＬでも同様である。以下でもＴＴＬインタフエ
ースを中心に説明するが、本発明はこれに限定されるこ
となくＥＣＬインタフエースにも応用できる。
【００２１】以下では具体的な回路の実施例を示す。ま
ず、集積回路の基本回路である駆動回路について、その
特性を制御する方法について述べる。
ず、集積回路の基本回路である駆動回路について、その
特性を制御する方法について述べる。
【００２２】図７は、回路２内の駆動回路の特性を制御
するための具体的実施例の一つである。同図では回路の
電源電圧を変えることにより、特性を制御する例を示し
ている。ここでは２を構成する要素回路２'として、Ｐ
チヤネルＭＯＳトランジスタＴp1、ＮチヤネルＭＯＳト
ランジスタＴＮ１からなるＣＭＯＳインバータを用いて
いるが、この回路はＮＡＮＤ、ＮＯＲ回路など他の論理
回路、さらにはバイポーラトランジスタで構成した回路
あるいはバイポーラとＭＯＳトランジスタの組み合わせ
で構成した回路、これらの各回路を任意に複数個組み合
せた回路などのいずれでもよい。
するための具体的実施例の一つである。同図では回路の
電源電圧を変えることにより、特性を制御する例を示し
ている。ここでは２を構成する要素回路２'として、Ｐ
チヤネルＭＯＳトランジスタＴp1、ＮチヤネルＭＯＳト
ランジスタＴＮ１からなるＣＭＯＳインバータを用いて
いるが、この回路はＮＡＮＤ、ＮＯＲ回路など他の論理
回路、さらにはバイポーラトランジスタで構成した回路
あるいはバイポーラとＭＯＳトランジスタの組み合わせ
で構成した回路、これらの各回路を任意に複数個組み合
せた回路などのいずれでもよい。
【００２３】本実施例によれば、５の電圧ＶCONTを変え
ることにより、２'すなわち２全体の特性を制御するこ
とができ、高安定、高信頼の半導体装置を実現できる。
ＶCONTの値は制御の対象となる２'の回路形式と目的に
よつて定まる。例えば、図７に示したＣＭＯＳインバー
タの動作速度を一定化し、信頼度を高めるためには、各
種の変動要因に対して、同図（Ｂ）のようにＶCONTを変
えればよい。すなわち、ＣＭＯＳインバータの遅延時間
ｔｄは、主な変動要因であるＭＯＳトランジスタのゲー
ト長Ｌg、しきい電圧ＶＴ、ゲート酸化膜厚ｔｏｘ、チ
ヤネルコンダクタンスβo、温度Ｔ(絶対温度)、負荷容
量ＣＬに対して、ほぼ ｔｄ ∝ ＣＬ・（１／βo）・Ｌｇ・（１／（ＶCONT））・Ｔ1.5 ・・・（１）の 関係にある。実際の回路においては、種々の事情により
この関係式から多少ずれることもあるが、ＣＭＯＳ回路
全般において、式(1)で示した傾向はほぼ保たれる。し
たがつて、この式に応じてｔｄを一定に保つように、Ｖ
CONTを変化させればよい。すなわち、定性的な傾向とし
ては、同図（Ｂ）のように各変動要因（但しβoはその
逆数）が大きく、あるいは高くなると共に、ＶCONTの値
が高くなるようにすれば、ｔｄをほぽ一定に保つことが
できる。これにより、製造条件や使用条件が変化しても
動作速度を一定に保つことができる。また本実施例にお
いては、温度変化にも応答するので、半導体装置自体の
待機時と通常動作時などの動作状態により、チツプの発
熱量が異なるために生じる温度変動あるいは周囲温度の
変動に対しても性能を一定に保つことができる。
ることにより、２'すなわち２全体の特性を制御するこ
とができ、高安定、高信頼の半導体装置を実現できる。
ＶCONTの値は制御の対象となる２'の回路形式と目的に
よつて定まる。例えば、図７に示したＣＭＯＳインバー
タの動作速度を一定化し、信頼度を高めるためには、各
種の変動要因に対して、同図（Ｂ）のようにＶCONTを変
えればよい。すなわち、ＣＭＯＳインバータの遅延時間
ｔｄは、主な変動要因であるＭＯＳトランジスタのゲー
ト長Ｌg、しきい電圧ＶＴ、ゲート酸化膜厚ｔｏｘ、チ
ヤネルコンダクタンスβo、温度Ｔ(絶対温度)、負荷容
量ＣＬに対して、ほぼ ｔｄ ∝ ＣＬ・（１／βo）・Ｌｇ・（１／（ＶCONT））・Ｔ1.5 ・・・（１）の 関係にある。実際の回路においては、種々の事情により
この関係式から多少ずれることもあるが、ＣＭＯＳ回路
全般において、式(1)で示した傾向はほぼ保たれる。し
たがつて、この式に応じてｔｄを一定に保つように、Ｖ
CONTを変化させればよい。すなわち、定性的な傾向とし
ては、同図（Ｂ）のように各変動要因（但しβoはその
逆数）が大きく、あるいは高くなると共に、ＶCONTの値
が高くなるようにすれば、ｔｄをほぽ一定に保つことが
できる。これにより、製造条件や使用条件が変化しても
動作速度を一定に保つことができる。また本実施例にお
いては、温度変化にも応答するので、半導体装置自体の
待機時と通常動作時などの動作状態により、チツプの発
熱量が異なるために生じる温度変動あるいは周囲温度の
変動に対しても性能を一定に保つことができる。
【００２４】なお、式(1)においては、Ｐ／Ｎ両チヤネ
ルのＭＯＳトランジスタで、共通してＬg、ＶＴ、ｔｏ
ｘ、βoを定義したが、実際にはそれぞれ別の値となる
場合が多い。しかし、両チヤネルでは電圧と電流の極性
が異なるのみで、式(1)の関係はそのまま成立するの
で、ここでは、特に必要な場合を除き、区別せずに取り
扱うことにする。
ルのＭＯＳトランジスタで、共通してＬg、ＶＴ、ｔｏ
ｘ、βoを定義したが、実際にはそれぞれ別の値となる
場合が多い。しかし、両チヤネルでは電圧と電流の極性
が異なるのみで、式(1)の関係はそのまま成立するの
で、ここでは、特に必要な場合を除き、区別せずに取り
扱うことにする。
【００２５】なお、場合によつては回路の速度を一定に
せず、所望のパラメータに対して所望の依存性をもたせ
てもよいことは前記したとおりである。例えば、前記し
たように温度上昇に伴つて回路の速度を高速にしたい場
合には、(1)式より (ＶCONT−ＶT)∝Ｔ1.5 とせず、 (ＶCONT−ＶT)∝Ｔn として ｎ>１．５ とすればよい。
せず、所望のパラメータに対して所望の依存性をもたせ
てもよいことは前記したとおりである。例えば、前記し
たように温度上昇に伴つて回路の速度を高速にしたい場
合には、(1)式より (ＶCONT−ＶT)∝Ｔ1.5 とせず、 (ＶCONT−ＶT)∝Ｔn として ｎ>１．５ とすればよい。
【００２６】次に、素子耐圧においては、絶縁破壊耐圧
は、Ｌｇ、ｔｏｘが小さくなると低下するので、やはり
同様にＶCONTを同図（Ｂ）のように制御すればよい。ま
た近年注目されているＭＯＳトランジスタのドレイン近
傍で発生した高エネルギーのキヤリアがゲート酸化膜中
に注入されてしきい電圧が上昇し、チヤネルコンダクタ
ンスが低下するなどの特性が劣化する現象のため、動作
電圧の上限が規定される耐圧(以下ホツトキヤリア耐圧
と称する)も、Ｌｇ、ｔｏｘが小さく、かつ温度Ｔが低
くなる点、低くなるので、これに関してもＶCONTを同図
（Ｂ）のように制御すればよい。これにより、たとえ、
製造ばらつきによつてホツトキヤリア耐圧が低くなつた
としても、ＶCONTも低くなるので特性劣化などの問題を
生じることはない。また、たとえ、長期間の動作によ
り、ホツトキヤリア現象その他により、しきい電圧が高
くなつたり、チヤネルコンダクタンスが小さくなったと
しても、ＶCONTは同図（Ｂ）のように制御されるので、
特性を一定に保つことができる。
は、Ｌｇ、ｔｏｘが小さくなると低下するので、やはり
同様にＶCONTを同図（Ｂ）のように制御すればよい。ま
た近年注目されているＭＯＳトランジスタのドレイン近
傍で発生した高エネルギーのキヤリアがゲート酸化膜中
に注入されてしきい電圧が上昇し、チヤネルコンダクタ
ンスが低下するなどの特性が劣化する現象のため、動作
電圧の上限が規定される耐圧(以下ホツトキヤリア耐圧
と称する)も、Ｌｇ、ｔｏｘが小さく、かつ温度Ｔが低
くなる点、低くなるので、これに関してもＶCONTを同図
（Ｂ）のように制御すればよい。これにより、たとえ、
製造ばらつきによつてホツトキヤリア耐圧が低くなつた
としても、ＶCONTも低くなるので特性劣化などの問題を
生じることはない。また、たとえ、長期間の動作によ
り、ホツトキヤリア現象その他により、しきい電圧が高
くなつたり、チヤネルコンダクタンスが小さくなったと
しても、ＶCONTは同図（Ｂ）のように制御されるので、
特性を一定に保つことができる。
【００２７】先に述べたように、図７の実施例は２'と
してＣＭＯＳインバータに限らず種々の回路を用いるこ
とができる。例えぱ、図８のようなＢｉＣＭＯＳインバ
ータを用いてもよい。この場合には、出力をバイポーラ
トランジスタで駆動できるのでより高速の動作を実現で
きる。又、図８ではバイポーラトランジスタＱN3のコレ
クタを外部電源Ｖccに接続した。これにより大部分の出
力電流は外部電源Ｖccより供給されるため制御回路３の
駆動能力を小さくでき、設計が容易となる。なお、バイ
ポーラトランジスタの耐圧が低い場合には、制御回路３
の駆動能力を大きくしてＱN3のコレクタをＶCONTとして
もよい。図６の２'として図９、図１０に示したような
回路を用いることもできる。
してＣＭＯＳインバータに限らず種々の回路を用いるこ
とができる。例えぱ、図８のようなＢｉＣＭＯＳインバ
ータを用いてもよい。この場合には、出力をバイポーラ
トランジスタで駆動できるのでより高速の動作を実現で
きる。又、図８ではバイポーラトランジスタＱN3のコレ
クタを外部電源Ｖccに接続した。これにより大部分の出
力電流は外部電源Ｖccより供給されるため制御回路３の
駆動能力を小さくでき、設計が容易となる。なお、バイ
ポーラトランジスタの耐圧が低い場合には、制御回路３
の駆動能力を大きくしてＱN3のコレクタをＶCONTとして
もよい。図６の２'として図９、図１０に示したような
回路を用いることもできる。
【００２８】図９は、図７の実施例にＴN3、ＴN4からな
る出カバッフア回路を付加したものである。本実施例の
動作速度、出力電圧は図７と同様にＶCONTで制御される
が、出力の負荷容量ＣＬの駆動電流はＶccから供給され
るため、図８の実施例と同様に制御回路３の駆動能力を
小さくでき、設計が容易となる。
る出カバッフア回路を付加したものである。本実施例の
動作速度、出力電圧は図７と同様にＶCONTで制御される
が、出力の負荷容量ＣＬの駆動電流はＶccから供給され
るため、図８の実施例と同様に制御回路３の駆動能力を
小さくでき、設計が容易となる。
【００２９】図１０はＴN3をバイポーラトランジスタＱ
N3で置き換えた実施例である。ＱN3の駆動能力が大きい
ため、より高速に負荷を駆動できると同時に、ＶCONTの
駆動能力をさらに軽減できる。
N3で置き換えた実施例である。ＱN3の駆動能力が大きい
ため、より高速に負荷を駆動できると同時に、ＶCONTの
駆動能力をさらに軽減できる。
【００３０】図８〜図１０の実施例においても、図７と
同様にＶCONTによつて、回路特性を制御することができ
る。
同様にＶCONTによつて、回路特性を制御することができ
る。
【００３１】図１１は、駆動回路の特性を制御する他の
具体的実施例である。同図では図７における要素回路
２'の部分のみを示しており、ＴP1、ＴN1のＣＭＯＳイ
ンバータと外部電源電圧Ｖccおよび接地間にＰチヤネル
ＭＯＳトランジスタＴP2、ＮチヤネルＭＯＳトランジス
タＴN2を挿入し、そのゲート電圧を制御することによ
り、インバータの動作電流を制御し最終的に動作速度を
制御している。すなわち、電流を大きくすると速度は速
くなり、電流を小さくすると速度は遅くなる。遅延時間
ｔｄは、各々の変動要因に対して、式(1)と示したと同
様な傾向を持つ。したがつて、同図（Ｂ）に示すよう
に、Ｌｇ、ＶT、ｔｏｘ、１／βo、Ｔ、ＣＬが大きくな
るにつれて、各々の電流が増えるように、すなわち、Ｐ
チヤネルＭＯＳトランジスタのゲート制御用のＶ
CONTは、高い値から低い値へ、ＮチヤネルＭＯＳトラン
ジスタのゲートを制御するＶCONT'は低い値から高い値
へ変わるようにすれば、ｔｄをはぼ一定に保つことが可
能になる。
具体的実施例である。同図では図７における要素回路
２'の部分のみを示しており、ＴP1、ＴN1のＣＭＯＳイ
ンバータと外部電源電圧Ｖccおよび接地間にＰチヤネル
ＭＯＳトランジスタＴP2、ＮチヤネルＭＯＳトランジス
タＴN2を挿入し、そのゲート電圧を制御することによ
り、インバータの動作電流を制御し最終的に動作速度を
制御している。すなわち、電流を大きくすると速度は速
くなり、電流を小さくすると速度は遅くなる。遅延時間
ｔｄは、各々の変動要因に対して、式(1)と示したと同
様な傾向を持つ。したがつて、同図（Ｂ）に示すよう
に、Ｌｇ、ＶT、ｔｏｘ、１／βo、Ｔ、ＣＬが大きくな
るにつれて、各々の電流が増えるように、すなわち、Ｐ
チヤネルＭＯＳトランジスタのゲート制御用のＶ
CONTは、高い値から低い値へ、ＮチヤネルＭＯＳトラン
ジスタのゲートを制御するＶCONT'は低い値から高い値
へ変わるようにすれば、ｔｄをはぼ一定に保つことが可
能になる。
【００３２】本実施例によれぱ、回路の動作電流は電源
電圧から直接供給され、ＶCONT、ＶCONT'はＭＯＳトラ
ンジスタのゲートのみを駆動すればよいので、制御回路
３の駆動能力を小さくでき、設計が極めて容易になる。
なお、本実施例において、Ｐ、Ｎ両チヤネルＭＯＳトラ
ンジスタで制御する方式としたが、必要に応じてそのい
ずれか一方のみを設けることも考えられる。なお、第１
１図の実施例においては、ＭＯＳトランジスタＴP1、Ｔ
N1のゲート巾をＴP2、ＴN2に較べて大きくするなどによ
り、ＴP1、ＴN1のオン抵抗をＴP2、ＴN2より大きくして
おけば、ＴP1、ＴN1を流れる電流はＴP2、ＴN2のオン抵
抗で決まり、より制御しやすくなる。
電圧から直接供給され、ＶCONT、ＶCONT'はＭＯＳトラ
ンジスタのゲートのみを駆動すればよいので、制御回路
３の駆動能力を小さくでき、設計が極めて容易になる。
なお、本実施例において、Ｐ、Ｎ両チヤネルＭＯＳトラ
ンジスタで制御する方式としたが、必要に応じてそのい
ずれか一方のみを設けることも考えられる。なお、第１
１図の実施例においては、ＭＯＳトランジスタＴP1、Ｔ
N1のゲート巾をＴP2、ＴN2に較べて大きくするなどによ
り、ＴP1、ＴN1のオン抵抗をＴP2、ＴN2より大きくして
おけば、ＴP1、ＴN1を流れる電流はＴP2、ＴN2のオン抵
抗で決まり、より制御しやすくなる。
【００３３】図１１では、インバータの例を示したが、
本実施例はこれに限らずＮＡＮＤ回路、ＮＯＲ回路など
様々な論理回路にも適用できる。すなわち、図１１にお
いて駆動回路の機能を持つＤＲＩＶを論理回路におきか
えればよい。
本実施例はこれに限らずＮＡＮＤ回路、ＮＯＲ回路など
様々な論理回路にも適用できる。すなわち、図１１にお
いて駆動回路の機能を持つＤＲＩＶを論理回路におきか
えればよい。
【００３４】図１２（Ａ）、（Ｂ）は、図１１の制御法
をＣＭＯＳに較べて高駆動能力であるＢｉＣＭＯＳの駆
動回路に適用した例である。よく知られているようにＢ
ｉＣＭＯＳでは、ＭＯＳトランジスタによりバイポーラ
トランジスタのべース電流を制御し、その電流をバイポ
ーラトランジスタで増巾して負荷容量を駆動する。した
がつて（Ａ）のようにべース電流を制御することにより
回路の速度を制御できる。図１２（Ａ）において入力Ｉ
Ｎが低レベルとなるとｐＭＯＳＴP2、ｎＭＯＳＴN4がオ
ン、ｎＭＯＳＴN3、ＴN2、ＴN1がオンする。その結果、
バイポーラトランジスタＱN3がオンし、ＱN4はオフす
る。このとき、ＱN3を流れるべース電流はＶCONTがゲー
トに印加されるＴP1により制御できる。したがつて出力
の充電時の速度を、ＶCONTにより制御できる。一方、入
力ＩＮが高レベルとなると、バイポーラトランジスタＱ
N3がオフ、ＱN4がオフして出力の放電が開始される。こ
のときＱN4のべース電流は、出力ＯＵＴより供給される
がこれはＶCONT'により制御できるので出力の放電速度
はＶCONT'により制御できる。このようにして本実施例
ではＢｉＣＭＯＳ回路の動作速度を制御することができ
る。なお、ＢｉＣＭＯＳ回路の速度を制御するには、図
１１においてＤＲＩＶの部分を図１２（Ｂ）のように単
純にＢｉＣＭＯＳ回路で置きかえてもよい。この場合、
電流は図１１（Ａ）のＭＯＳトランジスタＴP2、ＴN2で
きまるため、図１２（Ａ）のようにべース電流のみを制
御する場合に較べて高精度に制御できる。又、図１１の
回路に較ベると、バイポートランジスタの駆動能力の分
だけ、ＤＲＩＶ内のＭＯＳトランジスタを小さくできる
ので入力ＩＮからみた入力容量が小さいという利点があ
る。すなわち前段の負荷が軽いため高速化ができる。
をＣＭＯＳに較べて高駆動能力であるＢｉＣＭＯＳの駆
動回路に適用した例である。よく知られているようにＢ
ｉＣＭＯＳでは、ＭＯＳトランジスタによりバイポーラ
トランジスタのべース電流を制御し、その電流をバイポ
ーラトランジスタで増巾して負荷容量を駆動する。した
がつて（Ａ）のようにべース電流を制御することにより
回路の速度を制御できる。図１２（Ａ）において入力Ｉ
Ｎが低レベルとなるとｐＭＯＳＴP2、ｎＭＯＳＴN4がオ
ン、ｎＭＯＳＴN3、ＴN2、ＴN1がオンする。その結果、
バイポーラトランジスタＱN3がオンし、ＱN4はオフす
る。このとき、ＱN3を流れるべース電流はＶCONTがゲー
トに印加されるＴP1により制御できる。したがつて出力
の充電時の速度を、ＶCONTにより制御できる。一方、入
力ＩＮが高レベルとなると、バイポーラトランジスタＱ
N3がオフ、ＱN4がオフして出力の放電が開始される。こ
のときＱN4のべース電流は、出力ＯＵＴより供給される
がこれはＶCONT'により制御できるので出力の放電速度
はＶCONT'により制御できる。このようにして本実施例
ではＢｉＣＭＯＳ回路の動作速度を制御することができ
る。なお、ＢｉＣＭＯＳ回路の速度を制御するには、図
１１においてＤＲＩＶの部分を図１２（Ｂ）のように単
純にＢｉＣＭＯＳ回路で置きかえてもよい。この場合、
電流は図１１（Ａ）のＭＯＳトランジスタＴP2、ＴN2で
きまるため、図１２（Ａ）のようにべース電流のみを制
御する場合に較べて高精度に制御できる。又、図１１の
回路に較ベると、バイポートランジスタの駆動能力の分
だけ、ＤＲＩＶ内のＭＯＳトランジスタを小さくできる
ので入力ＩＮからみた入力容量が小さいという利点があ
る。すなわち前段の負荷が軽いため高速化ができる。
【００３５】図１１のように電源と駆動回路との間にＭ
ＯＳトランジスタを挿入して電流を制御する方法は他に
も応用できる。図１３は入力振巾より高い出力振巾を得
るためのレベル変換回路に適用した例である。図１４を
用いて図１３の回路動作を説明する。Ｅが高電位の状態
で入力ＩＮが高電位ＶAになるとｎＭＯＳＴN3を通して
Ｆの電位はＶA−ＶT11nの電位となる。次いでＥが低電
位になると、ｐＭＯＳＴP3がオンしＦの電位はＶHとな
る。この結果ｐＭＯＳＴP1がオフ、ｎＭＯＳＴN1がオン
となり、出力ＯＵＴは０Ｖになる。なおＦが高電位ＶH
に上昇する時、Ａ、Ｃの電位はＶAであるので、ＴN3は
オフであるのでＦからＣへ電流が流出してＦの電位が下
がることはない。一方、Ｅが高電位の状態でＩＮが低電
位になるとＴ3Nがオンし、ＦもＩＮと同じ低電位にな
る。この結果ＴP1がオン、ＴN1がオフし、出力ＯＵＴが
高電位ＶHに充電される。なおこの回路では図９の破線
に示す様にＩＮが高電位ＶAになつてから、Ｅが低電位
になるまでの期間ｔCEが長いとＦの高電位はＶA−ＶTに
しばらくとどまるので、ＴP1、ＴN1に貫通電流が流れ、
ＯＵＴが不十分な低電位にとどまる期間が存在する場合
がある。したがつてｔCEの時間が短かくすることが望ま
しい。そのためにはＩＮが高電位になると同時にＥを低
電位に切換えればよい。これにより上記問題は解決でき
る。
ＯＳトランジスタを挿入して電流を制御する方法は他に
も応用できる。図１３は入力振巾より高い出力振巾を得
るためのレベル変換回路に適用した例である。図１４を
用いて図１３の回路動作を説明する。Ｅが高電位の状態
で入力ＩＮが高電位ＶAになるとｎＭＯＳＴN3を通して
Ｆの電位はＶA−ＶT11nの電位となる。次いでＥが低電
位になると、ｐＭＯＳＴP3がオンしＦの電位はＶHとな
る。この結果ｐＭＯＳＴP1がオフ、ｎＭＯＳＴN1がオン
となり、出力ＯＵＴは０Ｖになる。なおＦが高電位ＶH
に上昇する時、Ａ、Ｃの電位はＶAであるので、ＴN3は
オフであるのでＦからＣへ電流が流出してＦの電位が下
がることはない。一方、Ｅが高電位の状態でＩＮが低電
位になるとＴ3Nがオンし、ＦもＩＮと同じ低電位にな
る。この結果ＴP1がオン、ＴN1がオフし、出力ＯＵＴが
高電位ＶHに充電される。なおこの回路では図９の破線
に示す様にＩＮが高電位ＶAになつてから、Ｅが低電位
になるまでの期間ｔCEが長いとＦの高電位はＶA−ＶTに
しばらくとどまるので、ＴP1、ＴN1に貫通電流が流れ、
ＯＵＴが不十分な低電位にとどまる期間が存在する場合
がある。したがつてｔCEの時間が短かくすることが望ま
しい。そのためにはＩＮが高電位になると同時にＥを低
電位に切換えればよい。これにより上記問題は解決でき
る。
【００３６】以上のように図１３の実施例によれば、入
力ＩＮの振巾ＶAを高振巾ＶHに変換することができる。
このとき、ＭＯＳトランジスタＴP2、ＴN2により電流を
制御できるため、所望の一定速度で動作させることがで
きる。図１３の実施例は、例えばダイナミツクメモリの
ワードドライバなど入力電圧より高い出力電圧を得るた
めの回路として有効である。図１は、駆動回路の速度を
制御するための他の実施例である。本実施例は、図１１
における電流制御用のＭＯＳトランジスタより直接出力
を得るようにノンインバータを構成した例である。図１
５において入力電圧が高レベルとなるとｐＭＯＳＴP1、
ＴP3がオフ、ｎＭＯＳＴN1、ＴN3がオンする。この結
果、ｐＭＯＳＴP2のゲートはＶCONTとなり、ｎＭＯＳＴ
N2のゲートは０Ｖとなる。これによりＴP2がオンＴN2が
オフして出力にはＶCONTで所望の値に制御された電流が
流れ負荷を充電する。入力ＩＮが低レベルになると逆に
ＴP2がオフ、ＴN2がオンして放電動作が始まりＯＵＴは
０Ｖとなる。このときＴN2のゲート電圧はＶCONT'であ
るので、ＶCONTにより放電の速度も制御できる。本実施
例では、電源と出力の間に2つのＭＯＳトランジスタが
直列に接続されることがないため高速動作に適してい
る。又、直列に接続した2つのトランジスタの特性変動
の影響を考慮しなければばらない第１１図の場合と較べ
て制御が容易である。
力ＩＮの振巾ＶAを高振巾ＶHに変換することができる。
このとき、ＭＯＳトランジスタＴP2、ＴN2により電流を
制御できるため、所望の一定速度で動作させることがで
きる。図１３の実施例は、例えばダイナミツクメモリの
ワードドライバなど入力電圧より高い出力電圧を得るた
めの回路として有効である。図１は、駆動回路の速度を
制御するための他の実施例である。本実施例は、図１１
における電流制御用のＭＯＳトランジスタより直接出力
を得るようにノンインバータを構成した例である。図１
５において入力電圧が高レベルとなるとｐＭＯＳＴP1、
ＴP3がオフ、ｎＭＯＳＴN1、ＴN3がオンする。この結
果、ｐＭＯＳＴP2のゲートはＶCONTとなり、ｎＭＯＳＴ
N2のゲートは０Ｖとなる。これによりＴP2がオンＴN2が
オフして出力にはＶCONTで所望の値に制御された電流が
流れ負荷を充電する。入力ＩＮが低レベルになると逆に
ＴP2がオフ、ＴN2がオンして放電動作が始まりＯＵＴは
０Ｖとなる。このときＴN2のゲート電圧はＶCONT'であ
るので、ＶCONTにより放電の速度も制御できる。本実施
例では、電源と出力の間に2つのＭＯＳトランジスタが
直列に接続されることがないため高速動作に適してい
る。又、直列に接続した2つのトランジスタの特性変動
の影響を考慮しなければばらない第１１図の場合と較べ
て制御が容易である。
【００３７】以上駆動回路の動作速度を制御する方法に
ついて述べてきたが、図７から図１２及び図１５の回路
では、その一部に外部電圧Ｖccが印加されている。した
がつて場合によつてはＶccの変動を補償するのが困難と
なるなどの問題を生ずることも考えられる。その場合に
は、図５に示したように制御回路３内に電圧変換回路３
Ａを設けてその出力電圧ＶＩを一定に保つことにより内
部回路をＶｃｃの変動に対して安定に動作させることが
できる。この場合、内部電圧ＶＩを低く設定すれば、耐
圧の低い微細化された素子を安定に動作させることがで
きる。図１６は上記のようにチツプ内に電圧変換回路を
設けた一実施例である。図１６において５Ｉは、電圧変
換回路３Ａより制御回路内の回路３Ｂ、および内部回路
２へ電圧ＶＩを供給するための電源線である。又、ＩＣ
Ｌは、図１１のＭＯＳトランジスタＴP2,ＴN2のように
内部回路内の各回路ＤＲＩＶの電流を制御する電流制御
回路である。本構成によれば、外部電圧Ｖccに依らない
一定電圧ＶＩにより徴細化された素子を安定に動作させ
ることができ、しかも各々の回路の機能に応じた所望の
速度で動かすことができる。
ついて述べてきたが、図７から図１２及び図１５の回路
では、その一部に外部電圧Ｖccが印加されている。した
がつて場合によつてはＶccの変動を補償するのが困難と
なるなどの問題を生ずることも考えられる。その場合に
は、図５に示したように制御回路３内に電圧変換回路３
Ａを設けてその出力電圧ＶＩを一定に保つことにより内
部回路をＶｃｃの変動に対して安定に動作させることが
できる。この場合、内部電圧ＶＩを低く設定すれば、耐
圧の低い微細化された素子を安定に動作させることがで
きる。図１６は上記のようにチツプ内に電圧変換回路を
設けた一実施例である。図１６において５Ｉは、電圧変
換回路３Ａより制御回路内の回路３Ｂ、および内部回路
２へ電圧ＶＩを供給するための電源線である。又、ＩＣ
Ｌは、図１１のＭＯＳトランジスタＴP2,ＴN2のように
内部回路内の各回路ＤＲＩＶの電流を制御する電流制御
回路である。本構成によれば、外部電圧Ｖccに依らない
一定電圧ＶＩにより徴細化された素子を安定に動作させ
ることができ、しかも各々の回路の機能に応じた所望の
速度で動かすことができる。
【００３８】図１７は、ＣＭＯＳインバータの動作速度
を制御する他の手段を示す実施例である。ここでは、Ｔ
P1およびＴN1の基板ＳＢＰ１、ＳＢＮ１の電圧を制御す
ることにより、 ＴP1、ＴN1のしきい電圧を制御し、そ
の結果としてインバータの動作特性を制御するものであ
る。本実施例は、しきい電圧の変動による特性変化を補
償するのに好適である。
を制御する他の手段を示す実施例である。ここでは、Ｔ
P1およびＴN1の基板ＳＢＰ１、ＳＢＮ１の電圧を制御す
ることにより、 ＴP1、ＴN1のしきい電圧を制御し、そ
の結果としてインバータの動作特性を制御するものであ
る。本実施例は、しきい電圧の変動による特性変化を補
償するのに好適である。
【００３９】図１７では、ＣＭＯＳインバータについて
示したが、ＢｉＣＭＯＳインバータなどＭＯＳトランジ
スタを用いる他の回路にも応用できる。又、このように
基板電圧を制御する方式をこれまで述べてきた他の制御
法と組合わせることももちろん可能である。
示したが、ＢｉＣＭＯＳインバータなどＭＯＳトランジ
スタを用いる他の回路にも応用できる。又、このように
基板電圧を制御する方式をこれまで述べてきた他の制御
法と組合わせることももちろん可能である。
【００４０】図７から図１７まででは主にインバータ,
ノンインバータＮＡＮＤ回路等駆動回路の特性を制御す
る方法について述べてきたが、集積回路では、この他に
電圧差に応じて出力を出す差動アンプも多用される。以
下ではこの差動アンプについての実施例を示す。
ノンインバータＮＡＮＤ回路等駆動回路の特性を制御す
る方法について述べてきたが、集積回路では、この他に
電圧差に応じて出力を出す差動アンプも多用される。以
下ではこの差動アンプについての実施例を示す。
【００４１】図１８は本発明の他の実施例であり、図１
１の制御法をＭＯＳトランジスタで構成された差動アン
プの動作速度の制御に適用した実施例である。同図でＩ
Ｎ１、ＩＮ２は差動入力、ＯＵＴ１，ＯＵＴ２は差動出
力である。本回路においても動作速度は制御条件や使用
条件の変動に対して図７、図１１と同様の傾向で変化す
る。したがつて、ＶCONT、 ＶCONT'を図１１（Ｂ）と同
様に制御することにより、動作電流が変わり、その結果
として動作速度を製造条件や使用条伴に応じて制御する
ことができる。この差動アンプの出力電圧は動作電流と
負荷ＭＯＳトランジスタＴPL、 ＴPL'のオン抵抗の積で
決まる。したがつて、動作電流を決めＴNCのオン抵抗と
ＴPL、 ＴPL'のオン抵抗の比が一定となるように、 Ｖ
CONT、ＶCONT'を制御すれば、動作電流とＴPL、 ＴPL'
のオン抵抗の積すなわち出力電圧は一定に保つたまま
で、動作速度を制御できる。
１の制御法をＭＯＳトランジスタで構成された差動アン
プの動作速度の制御に適用した実施例である。同図でＩ
Ｎ１、ＩＮ２は差動入力、ＯＵＴ１，ＯＵＴ２は差動出
力である。本回路においても動作速度は制御条件や使用
条件の変動に対して図７、図１１と同様の傾向で変化す
る。したがつて、ＶCONT、 ＶCONT'を図１１（Ｂ）と同
様に制御することにより、動作電流が変わり、その結果
として動作速度を製造条件や使用条伴に応じて制御する
ことができる。この差動アンプの出力電圧は動作電流と
負荷ＭＯＳトランジスタＴPL、 ＴPL'のオン抵抗の積で
決まる。したがつて、動作電流を決めＴNCのオン抵抗と
ＴPL、 ＴPL'のオン抵抗の比が一定となるように、 Ｖ
CONT、ＶCONT'を制御すれば、動作電流とＴPL、 ＴPL'
のオン抵抗の積すなわち出力電圧は一定に保つたまま
で、動作速度を制御できる。
【００４２】図１９は図１８のＴNA、 ＴNA'をＮＰＮバ
イポーラトランジスタＱNA、 ＱNA'で置換えた実施例で
あり、図１８と同様の効果が得られると同時に、増幅率
が大きくとれるなどの特長を有する。
イポーラトランジスタＱNA、 ＱNA'で置換えた実施例で
あり、図１８と同様の効果が得られると同時に、増幅率
が大きくとれるなどの特長を有する。
【００４３】図２０は図１９の電流制御用トランジスタ
ＴNCをＮＰＮバイポーラトランジスタＱNCと抵抗ＲCで
置換えたものであり、図１８、図１９と同様に動作速度
が制御できる。また、動作電流がより定電流化されるた
め、増幅率を大きくできる特長も有する。
ＴNCをＮＰＮバイポーラトランジスタＱNCと抵抗ＲCで
置換えたものであり、図１８、図１９と同様に動作速度
が制御できる。また、動作電流がより定電流化されるた
め、増幅率を大きくできる特長も有する。
【００４４】なお、図１８―図２０においてＶｃｃを印
加することが、耐圧もしくはＶｃｃの変動による特性変
動の点で問題となる場合には図５のようにチツプ内部に
設けた電圧変換回路３Ａにより所望の電圧を与えればよ
い。
加することが、耐圧もしくはＶｃｃの変動による特性変
動の点で問題となる場合には図５のようにチツプ内部に
設けた電圧変換回路３Ａにより所望の電圧を与えればよ
い。
【００４５】以上、回路２を構成する種々の要素回路の
特性を制御するのに好適な実施例について述べたが、次
に、制御回路3の具体的な実施例について述べる。
特性を制御するのに好適な実施例について述べたが、次
に、制御回路3の具体的な実施例について述べる。
【００４６】図２１はその一実施例である。同図でＴPR
はＰチヤネルＭＯＳトランジスタ、ＣＣは定電流ｉを流
す定電流源である。本実施例によれば、ＴPRのゲート
長、しきい電圧、ゲート酸化膜厚などの製造条件、ある
いは温度などの使用条件が変動しても、出力５にはＴPR
に一定電流を流すに必要なゲート電圧が常に出力され
る。したがつて、図１１〜１３、図１５、図１８〜図２
０などのＶCONT発生回路として好適である。これらの回
路に適用すると、ＴPRと図１１〜図１３、図１５の
ＴP2、もしくは図１８〜図２０のＴPL、 ＴPL'は良く知
られているカレントミラー回路の接続となる。したがつ
て、ＴP2、もしくはＴPL、ＴPL'のトランジスタ寸法を
ＴPRのそれに対して、適当に選ぶことにより、各回路の
動作電流を任意の一定値に制御することができる。
はＰチヤネルＭＯＳトランジスタ、ＣＣは定電流ｉを流
す定電流源である。本実施例によれば、ＴPRのゲート
長、しきい電圧、ゲート酸化膜厚などの製造条件、ある
いは温度などの使用条件が変動しても、出力５にはＴPR
に一定電流を流すに必要なゲート電圧が常に出力され
る。したがつて、図１１〜１３、図１５、図１８〜図２
０などのＶCONT発生回路として好適である。これらの回
路に適用すると、ＴPRと図１１〜図１３、図１５の
ＴP2、もしくは図１８〜図２０のＴPL、 ＴPL'は良く知
られているカレントミラー回路の接続となる。したがつ
て、ＴP2、もしくはＴPL、ＴPL'のトランジスタ寸法を
ＴPRのそれに対して、適当に選ぶことにより、各回路の
動作電流を任意の一定値に制御することができる。
【００４７】図２２は、図２１をＮチヤネルＭＯＳトラ
ンジスタで構成した実施例であり、図１１〜図１３、図
１５、図１８〜図１９のＶCONT'の発生回路として最適
であり、図２１と同様の効果が得られる。
ンジスタで構成した実施例であり、図１１〜図１３、図
１５、図１８〜図１９のＶCONT'の発生回路として最適
であり、図２１と同様の効果が得られる。
【００４８】図２３は図２１と図２２を組み合せた実施
例である。本実施例によれば図１１〜図１３、図１５、
図１８〜図１９用のＶCONT、ＶCONT'を同時に発生で
き、しかも、これらの電圧は同一定電流源を基にして発
生されるため、相互の整合性の高い極めて安定な電圧を
得ることができる。
例である。本実施例によれば図１１〜図１３、図１５、
図１８〜図１９用のＶCONT、ＶCONT'を同時に発生で
き、しかも、これらの電圧は同一定電流源を基にして発
生されるため、相互の整合性の高い極めて安定な電圧を
得ることができる。
【００４９】図２４はＰチヤネルＭＯＳトランジスタＴ
PRとＮチヤネルＭＯＳトランジスタＴNRを直列に接続し
て、ＶCONTを発生した実施例である。本実施例によれ
ば、Ｐ、Ｎ両チヤネルＭＯＳトランジスタの製造条件、
使用条件の変動の影響がＶCONTの値に反映される。した
がつて、図７〜図１０のＶCONT発生回路として好適であ
る。
PRとＮチヤネルＭＯＳトランジスタＴNRを直列に接続し
て、ＶCONTを発生した実施例である。本実施例によれ
ば、Ｐ、Ｎ両チヤネルＭＯＳトランジスタの製造条件、
使用条件の変動の影響がＶCONTの値に反映される。した
がつて、図７〜図１０のＶCONT発生回路として好適であ
る。
【００５０】図２５は図２４の出力に、増幅器７と帰還
率βの帰還回路８からなる増幅段を付加した実施例であ
る。本実施例では、その増幅率を充分大きく選ぶと、出
力ＶCONTは、 ＶCONT ＝ ＶO／β となり、βを適当に設定することにより、任意の値を得
ることができる。したがつて、ＶOで製造条件や使用条
件の変動の影響を反映する他に、βに製造条件や使用条
件依存性を持たせることによりβにその一部あるいは全
部の役割を分担させることもできる。
率βの帰還回路８からなる増幅段を付加した実施例であ
る。本実施例では、その増幅率を充分大きく選ぶと、出
力ＶCONTは、 ＶCONT ＝ ＶO／β となり、βを適当に設定することにより、任意の値を得
ることができる。したがつて、ＶOで製造条件や使用条
件の変動の影響を反映する他に、βに製造条件や使用条
件依存性を持たせることによりβにその一部あるいは全
部の役割を分担させることもできる。
【００５１】図２６は定電流値ＣＣの具体的実施例の一
つである。同図のように定電流源ＣＣ１は抵抗Ｒ1〜
Ｒ4、ＮＰＮバイポーラトランジスＱN1、ＱN2で構成さ
れている。本実施例ではＱN1のべースＢN1の電圧は、バ
イポーラトランジスタの電流増幅率が充分大きく、また
エミツターべース間順方向電圧をＶBEとすると、Ｖ
BE（Ｒ2＋Ｒ3）／Ｒ3の一定電圧となる。
つである。同図のように定電流源ＣＣ１は抵抗Ｒ1〜
Ｒ4、ＮＰＮバイポーラトランジスＱN1、ＱN2で構成さ
れている。本実施例ではＱN1のべースＢN1の電圧は、バ
イポーラトランジスタの電流増幅率が充分大きく、また
エミツターべース間順方向電圧をＶBEとすると、Ｖ
BE（Ｒ2＋Ｒ3）／Ｒ3の一定電圧となる。
【００５２】したがつて、 の一定電流が流れる。ＶBEは製造条件の変動の影響を受
けにくいので安定な電流を出力できる。
けにくいので安定な電流を出力できる。
【００５３】本実施例は接地に向つて外部からｉが流れ
込む形式であるため、図２１のような回路の定電流源と
して好適である。
込む形式であるため、図２１のような回路の定電流源と
して好適である。
【００５４】図２７はＰＮＰバイポーラトランジスタを
用いて、定電流源を構成した実施例である。電圧、電流
の極性が図２６と異なるのみで、動作は全く同一とな
る。本実施例は電源電圧Ｖｃｃからｉが流れ出す形式で
あるため、図２２、図２４、図２５のような回路の定電
流源として好適である。
用いて、定電流源を構成した実施例である。電圧、電流
の極性が図２６と異なるのみで、動作は全く同一とな
る。本実施例は電源電圧Ｖｃｃからｉが流れ出す形式で
あるため、図２２、図２４、図２５のような回路の定電
流源として好適である。
【００５５】図２８は図２７のように電源電圧から電流
が流れ出す形式の定電流源をＮＰＮバイポーラトランジ
スタで実現した実施例である。本実施例では、Ｒ1、
Ｒ2、Ｒ3、ＱN2の動作電流が定電流に加算される問題を
有するが、ＱN1の電流増幅率を充分大きくすることによ
り、その影響は無視できる。
が流れ出す形式の定電流源をＮＰＮバイポーラトランジ
スタで実現した実施例である。本実施例では、Ｒ1、
Ｒ2、Ｒ3、ＱN2の動作電流が定電流に加算される問題を
有するが、ＱN1の電流増幅率を充分大きくすることによ
り、その影響は無視できる。
【００５６】本実施例によれば、Ｖｃｃから電流が流れ
出す形式の定電流源を、作り易く、高性能のＮＰＮバイ
ポーラトランジスタを用いて実現できる。なお、本実施
例は、電流が流入、流出するいずれの形式としても使用
できる。
出す形式の定電流源を、作り易く、高性能のＮＰＮバイ
ポーラトランジスタを用いて実現できる。なお、本実施
例は、電流が流入、流出するいずれの形式としても使用
できる。
【００５７】図２９はこの特長を活かして、図２３の回
路に上記定電流源を適用したものである。本実施例によ
り、ＶCONT、ＶCONT'を同時に出力できる。
路に上記定電流源を適用したものである。本実施例によ
り、ＶCONT、ＶCONT'を同時に出力できる。
【００５８】図３０は、例えば図２６の定電流源ＣＣ１
のように接地に向つて電流が流れ込む電流源ＣＣと、Ｐ
チヤネルＭＯＳトランジスタＴPMとＴPM'から成るカレ
ントミラー回路により、Ｖｃｃから電流が流れ出す形成
の定電流源を実現した実施例である。ＴPMとＴPM'の寸
法を同一にすることにより、両者に流れる電流を等しく
でき、ＣＣの出力電流ｉと同一値の電流を電源電圧Ｖｃ
ｃから外部に出力することができる。これを図２２と同
様にＮチヤネルＭＯＳトランジスタＴNRに入力すること
により、ＶCONT'を得ることができる。本実施例では、
ＴPMとＴPM' の寸法比を適当に選ぶことにより、ＣＣの
電流値に対して、出力電流を任意に定めることができ
る。
のように接地に向つて電流が流れ込む電流源ＣＣと、Ｐ
チヤネルＭＯＳトランジスタＴPMとＴPM'から成るカレ
ントミラー回路により、Ｖｃｃから電流が流れ出す形成
の定電流源を実現した実施例である。ＴPMとＴPM'の寸
法を同一にすることにより、両者に流れる電流を等しく
でき、ＣＣの出力電流ｉと同一値の電流を電源電圧Ｖｃ
ｃから外部に出力することができる。これを図２２と同
様にＮチヤネルＭＯＳトランジスタＴNRに入力すること
により、ＶCONT'を得ることができる。本実施例では、
ＴPMとＴPM' の寸法比を適当に選ぶことにより、ＣＣの
電流値に対して、出力電流を任意に定めることができ
る。
【００５９】図３１は、図３０においてＴPMとＣＣによ
つて発生される電圧を、ＶCONTの電圧として供用したも
のである。本実施例によりＶCONT、ＶCONT'を同時に発
生することができ、図２３と同様に両者の特性を整合性
よく制御できる特長を有する。
つて発生される電圧を、ＶCONTの電圧として供用したも
のである。本実施例によりＶCONT、ＶCONT'を同時に発
生することができ、図２３と同様に両者の特性を整合性
よく制御できる特長を有する。
【００６０】図３２はＭＯＳトランジスタを用いて、高
安定の定電流源を実現する実施例である。
安定の定電流源を実現する実施例である。
【００６１】同図で、ＴN61〜ＴN63はＮチヤネルＭＯＳ
トランジスタであり、ＴN61は負、ＴN62は正のしきい電
圧を有する。ＴN63のしきい電圧は正負のいずれでもよ
い。Ｒ61〜 Ｒ63は抵抗、７は差動増幅器である。
トランジスタであり、ＴN61は負、ＴN62は正のしきい電
圧を有する。ＴN63のしきい電圧は正負のいずれでもよ
い。Ｒ61〜 Ｒ63は抵抗、７は差動増幅器である。
【００６２】ここで、 Ｒ61、Ｒ62の値、およびＴN61、
ＴN62の寸法をそれぞれ等しく設定しておけば、ＴN61、
ＴN62に流れる電流が互いに等しくなるように動作す
る。したがつて、ＴN62のゲート電圧Ｖ61は、ＴN61とＴ
N62のしきい電圧の差に等しい値の電圧となる。このし
きい電圧の差の値は製造条件や使用条件によらず、ほぼ
一定に保たれる。
ＴN62の寸法をそれぞれ等しく設定しておけば、ＴN61、
ＴN62に流れる電流が互いに等しくなるように動作す
る。したがつて、ＴN62のゲート電圧Ｖ61は、ＴN61とＴ
N62のしきい電圧の差に等しい値の電圧となる。このし
きい電圧の差の値は製造条件や使用条件によらず、ほぼ
一定に保たれる。
【００６３】以上の回路において、ＴN63のドレインお
よびソース電流は等しいので、出力電流ｉは、 ｉ ＝ Ｖ16／Ｒ63 (3) のように表わすことができる。したがつて、Ｖ16と同一
の特性を持つ電流出力が得られ、その値はＲ63によつて
任意に制御できる。
よびソース電流は等しいので、出力電流ｉは、 ｉ ＝ Ｖ16／Ｒ63 (3) のように表わすことができる。したがつて、Ｖ16と同一
の特性を持つ電流出力が得られ、その値はＲ63によつて
任意に制御できる。
【００６４】本実施例は、たとえば図３１の電流源ＣＣ
に用いるなど各実施例の定電流源として用いることによ
り、高安定の特性制御が可能になる。
に用いるなど各実施例の定電流源として用いることによ
り、高安定の特性制御が可能になる。
【００６５】本実施例によれば、バイポートランジスタ
を用いなくても回路を構成することが可能となるので、
ＭＯＳトランジスタで構成された集積回路に好適であ
る。
を用いなくても回路を構成することが可能となるので、
ＭＯＳトランジスタで構成された集積回路に好適であ
る。
【００６６】図３３は図２１〜図２５および図３０〜図
３１などの定電流として、さらに好適な実施例を示して
いる。本実施例は、良く知られているバンドギヤップジ
エネレータ回路を定電流源として応用したもので、特に
温度、電源電圧などの変動に対して高安定の電流を得る
ことができる。
３１などの定電流として、さらに好適な実施例を示して
いる。本実施例は、良く知られているバンドギヤップジ
エネレータ回路を定電流源として応用したもので、特に
温度、電源電圧などの変動に対して高安定の電流を得る
ことができる。
【００６７】同図においてＱ51〜 Ｑ56はバイポーラト
ランジスタ、Ｒ51〜 Ｒ55は抵抗で、所望の温度特性を
もつ定電流ｉを作ることができる。なお、ｉ５１は抵抗
Ｒ51を流れる電流、ｉ５２はバイポーラトランジスタＱ
52のコレクタ電流、ｉ５３はバイポーラトランジスタＱ
53のコレクタ電流である。以下では、出力電流ｉについ
て説明する前に、まず本回路の内部電圧V=の値と温度依
存性につき説明する。なお、 以下では簡単のためバイ
ポーラトランジスタのコレクタ電流に較べてべース電流
は無視できるものとし、コレクタ電流とエミツタ電流が
ほぼ等しいものとして説明する。電圧ＶI1は次式で表わ
される。
ランジスタ、Ｒ51〜 Ｒ55は抵抗で、所望の温度特性を
もつ定電流ｉを作ることができる。なお、ｉ５１は抵抗
Ｒ51を流れる電流、ｉ５２はバイポーラトランジスタＱ
52のコレクタ電流、ｉ５３はバイポーラトランジスタＱ
53のコレクタ電流である。以下では、出力電流ｉについ
て説明する前に、まず本回路の内部電圧V=の値と温度依
存性につき説明する。なお、 以下では簡単のためバイ
ポーラトランジスタのコレクタ電流に較べてべース電流
は無視できるものとし、コレクタ電流とエミツタ電流が
ほぼ等しいものとして説明する。電圧ＶI1は次式で表わ
される。
【００６８】 ＶI1 ＝ＶBE（Ｑ51）＋Ｉ52・Ｒ52＋ＶBE（Ｑ52）−ＶBE（Ｑ56） …(4) ここでＶBE（Ｑ51）、ＶBE（Ｑ52）、ＶBE（Ｑ56）はそ
れぞれバイポーラトランジスタＱ51、Ｑ52、Ｑ56のべー
ス・エミツタ間順方向電圧である。
れぞれバイポーラトランジスタＱ51、Ｑ52、Ｑ56のべー
ス・エミツタ間順方向電圧である。
【００６９】(4)式において電流Ｉ52は次式で表わされ
る。
る。
【００７０】 Ｉ52 ＝ {ＶBE（Ｑ55）― ＶBE（Ｑ54）}／Ｒ54・・・(5) ここで、バイポーラトランジスタＱ65とＱ54のエミツタ
面積を適当に選ぶことによりバイポーラトランジスタＱ
55の電流密度をバイポーラトランジスタＱ54のｎ倍に設
定すれば、 Ｉ52 ＝ （１／Ｒ５４）／（ｋＴ／ｑ）・ｌnｎ ・・・(6) が成立する。(6)式で、ｋはボルツマン定数、Ｔは絶対
温度、ｑは電子の電荷である。(4)〜(6)式より ＶI1 ＝ ＶBE（Ｑ51）＋（Ｒ52／Ｒ54）・（ｋＴ／ｑ）・ｌnｎ＋ ＶBE（Ｑ52）― ＶBE（Ｑ56） ・・・(7) が成立する。したがつてバイポーラトランジスタＱ52と
Ｑ56のエミツタ電流密度が等しくなるように設計すると
第７式の右辺第３項、第４項はキヤンセルするので ＶI1 ＝ ＶBE（Ｑ51）＋（Ｒ52／Ｒ54）・（ｋＴ／ｑ）・ ｌnｎ ・・・(8) が成立し、電気ＶI1の温度依存性は (∂ＶI1／∂Ｔ) ＝ (∂ＶBE（Ｑ51）／∂Ｔ)+（Ｒ52／Ｒ54）・ （ｋ／ｑ）・ｌnｎ ・・・(9) となる。よく知られているように、バイポーラトランジ
スタのべース・エミツタ電圧は負の温度依存性を持つ。
したがつて（９）式より抵抗Ｒ52、Ｒ54の比もしくは、
バイポーラトランジスタＱ55とＱ54のエミツタ電流密度
の比ｎを変えることによつて、(∂ＶI1／∂Ｔ)を任意に
設定できる。この温度係数をOにした時に得られるＶI1の
値が、シリコン半導体のバンドギヤップ電圧とほぼ等し
い１．２Ｖ前後の値になることから、一般にバンドギヤ
ップジエネレータと呼ばれている。
面積を適当に選ぶことによりバイポーラトランジスタＱ
55の電流密度をバイポーラトランジスタＱ54のｎ倍に設
定すれば、 Ｉ52 ＝ （１／Ｒ５４）／（ｋＴ／ｑ）・ｌnｎ ・・・(6) が成立する。(6)式で、ｋはボルツマン定数、Ｔは絶対
温度、ｑは電子の電荷である。(4)〜(6)式より ＶI1 ＝ ＶBE（Ｑ51）＋（Ｒ52／Ｒ54）・（ｋＴ／ｑ）・ｌnｎ＋ ＶBE（Ｑ52）― ＶBE（Ｑ56） ・・・(7) が成立する。したがつてバイポーラトランジスタＱ52と
Ｑ56のエミツタ電流密度が等しくなるように設計すると
第７式の右辺第３項、第４項はキヤンセルするので ＶI1 ＝ ＶBE（Ｑ51）＋（Ｒ52／Ｒ54）・（ｋＴ／ｑ）・ ｌnｎ ・・・(8) が成立し、電気ＶI1の温度依存性は (∂ＶI1／∂Ｔ) ＝ (∂ＶBE（Ｑ51）／∂Ｔ)+（Ｒ52／Ｒ54）・ （ｋ／ｑ）・ｌnｎ ・・・(9) となる。よく知られているように、バイポーラトランジ
スタのべース・エミツタ電圧は負の温度依存性を持つ。
したがつて（９）式より抵抗Ｒ52、Ｒ54の比もしくは、
バイポーラトランジスタＱ55とＱ54のエミツタ電流密度
の比ｎを変えることによつて、(∂ＶI1／∂Ｔ)を任意に
設定できる。この温度係数をOにした時に得られるＶI1の
値が、シリコン半導体のバンドギヤップ電圧とほぼ等し
い１．２Ｖ前後の値になることから、一般にバンドギヤ
ップジエネレータと呼ばれている。
【００７１】以上の回路において、Ｑ56のコレクタ電流
とエミツタ電流はほぼ等しいので、出力電流ｉは ｉ ＝ ＶI1／Ｒ55 …(10) のように表わすことができる。したがつて、 ＶI1と同
一の特性を持つ電流出力が得られ、その値はＲ55によつ
て任意に制御できる。
とエミツタ電流はほぼ等しいので、出力電流ｉは ｉ ＝ ＶI1／Ｒ55 …(10) のように表わすことができる。したがつて、 ＶI1と同
一の特性を持つ電流出力が得られ、その値はＲ55によつ
て任意に制御できる。
【００７２】本実施例を既に述べた各実施例の定電流源
として用いれば、極めて高安定の制御が可能になる。
として用いれば、極めて高安定の制御が可能になる。
【００７３】特に温度に関しては、目的に応じて、定電
源の温度係数を０、あるいは正もしくは負の任意の値に
設定し、これによつて回路の動作特性を任意に制御する
ことができる。
源の温度係数を０、あるいは正もしくは負の任意の値に
設定し、これによつて回路の動作特性を任意に制御する
ことができる。
【００７４】また、本実施例の内部電圧ＶI1は高安定の
定電圧源として使用することもできる。このとき、定電
流出力ｉが不要な場合はその出力端子をＶｃｃに接続す
ればよい。
定電圧源として使用することもできる。このとき、定電
流出力ｉが不要な場合はその出力端子をＶｃｃに接続す
ればよい。
【００７５】ＶI1は例えば図２０のＶCONT'として用い
ることもでき、その場合には差動増巾器の温度特性を制
御することができる。
ることもでき、その場合には差動増巾器の温度特性を制
御することができる。
【００７６】これまでいくつかの具体的な実施例をあげ
と、本発明による回路特性の制御法について述べてき
た。これらの実施例は容易に実現することができるが集
積度を上げるために微細な素子で構成する場合には素子
の耐圧が低くなり、外部電圧Ｖｃｃを素子に直接依頼す
ることが困難となることもあり得る。又、外部電圧が変
動すると所望の特性を得ることが困難となることもあり
得る。そのような場合には、図４、図５、図１６の実施
例のように、チツプ内部で安定な電圧ＶIを作り、これ
をＶｃｃの代わりに用いればよい。このとき場合により
Ｖｃｃを印加しても問題のないところにはＶｃｃを印加
してもよい。そうすれば電圧ＶIを発生する電圧源の負
担が減少するのでより高安定にＶIを保つことができ
る。図３４は内部電圧ＶIを用いた場合にその動作速度
を所望の値に制御するための一実施例を示している。こ
こでは、図１１に示したＣＭＯＳインバータを図２１、
図２２の回路で制御する場合を例にとり説明するが、こ
れに限らず今まで述べた各種の実施例に応用できる。図
３４ではｐＭＯＳＴP2とＴPR、ｎＭＯＳＴN2とＴNRはカ
レントミラーを成す。したがつて前記の実施例と同じよ
うにＴPRに対するＴP2のサイズを適当に設定すれば駆動
回路ＤＲＩＶの充電電流を任意の値に設定できる。又、
ＴNRに対するＴN2のサイズを適当に設定すれば、放電電
流を任意の値に設定できる。ここで、ｐＭＯＳＴPRとＴ
P2のソース電圧および電流源ＣＣ２の電源電圧ＶIを素
子耐圧より低い値に保てば素子耐圧の低い微細素子を用
いることができる。又、本実施例は、出力振巾もＶIと
なるので、次段に入力される電圧も安定に制御すること
ができ、次段の動作も安定に保つことができる。なお、
ＶCONT、ＶCONT'発生回路３１、３２は複数の回路で共
有することができ、その場合でもＴP2、 ＴN2の大きさ
を回路毎に設定すれば、個々の回路を所望の速度で制御
することができる。
と、本発明による回路特性の制御法について述べてき
た。これらの実施例は容易に実現することができるが集
積度を上げるために微細な素子で構成する場合には素子
の耐圧が低くなり、外部電圧Ｖｃｃを素子に直接依頼す
ることが困難となることもあり得る。又、外部電圧が変
動すると所望の特性を得ることが困難となることもあり
得る。そのような場合には、図４、図５、図１６の実施
例のように、チツプ内部で安定な電圧ＶIを作り、これ
をＶｃｃの代わりに用いればよい。このとき場合により
Ｖｃｃを印加しても問題のないところにはＶｃｃを印加
してもよい。そうすれば電圧ＶIを発生する電圧源の負
担が減少するのでより高安定にＶIを保つことができ
る。図３４は内部電圧ＶIを用いた場合にその動作速度
を所望の値に制御するための一実施例を示している。こ
こでは、図１１に示したＣＭＯＳインバータを図２１、
図２２の回路で制御する場合を例にとり説明するが、こ
れに限らず今まで述べた各種の実施例に応用できる。図
３４ではｐＭＯＳＴP2とＴPR、ｎＭＯＳＴN2とＴNRはカ
レントミラーを成す。したがつて前記の実施例と同じよ
うにＴPRに対するＴP2のサイズを適当に設定すれば駆動
回路ＤＲＩＶの充電電流を任意の値に設定できる。又、
ＴNRに対するＴN2のサイズを適当に設定すれば、放電電
流を任意の値に設定できる。ここで、ｐＭＯＳＴPRとＴ
P2のソース電圧および電流源ＣＣ２の電源電圧ＶIを素
子耐圧より低い値に保てば素子耐圧の低い微細素子を用
いることができる。又、本実施例は、出力振巾もＶIと
なるので、次段に入力される電圧も安定に制御すること
ができ、次段の動作も安定に保つことができる。なお、
ＶCONT、ＶCONT'発生回路３１、３２は複数の回路で共
有することができ、その場合でもＴP2、 ＴN2の大きさ
を回路毎に設定すれば、個々の回路を所望の速度で制御
することができる。
【００７７】次に図４、図５、図３４等のようにチツプ
内部でＶｃｃより低い電圧を発生するのに好適な電圧変
換回路の実施例について述べる。
内部でＶｃｃより低い電圧を発生するのに好適な電圧変
換回路の実施例について述べる。
【００７８】図３５は、上記電圧変換回路の構成を示し
た一実施例である。ここでＡは電圧変換回路、Ｆは定電
圧発生回路、Ｇは増巾器である。定電圧発生回路Ｆは、
外部電源電圧Ｖｃｃより、定電圧ＶI1を発生する。増巾
器Ｇは上記電圧ＶI1を増巾して、内部回路２もしくは制
御回路の一部３Ａに必要な電圧値ＶIを制御線５Ｉに出
力する。ここで電圧ＶIは、定電圧回路Ｆと増巾器Ｇと
によつて様々な特性をもたせることができる。例えば温
度依存性、外部電源電圧依存性を補償すれば、図３４の
ような回路の出力振巾をＶｃｃ、温度によらずに一定と
できるのでより高安定な動作が実現できる。本実施例に
よれば、定電圧回路の出力電圧ＶI1を増巾器Ｇで所望の
電圧値に増巾できる。そのため、定電圧回路の出力電圧
ＶI1の値に制限されることなく電圧ＶI1の値を設定でき
る。
た一実施例である。ここでＡは電圧変換回路、Ｆは定電
圧発生回路、Ｇは増巾器である。定電圧発生回路Ｆは、
外部電源電圧Ｖｃｃより、定電圧ＶI1を発生する。増巾
器Ｇは上記電圧ＶI1を増巾して、内部回路２もしくは制
御回路の一部３Ａに必要な電圧値ＶIを制御線５Ｉに出
力する。ここで電圧ＶIは、定電圧回路Ｆと増巾器Ｇと
によつて様々な特性をもたせることができる。例えば温
度依存性、外部電源電圧依存性を補償すれば、図３４の
ような回路の出力振巾をＶｃｃ、温度によらずに一定と
できるのでより高安定な動作が実現できる。本実施例に
よれば、定電圧回路の出力電圧ＶI1を増巾器Ｇで所望の
電圧値に増巾できる。そのため、定電圧回路の出力電圧
ＶI1の値に制限されることなく電圧ＶI1の値を設定でき
る。
【００７９】図３６に示した実施例は、図３５において
増巾器Ｇを差動アンプＧＤと、帰還回路Ｈによつて構成
したものである。ここで帰還回路Ｈは、電圧ＶIが所望
の値をとるときに出力Ｉ2に定電圧ＶI1に等しい電圧が
出力されるように設計する。本実施例によれば出力電圧
ＶIの変動を帰還回路Ｈを通して帰還しているため、制
御線５Ｉより供給する電流が時間とともに高速に変化す
る場合でも出力電圧ＶIの値を精度よく一定に保つこと
ができる。
増巾器Ｇを差動アンプＧＤと、帰還回路Ｈによつて構成
したものである。ここで帰還回路Ｈは、電圧ＶIが所望
の値をとるときに出力Ｉ2に定電圧ＶI1に等しい電圧が
出力されるように設計する。本実施例によれば出力電圧
ＶIの変動を帰還回路Ｈを通して帰還しているため、制
御線５Ｉより供給する電流が時間とともに高速に変化す
る場合でも出力電圧ＶIの値を精度よく一定に保つこと
ができる。
【００８０】図３７は、図３５、図３６の実施例におけ
る定電圧発生回路Ｆの具体的な構成例を示したもので図
３３に示した電流源においてバィポーラトランジスタＱ
56のコレクタをＶｃｃに接続した回路である。図３７の
回路において出力電圧ＶI1とその温度依存性は(8)、(9)
式で与えられる。抵抗の比もしくはバイポーラトランジ
スタの電流密度の比を変えることにより温度依存性を設
定できることは既にのべた通りである。本実施例を図３
５、図３６に示した実施例の定電圧発生回路Ｆに用いる
場合には、後段の増幅器Ｇあるいは差動アンプＧＤ、帰
還回路Ｈの温度特性に合わせ∂ＶI1／∂Ｔの値を設計す
ることによつて、電圧変換回路Ａの出力電圧ＶIの温度
依存性をゼロもしくは所望の値とすることができる。な
お、図３７の実施例においては、外部電圧Ｖｃｃがバイ
ポーラトランジスタのべース・エミツタ順方向電圧のほ
ぼ２倍、約１．８Ｖを越えると電圧ＶI2はＶｃｃに依ら
ずほぼ一定となる。したがつて本実施例を図３５、図３
６に用いれば、温度依存性、外部電圧依存性のない出力
電圧ＶIを容易に得ることができる。
る定電圧発生回路Ｆの具体的な構成例を示したもので図
３３に示した電流源においてバィポーラトランジスタＱ
56のコレクタをＶｃｃに接続した回路である。図３７の
回路において出力電圧ＶI1とその温度依存性は(8)、(9)
式で与えられる。抵抗の比もしくはバイポーラトランジ
スタの電流密度の比を変えることにより温度依存性を設
定できることは既にのべた通りである。本実施例を図３
５、図３６に示した実施例の定電圧発生回路Ｆに用いる
場合には、後段の増幅器Ｇあるいは差動アンプＧＤ、帰
還回路Ｈの温度特性に合わせ∂ＶI1／∂Ｔの値を設計す
ることによつて、電圧変換回路Ａの出力電圧ＶIの温度
依存性をゼロもしくは所望の値とすることができる。な
お、図３７の実施例においては、外部電圧Ｖｃｃがバイ
ポーラトランジスタのべース・エミツタ順方向電圧のほ
ぼ２倍、約１．８Ｖを越えると電圧ＶI2はＶｃｃに依ら
ずほぼ一定となる。したがつて本実施例を図３５、図３
６に用いれば、温度依存性、外部電圧依存性のない出力
電圧ＶIを容易に得ることができる。
【００８１】ところで、これまで説明してきた実施例の
ような、同一半導体基板中に定電圧回路Ｆとその他の回
路とを同時に形成するときには、両者に用いるトランジ
スタをＭＯＳトランジスタ、もしくはバイポーラトラン
ジスタの一種類に統一した方がプロセスエ程が簡略化で
き、製造コストの低減が可能となる場合がある。したが
つて定電圧回路Ｆとして、図３７の実施例のようにバイ
ポーラトランジスタを用いたものではなく、ＭＯＳトラ
ンジスタを用いたものが望ましいことがある。その場合
には、例えば、図３２においてＭＯＳトランジスタＴ
N63のドレインをＶｃｃとした回路のＶI6を用いてもよ
いし、あるいは、 ＯＧＵＥＹ,Journal of Solid―State Circuit, VO
L．SC-15,Jun.'80 もしくは BLAUSHILD，Journal of Solid-State Circuit,VOL．SC-
13,Dec.'78 に記載の定電圧発生回路などを用いればよい。
ような、同一半導体基板中に定電圧回路Ｆとその他の回
路とを同時に形成するときには、両者に用いるトランジ
スタをＭＯＳトランジスタ、もしくはバイポーラトラン
ジスタの一種類に統一した方がプロセスエ程が簡略化で
き、製造コストの低減が可能となる場合がある。したが
つて定電圧回路Ｆとして、図３７の実施例のようにバイ
ポーラトランジスタを用いたものではなく、ＭＯＳトラ
ンジスタを用いたものが望ましいことがある。その場合
には、例えば、図３２においてＭＯＳトランジスタＴ
N63のドレインをＶｃｃとした回路のＶI6を用いてもよ
いし、あるいは、 ＯＧＵＥＹ,Journal of Solid―State Circuit, VO
L．SC-15,Jun.'80 もしくは BLAUSHILD，Journal of Solid-State Circuit,VOL．SC-
13,Dec.'78 に記載の定電圧発生回路などを用いればよい。
【００８２】図３８は、図３６における差動増巾回路Ｇ
Ｄの具体的な実施例である。
Ｄの具体的な実施例である。
【００８３】図３８においては、端子Ｉ1に定電圧回路
Ｆの出力電圧ＶI1が、端子Ｉ2に帰還回路の出力電圧Ｖ
I2が印加される。本実施例では、端子Ｉ1、 Ｉ2がバイ
ポーラトランジスタのべース電極であるため、ゲインが
高く電圧ＶIの変動を小さく押えることができる。な
お、図６におけるＰチヤネルＭＯＳトランジスタを図７
のように抵抗で代用することもできる。この抵抗は、バ
イポーラトランジスタのべース拡散層で構成することが
できるため、バイポーラトランジスタのコレクタ用の不
純物層内に形成することができる。したがつて回路のレ
イアウト面積を低減できる。
Ｆの出力電圧ＶI1が、端子Ｉ2に帰還回路の出力電圧Ｖ
I2が印加される。本実施例では、端子Ｉ1、 Ｉ2がバイ
ポーラトランジスタのべース電極であるため、ゲインが
高く電圧ＶIの変動を小さく押えることができる。な
お、図６におけるＰチヤネルＭＯＳトランジスタを図７
のように抵抗で代用することもできる。この抵抗は、バ
イポーラトランジスタのべース拡散層で構成することが
できるため、バイポーラトランジスタのコレクタ用の不
純物層内に形成することができる。したがつて回路のレ
イアウト面積を低減できる。
【００８４】なお、図３８、図３９の差動アンプの電流
源としては様々な回路を考えることができるが、図４
０、図４１のように１個のＭＯＳトランジスタで実現す
ることも可能である。ここでＭＯＳトランジスタ
ＴI61、ＴI71のゲートをＩ1に接続した。ＶI1は前記の
ようにＶｃｃに対して一定値となるのでこのようにする
とＶｃｃに対してアンプの電流を一定に保つことができ
る。さらにアンプの特性を安定に制御する必要がある場
合には、図１８〜図２０に示したような回路を用いて種
々の制御を行なうこともできる。
源としては様々な回路を考えることができるが、図４
０、図４１のように１個のＭＯＳトランジスタで実現す
ることも可能である。ここでＭＯＳトランジスタ
ＴI61、ＴI71のゲートをＩ1に接続した。ＶI1は前記の
ようにＶｃｃに対して一定値となるのでこのようにする
とＶｃｃに対してアンプの電流を一定に保つことができ
る。さらにアンプの特性を安定に制御する必要がある場
合には、図１８〜図２０に示したような回路を用いて種
々の制御を行なうこともできる。
【００８５】図４２は、図３６における帰還回路Ｈの具
体的な実施例を示したものである。
体的な実施例を示したものである。
【００８６】図４２においては、制御線５Ｉの電圧ＶI
に対して、出力端子Ｉ2には、 ＶI2 ＝ Ｒ82・ＶI／（Ｒ81＋Ｒ82） ・・・(11) が出力され、図３６の差動増巾器に入力される。したが
つて、定電圧回路Ｆの出力電圧をＶI1、制御線５Ｉに出
力したい所望の電圧をＶI0として ＶI1 ＝ Ｒ82・ＶI0／（Ｒ81＋Ｒ82） ・・・(12) を満たすように抵抗Ｒ81、Ｒ82を設計すればＶI＝ＶI0
でＶI1＝ＶI2となり制御線５Ｉの電圧は所望の電圧ＶI0
で安定する。ここで、定電圧回路Ｆの出力電圧ＶI1を前
記のように温度依存性がゼロになるよう設計すれば、上
記電圧ＶEOの温度依存性もほぼゼロとすることができ
る。
に対して、出力端子Ｉ2には、 ＶI2 ＝ Ｒ82・ＶI／（Ｒ81＋Ｒ82） ・・・(11) が出力され、図３６の差動増巾器に入力される。したが
つて、定電圧回路Ｆの出力電圧をＶI1、制御線５Ｉに出
力したい所望の電圧をＶI0として ＶI1 ＝ Ｒ82・ＶI0／（Ｒ81＋Ｒ82） ・・・(12) を満たすように抵抗Ｒ81、Ｒ82を設計すればＶI＝ＶI0
でＶI1＝ＶI2となり制御線５Ｉの電圧は所望の電圧ＶI0
で安定する。ここで、定電圧回路Ｆの出力電圧ＶI1を前
記のように温度依存性がゼロになるよう設計すれば、上
記電圧ＶEOの温度依存性もほぼゼロとすることができ
る。
【００８７】なお、必要に応じてＶI0に所望の温度依存
性をもたせることが可能なのはもちろんである。
性をもたせることが可能なのはもちろんである。
【００８８】図４３は、図３６における帰還回路Ｈの他
の実施例を示したものである。図４３の実施例において
は、制御線５Ｉを直接抵抗に接続せず、バイポーラトラ
ンジスタＱｇ１のべース電極に接続した。したがつてバ
イポーラトランジスタＱｇ１によつて電流が増巾される
ため、図４２よりさらに高速動作が実現できる。またＧ
Ｄの負荷電流も軽減できる。図４３においては(11)式、
(12)式は各々 ＶI2 ＝ （Ｒ92／（Ｒ91＋Ｒ92））・（ＶI−ＶBE（Ｑｇ１））・・・(13) ＶI1 ＝ （Ｒ92／（Ｒ91＋Ｒ92））・（ＶI0−ＶBE（Ｑｇ１））・・・(14)と なるので、(14)式を満たすよう抵抗Ｒ91、Ｒ92の値を決
めればよい。ただし、この場合は(14)式より明らかなよ
うに、 ＶI0 ＝ （（ Ｒ91＋Ｒ92）／ Ｒ92）・ＶI0＋ＶBE（Ｑ91）・・・(15) となるため、(15)式第２項のために電圧ＶI0の温度依存
性は、電圧ＶI1の温度依存性と一致しない。この場合に
は(15)式より、 ∂ＶI0／∂Ｔ ＝ （（ Ｒ91＋Ｒ92）／ Ｒ92）・（∂ＶI1／∂Ｔ） ＋∂ＶBE（Ｑ91）／∂Ｔ ・・・（16） となるので、所望のＶI0、∂ＶI0／∂Ｔに応じて(15)、
(16)を満たすように設計すればよく、∂ＶI0／∂Ｔをゼ
ロとすることもできるのはもちろんである。
の実施例を示したものである。図４３の実施例において
は、制御線５Ｉを直接抵抗に接続せず、バイポーラトラ
ンジスタＱｇ１のべース電極に接続した。したがつてバ
イポーラトランジスタＱｇ１によつて電流が増巾される
ため、図４２よりさらに高速動作が実現できる。またＧ
Ｄの負荷電流も軽減できる。図４３においては(11)式、
(12)式は各々 ＶI2 ＝ （Ｒ92／（Ｒ91＋Ｒ92））・（ＶI−ＶBE（Ｑｇ１））・・・(13) ＶI1 ＝ （Ｒ92／（Ｒ91＋Ｒ92））・（ＶI0−ＶBE（Ｑｇ１））・・・(14)と なるので、(14)式を満たすよう抵抗Ｒ91、Ｒ92の値を決
めればよい。ただし、この場合は(14)式より明らかなよ
うに、 ＶI0 ＝ （（ Ｒ91＋Ｒ92）／ Ｒ92）・ＶI0＋ＶBE（Ｑ91）・・・(15) となるため、(15)式第２項のために電圧ＶI0の温度依存
性は、電圧ＶI1の温度依存性と一致しない。この場合に
は(15)式より、 ∂ＶI0／∂Ｔ ＝ （（ Ｒ91＋Ｒ92）／ Ｒ92）・（∂ＶI1／∂Ｔ） ＋∂ＶBE（Ｑ91）／∂Ｔ ・・・（16） となるので、所望のＶI0、∂ＶI0／∂Ｔに応じて(15)、
(16)を満たすように設計すればよく、∂ＶI0／∂Ｔをゼ
ロとすることもできるのはもちろんである。
【００８９】さて、以上のような回路を用いると電源電
圧（Ｖｃｃ）が過大になつたとしても、出力電圧をＶｃ
ｃより低い一定値にできるので徴細な素子を破壊から防
ることができるという利点がある。ところが反面、有効
なエージングテストを実施するには必ずしも適さない場
合がある。
圧（Ｖｃｃ）が過大になつたとしても、出力電圧をＶｃ
ｃより低い一定値にできるので徴細な素子を破壊から防
ることができるという利点がある。ところが反面、有効
なエージングテストを実施するには必ずしも適さない場
合がある。
【００９０】通常の集積回路では、最終製造工程の後
に、通常動作で用いられる電圧より高い電圧を故意に回
路内の各トランジスタに印加し、ゲート酸化膜不良など
でもともと故障の発生し易いトランジスタを初期に見つ
けるエージンダテストを実施し、信頼性を保証してい
る。このエージングテストにより不良の発見率を向上さ
せるには、正常な素子が破壊するよりわずかに低い電圧
を各素子に印加する必要がある。ところが、上記のよう
にチツプ内部の電圧変換回路を介して一定の電源電圧を
供給するように構成された集積回路チツプでは、内部回
路に十分なエージング電圧が加わらない恐れがある。そ
の場合には、図４４に示したように、電圧変換回路で発
生する電圧ＶIを、外部電源電圧Ｖｃｃが過剰に大きく
なったときに上昇するように設計すればよい。図４４で
は、外部電源電圧ＶｃｃがＶCIからＶCEまでは、内部発
生電圧ＶIを一定値ＶI0に保ち、ＶｃｃがＶCEを起える
とＶｃｃの上昇にともなつて上昇するようにした。この
ようにＶCE以上にＶｃｃを上昇させるとＶIも上昇する
ので、エージングテスト時にはＶｃｃをＶCE以上に上げ
るとチツプ内の回路にＶI0より高い電圧を加えることが
できる。そのために有効なエージングテストを行なうこ
とができる。
に、通常動作で用いられる電圧より高い電圧を故意に回
路内の各トランジスタに印加し、ゲート酸化膜不良など
でもともと故障の発生し易いトランジスタを初期に見つ
けるエージンダテストを実施し、信頼性を保証してい
る。このエージングテストにより不良の発見率を向上さ
せるには、正常な素子が破壊するよりわずかに低い電圧
を各素子に印加する必要がある。ところが、上記のよう
にチツプ内部の電圧変換回路を介して一定の電源電圧を
供給するように構成された集積回路チツプでは、内部回
路に十分なエージング電圧が加わらない恐れがある。そ
の場合には、図４４に示したように、電圧変換回路で発
生する電圧ＶIを、外部電源電圧Ｖｃｃが過剰に大きく
なったときに上昇するように設計すればよい。図４４で
は、外部電源電圧ＶｃｃがＶCIからＶCEまでは、内部発
生電圧ＶIを一定値ＶI0に保ち、ＶｃｃがＶCEを起える
とＶｃｃの上昇にともなつて上昇するようにした。この
ようにＶCE以上にＶｃｃを上昇させるとＶIも上昇する
ので、エージングテスト時にはＶｃｃをＶCE以上に上げ
るとチツプ内の回路にＶI0より高い電圧を加えることが
できる。そのために有効なエージングテストを行なうこ
とができる。
【００９１】図４５は、図４４に示した電圧特性を実現
するための具体的な実施例を示したものである。図４５
における定電圧回路ｆは、図３７の実施例において出力
段Ｊのバイポーラトランジスタのコレクタと端子Ｄの間
に抵抗Ｒ111を挿入したものであり、差動増巾器ＧＤと
帰還回路Ｈとは図３６と同様に接続した。
するための具体的な実施例を示したものである。図４５
における定電圧回路ｆは、図３７の実施例において出力
段Ｊのバイポーラトランジスタのコレクタと端子Ｄの間
に抵抗Ｒ111を挿入したものであり、差動増巾器ＧＤと
帰還回路Ｈとは図３６と同様に接続した。
【００９２】また、バイポーラトランジスタＱ111のコ
レクタをバイポーラトランジスタＱ1 12のべースに接続
し、上記バイポーラトランジスタＱ112のエミツタを制
御線５Ｉに、コレクタをＶｃｃに接続した。本回路にお
いては、外部電源電圧Ｖｃｃが、出力電圧ＶIの安定点
ＶI0に達した後、バイポーラトランジスタＱ112がオン
するまではＶIはＶI0に等しく一定で、バイポーラトラ
ンジスタＱ112がオンした後は出力電圧はＶｃｃととも
に上昇する。 バイポーラトランジスタＱ112がオンする
点ＶCEは次式で与えられる。
レクタをバイポーラトランジスタＱ1 12のべースに接続
し、上記バイポーラトランジスタＱ112のエミツタを制
御線５Ｉに、コレクタをＶｃｃに接続した。本回路にお
いては、外部電源電圧Ｖｃｃが、出力電圧ＶIの安定点
ＶI0に達した後、バイポーラトランジスタＱ112がオン
するまではＶIはＶI0に等しく一定で、バイポーラトラ
ンジスタＱ112がオンした後は出力電圧はＶｃｃととも
に上昇する。 バイポーラトランジスタＱ112がオンする
点ＶCEは次式で与えられる。
【００９３】 ＶCE ＝ ＶI0＋ＶBE（ Ｑ112）＋Ｒ111・ｉ11 …(17) ここで電流ｉ11は抵抗Ｒ111を流れる電流で次式を満た
す。
す。
【００９４】 ｉ11 ＝ ＶI0／ Ｒ112 ・・・(18) よつて、 ＶCE ＝ ＶI0＋ＶBE（ Ｑ112）＋（ Ｒ111／ Ｒ112）ＶI1…(19) であり、ＶCE以上にＶｃｃが上昇するとＶIは次式に従
つて上昇する。
つて上昇する。
【００９５】 ＶI ＝ Ｖｃｃ― Ｒ111・ｉ11― ＶBE（ Ｑ112） ＝ Ｖｃｃ― （Ｒ111／ Ｒ112）・ＶI1― ＶBE（ Ｑ112）・・・(20) 以上のように本実施例によれぱ、外部電圧ＶｃｃがＶCE
をこえると電圧ＶIがＶｃｃにともない上昇するため、
エ一ジングテストを有効に行なうことができる。
をこえると電圧ＶIがＶｃｃにともない上昇するため、
エ一ジングテストを有効に行なうことができる。
【００９６】ところで、 ＶI0の温度依存性をゼロと設
計したときのＶCEの温度依存性は、(19)式より ∂ＶCE／∂Ｔ ＝ （∂ＶI0／∂Ｔ）＋（∂ＶCBE（ Ｑ112）／∂Ｔ） ＋（ Ｒ111／ Ｒ112）・（∂ＶI1／∂Ｔ）・・・(21) 一方、Ｖｃｃ > ＶCEでのＶIの温度依存性は ∂ＶI／∂Ｔ ＝ （ Ｒ111／ Ｒ112）・（∂ＶI1／∂Ｔ） ―（∂ＶBE（ Ｑ112）／∂Ｔ） ・・・(22) となる。ここで帰還回路Ｈに図４２の回路を用いたとき
は(12)式より（∂ＶI1／∂Ｔ）＝０ゆえ ∂ＶCE／∂Ｔ ＝ ∂ＶBE（ Ｑ112）／∂Ｔ Ｖｃｃ > ＶCEで、 ∂ＶE／∂Ｔ ＝ ∂ＶBE（ Ｑ112）／∂Ｔ となる。
計したときのＶCEの温度依存性は、(19)式より ∂ＶCE／∂Ｔ ＝ （∂ＶI0／∂Ｔ）＋（∂ＶCBE（ Ｑ112）／∂Ｔ） ＋（ Ｒ111／ Ｒ112）・（∂ＶI1／∂Ｔ）・・・(21) 一方、Ｖｃｃ > ＶCEでのＶIの温度依存性は ∂ＶI／∂Ｔ ＝ （ Ｒ111／ Ｒ112）・（∂ＶI1／∂Ｔ） ―（∂ＶBE（ Ｑ112）／∂Ｔ） ・・・(22) となる。ここで帰還回路Ｈに図４２の回路を用いたとき
は(12)式より（∂ＶI1／∂Ｔ）＝０ゆえ ∂ＶCE／∂Ｔ ＝ ∂ＶBE（ Ｑ112）／∂Ｔ Ｖｃｃ > ＶCEで、 ∂ＶE／∂Ｔ ＝ ∂ＶBE（ Ｑ112）／∂Ｔ となる。
【００９７】通常ＶCEの温度依存性は約一２ｍＶ／℃な
のでＶCEの温度依存性及びＶCE >ＶｃｃでのＶIの温度
依存性は非常に小さい。又、帰還回路Ｈに図４３の実施
例を用いた場合は、（∂ＶI0／∂Ｔ）＝０としたとき
に、(14)式より ∂ＶI1／∂Ｔ＝―（Ｒ92／（Ｒ91＋Ｒ92））・（∂ＶBE
（Ｑ91）／∂Ｔ） となるので、(21)、(22)式より ∂ＶCE／∂Ｔ ＝ （∂ＶBE（ Ｑ112）／∂Ｔ）― （（Ｒ112・Ｒ92）／（（Ｒ112（ Ｒ91＋ Ｒ92）））・ （∂ＶBE（ Ｑ91）／∂Ｔ） ・・・(23-Ａ) Ｖｃｃ > ＶCEで ∂ＶI／∂Ｔ ＝（Ｒ112・Ｒ92）／（（Ｒ112（ Ｒ91＋ Ｒ92））・ （∂ＶBE（ Ｑ91）／∂Ｔ）― （∂ＶBE（ Ｑ112）／∂Ｔ） ・・・(23-Ｂ) となる。ここで(15)、(19)式より、 （Ｒ111／Ｒ112）・（（Ｒ112（ Ｒ91＋ Ｒ92）））をηとおくと ＶCE ＝ ＶI0＋ＶBE（Ｑ112）＋（Ｒ111／Ｒ112）・ （Ｒ92／（Ｒ91＋Ｒ92））・（ＶI0−ＶBE（Ｑ91）） ＝（１＋η）・ ＶI0＋ＶBE（Ｑ112）―η・ ＶBE（Ｑ91） …(23-C) が成立する。したがつて例えばＶCE＝６Ｖ、ＶI0＝４Ｖ
としたときには、ＶBE（Ｑ112）＝ ＶBE（Ｑ91）＝０．
８Ｖとしてη＝（３／８）となり(23-Ａ)、(23-Ｂ)より
∂ＶCE／∂Ｔ及びＶｃｃ>ＶCEでの∂ＶE／∂Ｔは各々約
−１．２５ｍＶ／℃及び約＋１．２５ｍＶ／℃となるの
で帰還回路Ｈに図４３の回路を用いた場合でもＶCEの温
度依存性及びＶｃｃ>ＶCEでのＶEの温度依存性は非常に
小さい。さらに図４３の回路を用いたときに、ＶCEの値
をＶI0のほぼ2倍近傍にとることによつてＶCEの温度依
存性とＶｃｃ>ＶCEでのＶIの温度依存性も同時にほぼゼ
ロとすることができる。すなわち、ＶBE（Ｑ112）とＶ
BE（Ｑ91）がほぼ等しいとすると（23- C)よりη＝１の
ときＶBE≒２ＶI0となり、（∂ＶBE（ Ｑ91）／∂Ｔ）
≒（∂ＶBE（ Ｑ112）／∂Ｔ）としては(23―Ａ)より
（∂ＶCE／∂Ｔ）≒０となる。又、(23―Ｂ)よりＶｃｃ
>ＶCEで（∂ＶI／∂Ｔ）≒０となる。以上述べてきたよ
うに、帰還回路Ｈに図４２の回路を用いたときも図４３
の回路を用いたときにも図４４の電圧特性をほとんど温
度変動なく実現することができ、Ｖｃｃ<ＶCEでの通常
動作領域においてもＶｃｃ> ＶCEにおけるエージングテ
ストの領域においても温度依存性のはとんどない電圧Ｖ
Iを発生でき、内部回路群を安定に動作させることがで
きる。
のでＶCEの温度依存性及びＶCE >ＶｃｃでのＶIの温度
依存性は非常に小さい。又、帰還回路Ｈに図４３の実施
例を用いた場合は、（∂ＶI0／∂Ｔ）＝０としたとき
に、(14)式より ∂ＶI1／∂Ｔ＝―（Ｒ92／（Ｒ91＋Ｒ92））・（∂ＶBE
（Ｑ91）／∂Ｔ） となるので、(21)、(22)式より ∂ＶCE／∂Ｔ ＝ （∂ＶBE（ Ｑ112）／∂Ｔ）― （（Ｒ112・Ｒ92）／（（Ｒ112（ Ｒ91＋ Ｒ92）））・ （∂ＶBE（ Ｑ91）／∂Ｔ） ・・・(23-Ａ) Ｖｃｃ > ＶCEで ∂ＶI／∂Ｔ ＝（Ｒ112・Ｒ92）／（（Ｒ112（ Ｒ91＋ Ｒ92））・ （∂ＶBE（ Ｑ91）／∂Ｔ）― （∂ＶBE（ Ｑ112）／∂Ｔ） ・・・(23-Ｂ) となる。ここで(15)、(19)式より、 （Ｒ111／Ｒ112）・（（Ｒ112（ Ｒ91＋ Ｒ92）））をηとおくと ＶCE ＝ ＶI0＋ＶBE（Ｑ112）＋（Ｒ111／Ｒ112）・ （Ｒ92／（Ｒ91＋Ｒ92））・（ＶI0−ＶBE（Ｑ91）） ＝（１＋η）・ ＶI0＋ＶBE（Ｑ112）―η・ ＶBE（Ｑ91） …(23-C) が成立する。したがつて例えばＶCE＝６Ｖ、ＶI0＝４Ｖ
としたときには、ＶBE（Ｑ112）＝ ＶBE（Ｑ91）＝０．
８Ｖとしてη＝（３／８）となり(23-Ａ)、(23-Ｂ)より
∂ＶCE／∂Ｔ及びＶｃｃ>ＶCEでの∂ＶE／∂Ｔは各々約
−１．２５ｍＶ／℃及び約＋１．２５ｍＶ／℃となるの
で帰還回路Ｈに図４３の回路を用いた場合でもＶCEの温
度依存性及びＶｃｃ>ＶCEでのＶEの温度依存性は非常に
小さい。さらに図４３の回路を用いたときに、ＶCEの値
をＶI0のほぼ2倍近傍にとることによつてＶCEの温度依
存性とＶｃｃ>ＶCEでのＶIの温度依存性も同時にほぼゼ
ロとすることができる。すなわち、ＶBE（Ｑ112）とＶ
BE（Ｑ91）がほぼ等しいとすると（23- C)よりη＝１の
ときＶBE≒２ＶI0となり、（∂ＶBE（ Ｑ91）／∂Ｔ）
≒（∂ＶBE（ Ｑ112）／∂Ｔ）としては(23―Ａ)より
（∂ＶCE／∂Ｔ）≒０となる。又、(23―Ｂ)よりＶｃｃ
>ＶCEで（∂ＶI／∂Ｔ）≒０となる。以上述べてきたよ
うに、帰還回路Ｈに図４２の回路を用いたときも図４３
の回路を用いたときにも図４４の電圧特性をほとんど温
度変動なく実現することができ、Ｖｃｃ<ＶCEでの通常
動作領域においてもＶｃｃ> ＶCEにおけるエージングテ
ストの領域においても温度依存性のはとんどない電圧Ｖ
Iを発生でき、内部回路群を安定に動作させることがで
きる。
【００９８】前記したようにＶI0に必要に応じて温度依
存性をもたせることももちろん可能である。さらに、エ
ージングテスト領域の温度依存性をＶI0と独立に設定す
る必要のあるときには、図３７のようにＱ111のコレク
タをＶｃｃに接続しＫのバイアス用にＲ111と所望の温
度依存性をもつ電流源をＦとは別に設ければよい。
存性をもたせることももちろん可能である。さらに、エ
ージングテスト領域の温度依存性をＶI0と独立に設定す
る必要のあるときには、図３７のようにＱ111のコレク
タをＶｃｃに接続しＫのバイアス用にＲ111と所望の温
度依存性をもつ電流源をＦとは別に設ければよい。
【００９９】図４５においてはＶｃｃ>ＶCEにおいて電
圧ＶIを上昇させるためバイポーラトランジスタＱ112を
用いた。しかし、ｎＭＯＳトランジスタでＱ112を置き
換え上記ｎＭＯＳトランジスタのゲートを端子Ｋに、ド
レインをＶｃｃにソースをＥに接続して構成することも
可能なのはもちろんである。このとき端子ＫはｎＭＯＳ
トランジスタのゲートに接続されるので電流を供給する
必要はない。したがつて、定電圧発生回路の設計が容易
にできる。
圧ＶIを上昇させるためバイポーラトランジスタＱ112を
用いた。しかし、ｎＭＯＳトランジスタでＱ112を置き
換え上記ｎＭＯＳトランジスタのゲートを端子Ｋに、ド
レインをＶｃｃにソースをＥに接続して構成することも
可能なのはもちろんである。このとき端子ＫはｎＭＯＳ
トランジスタのゲートに接続されるので電流を供給する
必要はない。したがつて、定電圧発生回路の設計が容易
にできる。
【０１００】以上述べてきた実施例によれば、所望の温
度依存性をもち、所望の範囲で外部電源電圧にもよらな
い安定した電圧を制御線５Ｉより供給することができ
る。したがつて、同一チツプ内の回路を安定に動作させ
ることができる。しかし、制御線５Ｉより供給される電
流が特に大きい場合などにおいては、電圧の変動を防ぐ
ために電圧変換回路Ａに電流増巾用のバッフア回路を加
えてバッフア回路の出力５Ｉ'を制御線として用いれば
よい。
度依存性をもち、所望の範囲で外部電源電圧にもよらな
い安定した電圧を制御線５Ｉより供給することができ
る。したがつて、同一チツプ内の回路を安定に動作させ
ることができる。しかし、制御線５Ｉより供給される電
流が特に大きい場合などにおいては、電圧の変動を防ぐ
ために電圧変換回路Ａに電流増巾用のバッフア回路を加
えてバッフア回路の出力５Ｉ'を制御線として用いれば
よい。
【０１０１】図４６は上記バッフア回路の一実施例を示
したものでＣ121、 Ｃ122は端子Ｎｓ、制御線５Ｉ'の電
位変動を小さくするためのキヤパシタである。図４６に
おいて５Ｉ'の電圧ＶI'は、 ＶI'＝Ｖｃｃ−ＶBE（Ｑ121） (Ｖｃｃ<ＶI+ＶBE（Ｑ121）) ・・・（24) もしくは ＶM＝ＶI＋ ＶBE（Ｑ121）―ＶBE（Ｑ121）（Ｖｃｃ>ＶI＋ＶBE（Ｑ121）） ・・・(25) と表わされる。
したものでＣ121、 Ｃ122は端子Ｎｓ、制御線５Ｉ'の電
位変動を小さくするためのキヤパシタである。図４６に
おいて５Ｉ'の電圧ＶI'は、 ＶI'＝Ｖｃｃ−ＶBE（Ｑ121） (Ｖｃｃ<ＶI+ＶBE（Ｑ121）) ・・・（24) もしくは ＶM＝ＶI＋ ＶBE（Ｑ121）―ＶBE（Ｑ121）（Ｖｃｃ>ＶI＋ＶBE（Ｑ121）） ・・・(25) と表わされる。
【０１０２】したがつて、本実施例では Ｖｃｃ≧ＶI＋ＶBE（Ｑ121） …(26) の領域ではＶI'はＶIとはば等しくなる。ＶIの発生回路
に前述の実施例を用いることによりＶI'の温度依存性も
制御することができる。本回路では５Ｉ'はバイポーラ
トランジスタのエミツタに接続されているため、制御線
５Ｉ'より大きな電流を供給できる。すなわち回路へ供
給する電流が大きい場合にも電圧ＶI'を安定に保つこと
ができる。
に前述の実施例を用いることによりＶI'の温度依存性も
制御することができる。本回路では５Ｉ'はバイポーラ
トランジスタのエミツタに接続されているため、制御線
５Ｉ'より大きな電流を供給できる。すなわち回路へ供
給する電流が大きい場合にも電圧ＶI'を安定に保つこと
ができる。
【０１０３】図４７は図４６のバイポーラトランジスタ
をＭＯＳトランジスタでおきかえた例である。本実施例
ではＶTH（Ｍ132）をＭＯＳトランジスタのしきい電圧
として Ｖｃｃ≧ＶI+ ＶTH（Ｑ132） …(27) の領域においてＶI'はほぼＶIと等しくなる。
をＭＯＳトランジスタでおきかえた例である。本実施例
ではＶTH（Ｍ132）をＭＯＳトランジスタのしきい電圧
として Ｖｃｃ≧ＶI+ ＶTH（Ｑ132） …(27) の領域においてＶI'はほぼＶIと等しくなる。
【０１０４】ＭＯＳトランジスタのしきい電圧は容易に
コントロールできるので、本実施例ではＶｃｃの低いう
ちからＶI'をＶIと等しくして出力電圧ＶI'の安定化を
図ることができる。
コントロールできるので、本実施例ではＶｃｃの低いう
ちからＶI'をＶIと等しくして出力電圧ＶI'の安定化を
図ることができる。
【０１０５】上記した2つの実施例では、電圧ＶIと、バ
ッフア回路の出力電圧ＶI'が等しくなる外部電圧の範囲
が、(26)式、(27)式で表わされるようにバイポーラトラ
ンジスタのべース・エミツタ間の順方向電圧もしくはＭ
ＯＳトランジスタのしきい電圧によつて制限されてしま
う。したがつて例えば、外部電圧Ｖｃｃが４Ｖ以上にお
いて電圧変換回路の出力電圧ＶIが４Ｖで一定になるよ
うに設計したとしても、図４６のバッフアの出力電圧Ｖ
I'は、Ｖｃｃが約４．８Ｖ以上にならないと４Ｖ一定と
ならない。そのため外部電圧Ｖｃｃに対する内部回路の
動作マージンを狭めてしまうこともあり得る。そのよう
な場合には、図４８に示したようなバッフア回路を用い
ればよい。図４８は、５Ｉ'をＰチヤネルＭＯＳトラン
ジスタＭ１４１のドレインに接続し、該ＭＯＳトランジ
スタのソースを外部電源Ｖｃｃに接続して、ゲートＧ１
４１を差動アンプＯの出力電圧で制御するようにしたも
のである。ここで、差動アンプの入力端子には、それぞ
れ電圧変換回路Ａの出力電圧ＶIと、本バツフア回路の
出力電圧ＶI'を入力した。ここでキヤパシタＣ141は出
力電圧ＶI'の変動を押えるためのものである。 本構成
によれば上記差動アンプによつて出力電圧ＶI'は、電圧
ＶIに等しい値に保たれる。したがつて図４６、図４７
の実施例とは異なり、出力電圧ＶI'を外部電圧Ｖｃｃに
よらず電圧ＶIに等しくすることができるので外部電庄
Ｖｃｃの広い範囲で安定な電圧を得ることができる。
ッフア回路の出力電圧ＶI'が等しくなる外部電圧の範囲
が、(26)式、(27)式で表わされるようにバイポーラトラ
ンジスタのべース・エミツタ間の順方向電圧もしくはＭ
ＯＳトランジスタのしきい電圧によつて制限されてしま
う。したがつて例えば、外部電圧Ｖｃｃが４Ｖ以上にお
いて電圧変換回路の出力電圧ＶIが４Ｖで一定になるよ
うに設計したとしても、図４６のバッフアの出力電圧Ｖ
I'は、Ｖｃｃが約４．８Ｖ以上にならないと４Ｖ一定と
ならない。そのため外部電圧Ｖｃｃに対する内部回路の
動作マージンを狭めてしまうこともあり得る。そのよう
な場合には、図４８に示したようなバッフア回路を用い
ればよい。図４８は、５Ｉ'をＰチヤネルＭＯＳトラン
ジスタＭ１４１のドレインに接続し、該ＭＯＳトランジ
スタのソースを外部電源Ｖｃｃに接続して、ゲートＧ１
４１を差動アンプＯの出力電圧で制御するようにしたも
のである。ここで、差動アンプの入力端子には、それぞ
れ電圧変換回路Ａの出力電圧ＶIと、本バツフア回路の
出力電圧ＶI'を入力した。ここでキヤパシタＣ141は出
力電圧ＶI'の変動を押えるためのものである。 本構成
によれば上記差動アンプによつて出力電圧ＶI'は、電圧
ＶIに等しい値に保たれる。したがつて図４６、図４７
の実施例とは異なり、出力電圧ＶI'を外部電圧Ｖｃｃに
よらず電圧ＶIに等しくすることができるので外部電庄
Ｖｃｃの広い範囲で安定な電圧を得ることができる。
【０１０６】図４９は、図４８の具体的な回路構成の一
例を示したものである。図４９において端子Ｐ、／Ｐに
は各々逆相の信号を印加する。以下では、信号Ｐが高レ
ベル、／Ｐが低レベルにある場合について回路動作を説
明するが、信号Ｐが低レベル、／Ｐが高レベルにある場
合でも同様である。また、本実施例の説明については、
Ｖｃｃを５Ｖ、ＶIを４Ｖとして説明するが、他の電圧
関係にあるときにも同様である。また、簡単のためバイ
ポーラトランジスタのべース・エミツタ電圧は０．８Ｖ
であるとして説明する。ＶIが４Ｖのとき、バイポーラ
トランジスタＱ153のべース電位ＶS153は１．６Ｖとな
る。このとき、端子５Ｉ'の電位ＶI'は４Ｖ、バイポー
ラトランジスタＱ154のべース電位ＶB154は１．６Ｖと
なる。ここでＶI'が低下するとＶB154も低下し、バイポ
ーラトランジスタＱ154のコレクタ電流は減少する。一
方、バイポーラトランジスタＱ153のコレクタ電流は増
加するため、抵抗Ｒ151を流れる電流が増加する。その
結果ＭＯＳトランジスタＭ141のゲートＶGM141が低下す
る。よつてＭＯＳトランジスタＭ141のドレイン電流が
増加してＶI'が上昇して４Ｖに回復する。逆に、ＶI'が
上昇するとＶGM141が上昇し、ＭＯＳトランジスタＭ141
がオフしてＶI'は下降し４Ｖに回復する。なお、ここで
バイポーラトランジスタＱ153のコレクタとＶｃｃの間
にダイオードＤ153〜 Ｄ155が直列に接続されているた
めコレクタ電位は２．６Ｖより下がることはない。一
方、べース電位ＶB153は１．６Ｖであるためバイポーラ
トランジスタＱ153のべース電位は常にコレクタ電位よ
り低い。よつてバイポーラトランジスタＱ153が飽和す
ることはない。バイポーラトランジスタＱ154のべース
電位はＶI'−２．４Ｖ、コレクタ電位はＶｃｃ―２。４
Ｖであり、 通常ＶIはＶｃｃより低いゆえＱ154も飽和
することはない。ところで制御線５Ｉ'に接続される回
路が待期状態にあるときには、５Ｉ'より流れる電流は
少なくほば一定である場合が多い。このときにはアンプ
に流れる電流をへらしても、ＶIを一定に保つことがで
き、電流をへらすことにより消費電力を低く押えること
ができる。そのためには、抵抗Ｒ152の抵抗値をＲ151よ
り大きくし、ＭＯＳトランジスタＭ153、 Ｍ154、 Ｍ
155のゲート巾を各々 Ｍ156、 Ｍ157、 Ｍ158より大き
く設定し、かつ５Ｉ'に接続される回路が待期状態にあ
るときは端子Ｐ、／Ｐの電位を各々低レベル、高レベル
に切りかえればよい。
例を示したものである。図４９において端子Ｐ、／Ｐに
は各々逆相の信号を印加する。以下では、信号Ｐが高レ
ベル、／Ｐが低レベルにある場合について回路動作を説
明するが、信号Ｐが低レベル、／Ｐが高レベルにある場
合でも同様である。また、本実施例の説明については、
Ｖｃｃを５Ｖ、ＶIを４Ｖとして説明するが、他の電圧
関係にあるときにも同様である。また、簡単のためバイ
ポーラトランジスタのべース・エミツタ電圧は０．８Ｖ
であるとして説明する。ＶIが４Ｖのとき、バイポーラ
トランジスタＱ153のべース電位ＶS153は１．６Ｖとな
る。このとき、端子５Ｉ'の電位ＶI'は４Ｖ、バイポー
ラトランジスタＱ154のべース電位ＶB154は１．６Ｖと
なる。ここでＶI'が低下するとＶB154も低下し、バイポ
ーラトランジスタＱ154のコレクタ電流は減少する。一
方、バイポーラトランジスタＱ153のコレクタ電流は増
加するため、抵抗Ｒ151を流れる電流が増加する。その
結果ＭＯＳトランジスタＭ141のゲートＶGM141が低下す
る。よつてＭＯＳトランジスタＭ141のドレイン電流が
増加してＶI'が上昇して４Ｖに回復する。逆に、ＶI'が
上昇するとＶGM141が上昇し、ＭＯＳトランジスタＭ141
がオフしてＶI'は下降し４Ｖに回復する。なお、ここで
バイポーラトランジスタＱ153のコレクタとＶｃｃの間
にダイオードＤ153〜 Ｄ155が直列に接続されているた
めコレクタ電位は２．６Ｖより下がることはない。一
方、べース電位ＶB153は１．６Ｖであるためバイポーラ
トランジスタＱ153のべース電位は常にコレクタ電位よ
り低い。よつてバイポーラトランジスタＱ153が飽和す
ることはない。バイポーラトランジスタＱ154のべース
電位はＶI'−２．４Ｖ、コレクタ電位はＶｃｃ―２。４
Ｖであり、 通常ＶIはＶｃｃより低いゆえＱ154も飽和
することはない。ところで制御線５Ｉ'に接続される回
路が待期状態にあるときには、５Ｉ'より流れる電流は
少なくほば一定である場合が多い。このときにはアンプ
に流れる電流をへらしても、ＶIを一定に保つことがで
き、電流をへらすことにより消費電力を低く押えること
ができる。そのためには、抵抗Ｒ152の抵抗値をＲ151よ
り大きくし、ＭＯＳトランジスタＭ153、 Ｍ154、 Ｍ
155のゲート巾を各々 Ｍ156、 Ｍ157、 Ｍ158より大き
く設定し、かつ５Ｉ'に接続される回路が待期状態にあ
るときは端子Ｐ、／Ｐの電位を各々低レベル、高レベル
に切りかえればよい。
【０１０７】なお、図３５〜図４９で述べてきた電圧発
生回路の出力ＶI又はＶI'を図３４の電源など以外に図
７〜図１０のＶCONTとして用いることもできる。前述し
たように、図３５〜図４９の実施例によれば、ＶI、
ＶI'の、外部電圧Ｖｃｃ、温度による変動を制御できる
ので図７〜図１０の回路特性をＶｃｃ、温度について一
定に保つことができる。したがつて、製造条件の変動に
くらべて特にＶｃｃ又は温度変動が問題となるときには
有効である。
生回路の出力ＶI又はＶI'を図３４の電源など以外に図
７〜図１０のＶCONTとして用いることもできる。前述し
たように、図３５〜図４９の実施例によれば、ＶI、
ＶI'の、外部電圧Ｖｃｃ、温度による変動を制御できる
ので図７〜図１０の回路特性をＶｃｃ、温度について一
定に保つことができる。したがつて、製造条件の変動に
くらべて特にＶｃｃ又は温度変動が問題となるときには
有効である。
【０１０８】これまで、回路動作を制御する具体的な方
法について述べてきたが、このうち内部回路の特性を検
出して制御する手段としては、図４８のように電圧値を
検出するものを中心に述べたきた。しかし、場合によつ
ては次のように信号の位相差を検出して制御する方法も
使うことができる。
法について述べてきたが、このうち内部回路の特性を検
出して制御する手段としては、図４８のように電圧値を
検出するものを中心に述べたきた。しかし、場合によつ
ては次のように信号の位相差を検出して制御する方法も
使うことができる。
【０１０９】図５０は、図２の構成による具体的実施例
を示している。本実施例では、回路２内の所定の２つの
パルスφ１、φ２の位相時間差Δｔを検出し、これに応
じ２の動作を制御し その動作速度を一定に保つ例であ
る。
を示している。本実施例では、回路２内の所定の２つの
パルスφ１、φ２の位相時間差Δｔを検出し、これに応
じ２の動作を制御し その動作速度を一定に保つ例であ
る。
【０１１０】同図でＦ／Ｆはセツト・リセット形のフリ
ツプフロツプであり、φ1とφ２の時間差Δtに等しいパ
ルス幅の信号φIを出力する。ＳＷI、ＳＷＲ、ＳＷＳは
スイツチ、ＣI、 ＣHは容量、ＶREFは参照用の基準電圧
である。以下、本回路の動作を同図（Ｂ）を参照しなが
ら説明する。
ツプフロツプであり、φ1とφ２の時間差Δtに等しいパ
ルス幅の信号φIを出力する。ＳＷI、ＳＷＲ、ＳＷＳは
スイツチ、ＣI、 ＣHは容量、ＶREFは参照用の基準電圧
である。以下、本回路の動作を同図（Ｂ）を参照しなが
ら説明する。
【０１１１】まず、φ1が入力されるとφIが出力され
る。これによりＳＷIがオンとなり、容量ＣIが定電流ｉ
で充電されＣIの端子３１の電圧は徐々に上昇する。Δt
時間経過後にφ2が入力されると、φIは低電位になり、
ＳＷIはオフになる。したがつて、３１の電圧ＶHLはΔt
に比例した電圧となる。この電圧はφsが入力されてＳ
ＷSがオンになると容量ＣHに取り込まれる。ここで、Ｃ
I>ＣHのようにしておけば、３２の電圧はＶHLにほぼ等
しくなる。一方、ＣIはφRによつてＳＷRがオンとなる
ため、０Ｖに放電され、次の動作に備える。ＣHに取り
込まれたＶHLは、増幅器７によつて参照用電圧ＶREFと
比較され、その差に応じた電圧を５に出力し、これによ
り２の動作特性を制御する。２の回路は、図７〜図２０
の如き回路で構成され、その動作特性が５の電圧によつ
て変化するようになつており、最終的にはＶREFとＶHL
の値が等しくなるように制御される。 この結果、２の
回路特性は一定に保たれる。
る。これによりＳＷIがオンとなり、容量ＣIが定電流ｉ
で充電されＣIの端子３１の電圧は徐々に上昇する。Δt
時間経過後にφ2が入力されると、φIは低電位になり、
ＳＷIはオフになる。したがつて、３１の電圧ＶHLはΔt
に比例した電圧となる。この電圧はφsが入力されてＳ
ＷSがオンになると容量ＣHに取り込まれる。ここで、Ｃ
I>ＣHのようにしておけば、３２の電圧はＶHLにほぼ等
しくなる。一方、ＣIはφRによつてＳＷRがオンとなる
ため、０Ｖに放電され、次の動作に備える。ＣHに取り
込まれたＶHLは、増幅器７によつて参照用電圧ＶREFと
比較され、その差に応じた電圧を５に出力し、これによ
り２の動作特性を制御する。２の回路は、図７〜図２０
の如き回路で構成され、その動作特性が５の電圧によつ
て変化するようになつており、最終的にはＶREFとＶHL
の値が等しくなるように制御される。 この結果、２の
回路特性は一定に保たれる。
【０１１２】本実施例では、２の動作特性を直接検知し
てその特性を制御するので、予め考慮した変動要因以外
によつて特性が変化してもそれに応答することが可能で
あり、極めて精度よくその特性を制御できる。本実施例
のＶREF、ｉは、制御精度を支配するため、高安定の必
要があるが、ＶREFとしては、図３２、図３７の実施例
が使用可能でありまた、ｉとしては、図２６〜図３３の
各実施例が使用可能である。
てその特性を制御するので、予め考慮した変動要因以外
によつて特性が変化してもそれに応答することが可能で
あり、極めて精度よくその特性を制御できる。本実施例
のＶREF、ｉは、制御精度を支配するため、高安定の必
要があるが、ＶREFとしては、図３２、図３７の実施例
が使用可能でありまた、ｉとしては、図２６〜図３３の
各実施例が使用可能である。
【０１１３】なお、ここでは、回路２の動作特性をφ
1、φ２の時間差で検知したが、その他の例えば動作電
流量を検知して特性を制御することなども考えられる。
1、φ２の時間差で検知したが、その他の例えば動作電
流量を検知して特性を制御することなども考えられる。
【０１１４】図５１は、図３の実施例に図５０の実施例
を適用したものである。本実施例においては、２を構成
する内部回路２'の一部で２のダミーとして４を構成
し、その出力φ1'、φ2'で動作特性を図５０と同様の方
法で検知し、２の動作特性を制御する。２'としては図
７のようなインバータを用いてリンダオシレータを形成
してもよいしその他目的に応じて様々な回路形式を選ぶ
ことができる。
を適用したものである。本実施例においては、２を構成
する内部回路２'の一部で２のダミーとして４を構成
し、その出力φ1'、φ2'で動作特性を図５０と同様の方
法で検知し、２の動作特性を制御する。２'としては図
７のようなインバータを用いてリンダオシレータを形成
してもよいしその他目的に応じて様々な回路形式を選ぶ
ことができる。
【０１１５】本実施例においても図５０と同様の効果が
得られる。
得られる。
【０１１６】なお、これまで述べてきた実施例のうち、
図１２のようにバイポーラトランジスタのべースとコレ
クタ電流を同一の電源より供給する場合には、バイポー
ラトランジスタのコレクタ抵抗による電圧降下のため
に、べース電位よりコレクタ電位が一時的に低下してバ
イポーラトランジスタが飽和する恐れのある場合があり
得る。このときには、図５２のように、コレクタ端子を
２ケ所設けて、Ｃ１をバイポーラトランジスタのコレク
タ電極として使用し、べース電流を供給するＭＯＳトラ
ンジスタをＣ２に接続すればよい。このようにするとバ
イポーラトランジスタの本来のコレクタＣ０の電位よ
り、第２のコレクタ電極の電位は低いので、これとＭＯ
Ｓトランジスタを通じて接続されたべースの電位はコレ
クタＣ０の電位より高くなることがない。したがつてバ
イポーラトランジスタの飽和を効果的に防止することが
できる。本実施例は図１２に限らず用いることができ
る。
図１２のようにバイポーラトランジスタのべースとコレ
クタ電流を同一の電源より供給する場合には、バイポー
ラトランジスタのコレクタ抵抗による電圧降下のため
に、べース電位よりコレクタ電位が一時的に低下してバ
イポーラトランジスタが飽和する恐れのある場合があり
得る。このときには、図５２のように、コレクタ端子を
２ケ所設けて、Ｃ１をバイポーラトランジスタのコレク
タ電極として使用し、べース電流を供給するＭＯＳトラ
ンジスタをＣ２に接続すればよい。このようにするとバ
イポーラトランジスタの本来のコレクタＣ０の電位よ
り、第２のコレクタ電極の電位は低いので、これとＭＯ
Ｓトランジスタを通じて接続されたべースの電位はコレ
クタＣ０の電位より高くなることがない。したがつてバ
イポーラトランジスタの飽和を効果的に防止することが
できる。本実施例は図１２に限らず用いることができ
る。
【０１１７】図５３は、上述した各実施例をＤＲＡＭに
適用した具体的実施例である。
適用した具体的実施例である。
【０１１８】同図でＭＡはメモリセルアレーであり、メ
モリセルＭＣが2次元的に配置されている。ＰＣはデー
タ線プリチヤージ回路、ＳＡはメモリセルからデータ線
に出力される徴少信号を増幅するセンスアンプであり、
Ｐ、Ｎ両チヤネルＭＯＳトランジスタで構成される。Ａ
Ｂはアドレス入力Ａｉｎを内部信号は変換するアドレス
バツフア回路、X―Ｄｅｃ&.、Ｙ―Ｄｅｃ&Ｄｒｉｖ.
は、それぞれＸデコーダ・ドライバ、Ｙデコーダ・ドラ
イバである。ＤＰはメモリの動作の待機時のデータ線プ
リチヤージ電圧発生回路、ＳＡＤ、／ＳＡＤはセンスア
ンプＳＡの駆動回路、ＷＣはデータ入力信号Ｄｉｎを書
き込み信号ＷＥの指示によつてメモリセルに書き込むた
めの書き込み制御回路、周辺回路は各回路の動作に必要
なパルス信号を外部入力ＣＥに応じて発生する回路、Ｍ
ＡはＩ／Ｏ線上の読み出し信号を増幅するメインアンプ
であり、ここでは図１９に示した実施例を適用してい
る。３は製造条件、使用条件などの変動に応じた信号を
５に出力し、これにより、各回路の動作を制御し、特性
を安定化する。各回路は３の出力５によつて制御できる
ように、図７〜図２０のような回路で構成する。
モリセルＭＣが2次元的に配置されている。ＰＣはデー
タ線プリチヤージ回路、ＳＡはメモリセルからデータ線
に出力される徴少信号を増幅するセンスアンプであり、
Ｐ、Ｎ両チヤネルＭＯＳトランジスタで構成される。Ａ
Ｂはアドレス入力Ａｉｎを内部信号は変換するアドレス
バツフア回路、X―Ｄｅｃ&.、Ｙ―Ｄｅｃ&Ｄｒｉｖ.
は、それぞれＸデコーダ・ドライバ、Ｙデコーダ・ドラ
イバである。ＤＰはメモリの動作の待機時のデータ線プ
リチヤージ電圧発生回路、ＳＡＤ、／ＳＡＤはセンスア
ンプＳＡの駆動回路、ＷＣはデータ入力信号Ｄｉｎを書
き込み信号ＷＥの指示によつてメモリセルに書き込むた
めの書き込み制御回路、周辺回路は各回路の動作に必要
なパルス信号を外部入力ＣＥに応じて発生する回路、Ｍ
ＡはＩ／Ｏ線上の読み出し信号を増幅するメインアンプ
であり、ここでは図１９に示した実施例を適用してい
る。３は製造条件、使用条件などの変動に応じた信号を
５に出力し、これにより、各回路の動作を制御し、特性
を安定化する。各回路は３の出力５によつて制御できる
ように、図７〜図２０のような回路で構成する。
【０１１９】本回路の動作は、ＣＥが入力されるとメモ
リ動作が開始され、ＡｉｎがＡＢによつて増幅されＸ―
Ｄｅｃ、Ｙ―Ｄｅｃに信号を供給する。その信号に応じ
てX−Ｄｅｃ&Ｄｒｉｖによつて1本のワード線Ｗが選択
されるとメモリセル内のＣｓに蓄えられた情報電荷がデ
ータ線に出力される。その結果データ線上に徴小信号が
現われ、ＳＡにより増幅される。 Ｙ―Ｄｅｃ&Ｄｒｉ
ｖ.によつて選択されたデー夕線信号がＩ／Ｏ、／Ｉ／
Ｏに出力される。この信号はＭＡによつて増幅され、Ｄ
ｏｕｔとして外部に出力される。書き込み動作はＷＣを
介して、上記と逆の経路によりメモリセルに信号が書き
込まれる。
リ動作が開始され、ＡｉｎがＡＢによつて増幅されＸ―
Ｄｅｃ、Ｙ―Ｄｅｃに信号を供給する。その信号に応じ
てX−Ｄｅｃ&Ｄｒｉｖによつて1本のワード線Ｗが選択
されるとメモリセル内のＣｓに蓄えられた情報電荷がデ
ータ線に出力される。その結果データ線上に徴小信号が
現われ、ＳＡにより増幅される。 Ｙ―Ｄｅｃ&Ｄｒｉ
ｖ.によつて選択されたデー夕線信号がＩ／Ｏ、／Ｉ／
Ｏに出力される。この信号はＭＡによつて増幅され、Ｄ
ｏｕｔとして外部に出力される。書き込み動作はＷＣを
介して、上記と逆の経路によりメモリセルに信号が書き
込まれる。
【０１２０】以上のような構成において種々の目的の制
御が可能である。
御が可能である。
【０１２１】まず、回路全体の動作速度あるいは信頼度
特性などを一定に保つ制御法があるが、これについて
は、既にいくつかの実施例で説明したように、制御回路
３で、製造条件や使用条件に応じて、制御対象となる各
々の回路に合致した信号を５に出力し、それぞれ制御す
ればよい。
特性などを一定に保つ制御法があるが、これについて
は、既にいくつかの実施例で説明したように、制御回路
３で、製造条件や使用条件に応じて、制御対象となる各
々の回路に合致した信号を５に出力し、それぞれ制御す
ればよい。
【０１２２】次に個々の回路毎に目的に応じて制御する
方法が考えられる。特にＤＲＡＭではメモリセルアレー
部は最も徴細な素子を用いて構成されるため、他に比ベ
素子耐圧が低く、信頼度の低下の問題を生じ易い。した
がつて、メモリセルアレー部は高信頼化、その他の回路
は動作速度との安定化を目的にした制御が考えられる。
動作速度を一定に保つ方法は既にいくつか述べた実施例
に従えばよい。メモリセルアレー部の制御法については
いくつか考えられる。まず、メモリセル内のＣｓの絶縁
膜厚の電界を一定に保つ方法がある。情報電荷Ｑｓを大
きくして安定に動作するためにはＣｓは大きい程よく、
より小さい面積で大きいＣｓを実現するために、その誘
電体としての絶縁膜の厚さｔｏｘｓを半導体チツプ内で
最も薄くするのが一般的であり、Ｃｓの絶縁耐圧がチツ
プ内で最も低くなるからである。この電界Ｅｏｘｓを一
定に保つて信頼度を補償するためには、絶縁膜のばらつ
きに応じて、ＳＡＤ、ＤＰ，ＷＣなどの出力電圧を制御
して、Ｃｓに書き込まれる電圧Ｖｓを制御すればよい。
このとき、情報電荷量Ｑｓは次のように表わされる。
方法が考えられる。特にＤＲＡＭではメモリセルアレー
部は最も徴細な素子を用いて構成されるため、他に比ベ
素子耐圧が低く、信頼度の低下の問題を生じ易い。した
がつて、メモリセルアレー部は高信頼化、その他の回路
は動作速度との安定化を目的にした制御が考えられる。
動作速度を一定に保つ方法は既にいくつか述べた実施例
に従えばよい。メモリセルアレー部の制御法については
いくつか考えられる。まず、メモリセル内のＣｓの絶縁
膜厚の電界を一定に保つ方法がある。情報電荷Ｑｓを大
きくして安定に動作するためにはＣｓは大きい程よく、
より小さい面積で大きいＣｓを実現するために、その誘
電体としての絶縁膜の厚さｔｏｘｓを半導体チツプ内で
最も薄くするのが一般的であり、Ｃｓの絶縁耐圧がチツ
プ内で最も低くなるからである。この電界Ｅｏｘｓを一
定に保つて信頼度を補償するためには、絶縁膜のばらつ
きに応じて、ＳＡＤ、ＤＰ，ＷＣなどの出力電圧を制御
して、Ｃｓに書き込まれる電圧Ｖｓを制御すればよい。
このとき、情報電荷量Ｑｓは次のように表わされる。
【０１２３】 ここでεｏｘｓは誘電率、ＡｏｘｓはＣｓの面積であ
る。
る。
【０１２４】したがつて、Ｅｏｘｓを一定に保てばＱｓ
も一定に保たれ、信頼度が向上すると共に、動作も安定
化する。また、温度が高くなると、ＭＣ内の拡散層リー
ク電流が増加するので、安定動作に必要な最小情報電荷
量も大きくする必要がある。したがつて、温度が高くな
るにつれて、Ｑｓ、すなわち、Ｅｏｘｓを大きくして、
信頼度をさらに向上させる制御法もある。
も一定に保たれ、信頼度が向上すると共に、動作も安定
化する。また、温度が高くなると、ＭＣ内の拡散層リー
ク電流が増加するので、安定動作に必要な最小情報電荷
量も大きくする必要がある。したがつて、温度が高くな
るにつれて、Ｑｓ、すなわち、Ｅｏｘｓを大きくして、
信頼度をさらに向上させる制御法もある。
【０１２５】この場合、温度上昇とともにＭＯＳトラン
ジスのｇｍが下がるのでデータ線充放電電流のピーク値
をそればど大きくせずに制御できる。
ジスのｇｍが下がるのでデータ線充放電電流のピーク値
をそればど大きくせずに制御できる。
【０１２６】次にメモリセルのＭＯＳトランジスタに着
目した制御法がある。このＭＯＳトランジスタはチツプ
内で最も微細でその絶縁破壊耐圧、ホツトキヤリア耐圧
が他に比べて低くなる場合が多いためである。ＭＯＳト
ランジスタの各種耐圧はゲート長Ｌｇが短かく、ゲート
絶縁膜厚Ｔｏｘが薄くなる程低下する。したがつて、Ｌ
ｇが短かく、 Ｔｏｘが薄くなるにつれてワード線、デ
ータ線などの印加電圧を小さくするとよい。印加電圧の
制御は前に述べたと同様にして行なうことができる。ま
た、前に述べたように温度が下がるとホツトキヤリア耐
圧も低くなる。したがつて、温度が下がるとワード電
圧、データ線電圧などを下げるようにすればよい。これ
により、安定で高信頼の特性を得ることができる。 ま
たここで述べた制御法に上述したＣｓに着目した制御法
を組み合わせることも可能である。
目した制御法がある。このＭＯＳトランジスタはチツプ
内で最も微細でその絶縁破壊耐圧、ホツトキヤリア耐圧
が他に比べて低くなる場合が多いためである。ＭＯＳト
ランジスタの各種耐圧はゲート長Ｌｇが短かく、ゲート
絶縁膜厚Ｔｏｘが薄くなる程低下する。したがつて、Ｌ
ｇが短かく、 Ｔｏｘが薄くなるにつれてワード線、デ
ータ線などの印加電圧を小さくするとよい。印加電圧の
制御は前に述べたと同様にして行なうことができる。ま
た、前に述べたように温度が下がるとホツトキヤリア耐
圧も低くなる。したがつて、温度が下がるとワード電
圧、データ線電圧などを下げるようにすればよい。これ
により、安定で高信頼の特性を得ることができる。 ま
たここで述べた制御法に上述したＣｓに着目した制御法
を組み合わせることも可能である。
【０１２７】以上、説明した実施例によれば、ＤＲＡＭ
の動作を種々の目的に応じて制御することができる。な
お、前述したようにＤＲＡＭでは高集積化を進めるた
め、徴細な素子を使う必要がある。現在は、電源電圧Ｖ
ｃｃとして５Ｖを用いているが、今後、４Ｍ、１６Ｍビ
ットと高集積化を進めるには素子の耐圧の低下から考え
て５Ｖを直接徴細化された素子に印加するのは困難とな
ると予想される。 しかし、Ｖｃｃを５Ｖより下げるの
は、従来のＤＲＡＭとの互換性から考えてユーザーに負
担をかけるので好ましくない。そこで、ＤＲＡＭにおい
ても図４、図５などのように制御回路によりＶｃｃより
低い電圧を発生させて徴細素子を保護した上で、各種の
制御を行なうことができる。
の動作を種々の目的に応じて制御することができる。な
お、前述したようにＤＲＡＭでは高集積化を進めるた
め、徴細な素子を使う必要がある。現在は、電源電圧Ｖ
ｃｃとして５Ｖを用いているが、今後、４Ｍ、１６Ｍビ
ットと高集積化を進めるには素子の耐圧の低下から考え
て５Ｖを直接徴細化された素子に印加するのは困難とな
ると予想される。 しかし、Ｖｃｃを５Ｖより下げるの
は、従来のＤＲＡＭとの互換性から考えてユーザーに負
担をかけるので好ましくない。そこで、ＤＲＡＭにおい
ても図４、図５などのように制御回路によりＶｃｃより
低い電圧を発生させて徴細素子を保護した上で、各種の
制御を行なうことができる。
【０１２８】図５４は上記のような電源回路を含んで構
成した制御回路の一実施例である。
成した制御回路の一実施例である。
【０１２９】図５４において、５Ｉ１'は、アドレスバ
ッフア・デコーダ、クロツクドライバなどの周辺回路に
Ｖｃｃより低い電圧ＶI'を供給するための制御線、５Ｉ
２はワードドライバにＶI'より高い電圧ＶCHを供給する
ための制御線、５Ｉ３Ｈおよび５Ｉ３Ｌは、センスアン
プＳＡの駆動回路ＳＡＤ、／ＳＡＤを制御するための制
御線である。なお、ここでは省略するが、図５４におい
て制御回路３にはその他必要な制御回路を含んで構成す
るのはもちろんである。図５４は、安定でエージングテ
ストに適した基準電圧を発生するための定電圧発生回路
Ｆ、バイポーラトランジスタＱ112、比較器ＧＤ、帰還
回路Ｈと、基準電圧ＶIを基に、アドレスバツフア、デ
コーダ、クロツクドライバ等にＶｃｃより低いＶI'を供
給するための比較器ＯとＭＯＳトランジスタＭ141、さ
らにワードドライバ等にＶI'より高い電圧ＶCHを供給す
るための動作時用高電圧発生回路ＨＯＰ、 待期時用高
電圧発生回路Ｖｓｔ及びデータ線電圧Ｖｏとデータ線充
電電流をコントロールする駆動回路ＤＲＶ、ＤＲＶ'よ
り成る。本構成によれば、ＶI'はＶIと等しく、又、Ｖ
CHやＶｏもＶI'を基に決まるため、ＤＲＡＭ内の内部電
圧をすべてＶIで制御できることになる。したがつて、
前記の実施例によりメモリセルアレー周辺回路ともに温
度およびＶｃｃの変動による特性変化を受けることが少
なく非常に動作の安定したＤＲＡＭを実現することがで
きる。又、エージングテストを有効に行なえることはも
ちろんである。なお、図５４の定電圧回路Ｆに図３７、
図４５の実施例を用いたときには次のようにしてその消
費電力を低減することも可能である。すなわち、図３
７、図４５に示した定電圧回路Ｆでは、出力電圧ＶI1は
(15)式のように抵抗の比で決まる。また、エージング電
圧特性も(20)式のように抵抗の比によつて決まる。その
ため抵抗の絶対値によつて特性が変化することがなく製
造ばらつきの影響を受けることも少ない。したがつて抵
抗の絶対値を一律にＺ倍(Ｚ>０)することによつて抵抗
比は不変のまま電流のみを所望の値に設定することがで
きる。電流値を小さくすると場合によつては同一半導体
基板上の他の回路からのノイズなどの影響を受けやすく
なることもありえるが、その場合には、本基準電圧発生
回路Ｆを含む半導体装置が動作状態にあるときには基準
電圧発生回路Ｆに流れる電流を多くしてノイズなどによ
る電圧変動を防止し、待機状態にあるときには電流を低
減して消費電力を低減すればよい。図５５、図５６はそ
のための具体的な実施例である。
ッフア・デコーダ、クロツクドライバなどの周辺回路に
Ｖｃｃより低い電圧ＶI'を供給するための制御線、５Ｉ
２はワードドライバにＶI'より高い電圧ＶCHを供給する
ための制御線、５Ｉ３Ｈおよび５Ｉ３Ｌは、センスアン
プＳＡの駆動回路ＳＡＤ、／ＳＡＤを制御するための制
御線である。なお、ここでは省略するが、図５４におい
て制御回路３にはその他必要な制御回路を含んで構成す
るのはもちろんである。図５４は、安定でエージングテ
ストに適した基準電圧を発生するための定電圧発生回路
Ｆ、バイポーラトランジスタＱ112、比較器ＧＤ、帰還
回路Ｈと、基準電圧ＶIを基に、アドレスバツフア、デ
コーダ、クロツクドライバ等にＶｃｃより低いＶI'を供
給するための比較器ＯとＭＯＳトランジスタＭ141、さ
らにワードドライバ等にＶI'より高い電圧ＶCHを供給す
るための動作時用高電圧発生回路ＨＯＰ、 待期時用高
電圧発生回路Ｖｓｔ及びデータ線電圧Ｖｏとデータ線充
電電流をコントロールする駆動回路ＤＲＶ、ＤＲＶ'よ
り成る。本構成によれば、ＶI'はＶIと等しく、又、Ｖ
CHやＶｏもＶI'を基に決まるため、ＤＲＡＭ内の内部電
圧をすべてＶIで制御できることになる。したがつて、
前記の実施例によりメモリセルアレー周辺回路ともに温
度およびＶｃｃの変動による特性変化を受けることが少
なく非常に動作の安定したＤＲＡＭを実現することがで
きる。又、エージングテストを有効に行なえることはも
ちろんである。なお、図５４の定電圧回路Ｆに図３７、
図４５の実施例を用いたときには次のようにしてその消
費電力を低減することも可能である。すなわち、図３
７、図４５に示した定電圧回路Ｆでは、出力電圧ＶI1は
(15)式のように抵抗の比で決まる。また、エージング電
圧特性も(20)式のように抵抗の比によつて決まる。その
ため抵抗の絶対値によつて特性が変化することがなく製
造ばらつきの影響を受けることも少ない。したがつて抵
抗の絶対値を一律にＺ倍(Ｚ>０)することによつて抵抗
比は不変のまま電流のみを所望の値に設定することがで
きる。電流値を小さくすると場合によつては同一半導体
基板上の他の回路からのノイズなどの影響を受けやすく
なることもありえるが、その場合には、本基準電圧発生
回路Ｆを含む半導体装置が動作状態にあるときには基準
電圧発生回路Ｆに流れる電流を多くしてノイズなどによ
る電圧変動を防止し、待機状態にあるときには電流を低
減して消費電力を低減すればよい。図５５、図５６はそ
のための具体的な実施例である。
【０１３０】図５５においては、基準電圧発生回路Ｆの
正電源端子Ｄと、外部電源Ｖｃｃの間にｐＭＯＳトラン
ジスタを設けてある。また、図５６においては基準電圧
発生回路Ｆの接地端子と、接地電源の間にｎＭＯＳトラ
ンジスタを設けてある。これらの実施例によれば、ｐＭ
ＯＳトランジスタＴＭ２００あるいはｎＭＯＳトランジ
スタＴＭ２１０のゲート電圧を変えることにより、基準
電庄発生回路Ｆの電流値を容易に制御することができ
る。例えば、図５５の実施例では、ゲート端子２００の
電位を下げるとｐＭＯＳトランジスタＭ２００の抵抗値
が下がり基準電圧発生回路Fに流れる電流が増加する。
また、ゲート端子２００の電位を上げるとｐＭＯＳトラ
ンジスタＭ２００の抵抗値が上がり基準電圧発生回路Ｆ
に流れる電流が減少する。したがって、図５５の実施例
によれば基準電圧発生回路Ｆを含む半導体装置が動作状
態にあるときには端子２００の電位を下げて、待機状態
にあるときには端子２００の電位を上げてやれば、動作
時にはノイズなどによつて電圧値が変動することを防止
し、待機時には電流を少なくして消費電力を低減するこ
とができる。図５６の実施例においても、半導体装置の
動作時には端子２１０の電位を上げ、待機時には端子２
１０の電位を下げることにより同様の効果を得ることが
できる。図５６の実施例では、ｎＭＯＳトランジスタを
使用しているため、図５５の実施例におけるｐＭＯＳト
ランジスタよりゲート巾の小さいものを使うことがで
き、回路の占有面積を低減することができる。なお、図
５５、図５６のように、電源と基準電圧発生回路Ｆとの
間にＭＯＳトランジスタを挿入すると、ＭＯＳトランジ
スタのソースドレイン間の抵抗によつて基準電圧発生回
路に印加される正味の電圧が減少する。しかし、図３７
あるいは図４５の回路の出力電圧ＶI1は、(15)式のよう
に電源電圧に依存せずほば一定値を保つため、電圧特性
を変えることなく電流を制御することができる。
正電源端子Ｄと、外部電源Ｖｃｃの間にｐＭＯＳトラン
ジスタを設けてある。また、図５６においては基準電圧
発生回路Ｆの接地端子と、接地電源の間にｎＭＯＳトラ
ンジスタを設けてある。これらの実施例によれば、ｐＭ
ＯＳトランジスタＴＭ２００あるいはｎＭＯＳトランジ
スタＴＭ２１０のゲート電圧を変えることにより、基準
電庄発生回路Ｆの電流値を容易に制御することができ
る。例えば、図５５の実施例では、ゲート端子２００の
電位を下げるとｐＭＯＳトランジスタＭ２００の抵抗値
が下がり基準電圧発生回路Fに流れる電流が増加する。
また、ゲート端子２００の電位を上げるとｐＭＯＳトラ
ンジスタＭ２００の抵抗値が上がり基準電圧発生回路Ｆ
に流れる電流が減少する。したがって、図５５の実施例
によれば基準電圧発生回路Ｆを含む半導体装置が動作状
態にあるときには端子２００の電位を下げて、待機状態
にあるときには端子２００の電位を上げてやれば、動作
時にはノイズなどによつて電圧値が変動することを防止
し、待機時には電流を少なくして消費電力を低減するこ
とができる。図５６の実施例においても、半導体装置の
動作時には端子２１０の電位を上げ、待機時には端子２
１０の電位を下げることにより同様の効果を得ることが
できる。図５６の実施例では、ｎＭＯＳトランジスタを
使用しているため、図５５の実施例におけるｐＭＯＳト
ランジスタよりゲート巾の小さいものを使うことがで
き、回路の占有面積を低減することができる。なお、図
５５、図５６のように、電源と基準電圧発生回路Ｆとの
間にＭＯＳトランジスタを挿入すると、ＭＯＳトランジ
スタのソースドレイン間の抵抗によつて基準電圧発生回
路に印加される正味の電圧が減少する。しかし、図３７
あるいは図４５の回路の出力電圧ＶI1は、(15)式のよう
に電源電圧に依存せずほば一定値を保つため、電圧特性
を変えることなく電流を制御することができる。
【０１３１】図５４の制御線５Ｉ'を電源として動作す
るアドレスバッフア、デコーダ、クロツクドライバ等の
駆動回路としては、図９から図１７に示したような実施
例においてＶｃｃをＶI'としたものを用いれぱよい。
又、必要に応じて図７、図８のＶCONTをＶI'としてもよ
い。なお、図７から図１７では、デコーダなどに使うＮ
ＡＮＤ回路などの論理回路を省略したが、例えば図１１
でＤＲＩＶの部分をＮＡＮＤにおきかえるなどして容易
に実現できる。ところで、負荷容量の大きいところには
ＢｉＣＭＯＳ回路を用いることにより高速化を図ること
ができるが、その場合に図８、図１２等でバイポーラト
ランジスタＱN3の耐圧が十分ある場合にはコレクタをＶ
ｃｃのままとしてもよい。そのときには、コレタタ電流
はＶｃｃより供給されるので、充電電流の大部分はＶｃ
ｃより流れてＶI'はべース電流のみを供給すればよい。
コレクタ電位はバイポーラトランジスタが飽和しない範
囲であれば回路特性に余り影響ないためこのようにする
と回路特性を安定に保つたまま、ＶI'の供給電流を低減
できる。これによりＶI'をさらに安定に保つことができ
る。
るアドレスバッフア、デコーダ、クロツクドライバ等の
駆動回路としては、図９から図１７に示したような実施
例においてＶｃｃをＶI'としたものを用いれぱよい。
又、必要に応じて図７、図８のＶCONTをＶI'としてもよ
い。なお、図７から図１７では、デコーダなどに使うＮ
ＡＮＤ回路などの論理回路を省略したが、例えば図１１
でＤＲＩＶの部分をＮＡＮＤにおきかえるなどして容易
に実現できる。ところで、負荷容量の大きいところには
ＢｉＣＭＯＳ回路を用いることにより高速化を図ること
ができるが、その場合に図８、図１２等でバイポーラト
ランジスタＱN3の耐圧が十分ある場合にはコレクタをＶ
ｃｃのままとしてもよい。そのときには、コレタタ電流
はＶｃｃより供給されるので、充電電流の大部分はＶｃ
ｃより流れてＶI'はべース電流のみを供給すればよい。
コレクタ電位はバイポーラトランジスタが飽和しない範
囲であれば回路特性に余り影響ないためこのようにする
と回路特性を安定に保つたまま、ＶI'の供給電流を低減
できる。これによりＶI'をさらに安定に保つことができ
る。
【０１３２】さらに、外部入力信号が直接印加されるア
ドレスバツフアの初段等は、外部入力信号の振幅が不十
分な場合には貫通電流が大きくこの部分の電源をＶI'と
するとＶI'の電流が増加してＶI'を安定に保つことが困
難となる場合もある。その場合には、初段のみをＶｃｃ
で動作させることも可能である。
ドレスバツフアの初段等は、外部入力信号の振幅が不十
分な場合には貫通電流が大きくこの部分の電源をＶI'と
するとＶI'の電流が増加してＶI'を安定に保つことが困
難となる場合もある。その場合には、初段のみをＶｃｃ
で動作させることも可能である。
【０１３３】次に、図５７においてデータ線の充放電を
制御するための一実施例について述べる。
制御するための一実施例について述べる。
【０１３４】ＤＲＡＭではデータ対線をメモリセル(1ケ
のＭＯＳＴと1ケのキヤパシタで構成されるメモリセル
などの例がある)の読み出し情報に応じて、ｐＭＯＳと
ｎＭＯＳで形成されたよく知られたセンスアンプで充放
電することが行われる。このときメモリセルのキヤパシ
タに蓄えられる電荷量Ｑｃはデータ線電圧ＶDLとキヤパ
シタの容量Ｃｓの積となる。ＤＲＡＭでは上記Ｑｃ安定
に保つことが信頼性の点より望ましい。したがつてデー
タ線電圧ＶLDを外部電源電圧Ｖｃｃと温度に依存しない
ようにできれば、外部条件によらず安定で信頼性の高い
動作を確信することができる。また同時に動作に悪影響
を与えない範囲でＶDLをＶｃｃより低い値に設定すれば
消費電力を低減できる。さらに、たとえば最新のメガビ
ツトＤＲＡＭでは、１０２４対のデータ線を同時に高速
に充電する必要がある。このデータ線の合計の容量は５
００〜１０００ｐＦにも達し、過渡電流が問題となるの
で過渡電流の低減も望ましい。又、データ線の充放電に
伴うノイズを低減するためにデータ線の充放電を対称に
行なうことが望ましい。
のＭＯＳＴと1ケのキヤパシタで構成されるメモリセル
などの例がある)の読み出し情報に応じて、ｐＭＯＳと
ｎＭＯＳで形成されたよく知られたセンスアンプで充放
電することが行われる。このときメモリセルのキヤパシ
タに蓄えられる電荷量Ｑｃはデータ線電圧ＶDLとキヤパ
シタの容量Ｃｓの積となる。ＤＲＡＭでは上記Ｑｃ安定
に保つことが信頼性の点より望ましい。したがつてデー
タ線電圧ＶLDを外部電源電圧Ｖｃｃと温度に依存しない
ようにできれば、外部条件によらず安定で信頼性の高い
動作を確信することができる。また同時に動作に悪影響
を与えない範囲でＶDLをＶｃｃより低い値に設定すれば
消費電力を低減できる。さらに、たとえば最新のメガビ
ツトＤＲＡＭでは、１０２４対のデータ線を同時に高速
に充電する必要がある。このデータ線の合計の容量は５
００〜１０００ｐＦにも達し、過渡電流が問題となるの
で過渡電流の低減も望ましい。又、データ線の充放電に
伴うノイズを低減するためにデータ線の充放電を対称に
行なうことが望ましい。
【０１３５】この図５７の実施例はデータ線電圧ＶCLを
前述の電圧変換回路により制御してＶI'と等しくしてＶ
DLの外部電源電圧依存性、温度依存性をなくすと同時
に、電圧ＶDLをＶｃｃより低くして消費電力を低減し、
さらにデータ線充放電の速度を制御することにより上記
過渡電流とノイズを低くするためのものである。
前述の電圧変換回路により制御してＶI'と等しくしてＶ
DLの外部電源電圧依存性、温度依存性をなくすと同時
に、電圧ＶDLをＶｃｃより低くして消費電力を低減し、
さらにデータ線充放電の速度を制御することにより上記
過渡電流とノイズを低くするためのものである。
【０１３６】以下本実施例を説明する。データ線の充電
はｐＭＯＳを含んで形成されたセンスアンプであるフリ
ツプフロツプの共通線cｌに接続された駆動回路ＤＲＶ
で行われる。この図５７の実施例では、この駆動回路が
カレントミラー回路と比較器で構成されていることに特
徴がある。カレントミラー回路は、トランジスタＴP1、
ＴN1から成る一種のインバータによつて制御される。Ｔ
N1がオン、ＴP1がオフの場合はＴM3と定電流源(ｉ／ｎ)
と出力駆動トランジスタＴP2との間でカレントミラー回
路が形成され、ＴN1がオフでＴP1がオンの場合は、ＴP2
はオフとなる。ミラー回路内の電流源の電流入口をｉ／
ｎ、ＭＯＳＴのゲート幅をｗ／ｎ、ＴP2のゲート幅をＷ
とすれば、ＴP2のオン電流は定電流ｉとなる。製造プロ
セスのばらつきによつてゲート幅Ｗあるいはゲート長Ｌ
やトランジスタのしきい値電圧が変化してもｉ／ｎを一
定にしておけばＴP2の駆動定流はほぼ一定となる。ここ
で定電流源をｉ／ｎ、ｗ／ｎとしているのは、消費電流
を小さく、かつ占有面積を小さくするためであり、nは
大きい方がよい。
はｐＭＯＳを含んで形成されたセンスアンプであるフリ
ツプフロツプの共通線cｌに接続された駆動回路ＤＲＶ
で行われる。この図５７の実施例では、この駆動回路が
カレントミラー回路と比較器で構成されていることに特
徴がある。カレントミラー回路は、トランジスタＴP1、
ＴN1から成る一種のインバータによつて制御される。Ｔ
N1がオン、ＴP1がオフの場合はＴM3と定電流源(ｉ／ｎ)
と出力駆動トランジスタＴP2との間でカレントミラー回
路が形成され、ＴN1がオフでＴP1がオンの場合は、ＴP2
はオフとなる。ミラー回路内の電流源の電流入口をｉ／
ｎ、ＭＯＳＴのゲート幅をｗ／ｎ、ＴP2のゲート幅をＷ
とすれば、ＴP2のオン電流は定電流ｉとなる。製造プロ
セスのばらつきによつてゲート幅Ｗあるいはゲート長Ｌ
やトランジスタのしきい値電圧が変化してもｉ／ｎを一
定にしておけばＴP2の駆動定流はほぼ一定となる。ここ
で定電流源をｉ／ｎ、ｗ／ｎとしているのは、消費電流
を小さく、かつ占有面積を小さくするためであり、nは
大きい方がよい。
【０１３７】比較器は、電圧変換回路の出力電圧ＶI'
(たとえば４Ｖ)と出給電圧Ｖｏを比較するものである。
ＶI'>Ｖｏでは比較器の出力は高電圧となり、逆にＶI'<
Ｖｏの場合は低電圧となる。
(たとえば４Ｖ)と出給電圧Ｖｏを比較するものである。
ＶI'>Ｖｏでは比較器の出力は高電圧となり、逆にＶI'<
Ｖｏの場合は低電圧となる。
【０１３８】以上の準備のもとに動作を説明する。
【０１３９】通常のＤＲＡＭでは、プリチヤージ期間中
はデータ対線はＶDLのほぼ半分の値に設定される、いわ
ゆるハーフプリチヤージ方式なので、プリチヤージ期間
は、共通駆動線cｌあるいは全データ対線はＶDL/２にプ
リチヤージする。この状態で、選択されたワード線にパ
ルスが印加されると、かかるワード線につながるメモリ
セルによって各データ対線には微小な差動の読み出し信
号が現われる。この様子を図５８においてＤｏ、／Ｄｏ
対称で代表的に示している。
はデータ対線はＶDLのほぼ半分の値に設定される、いわ
ゆるハーフプリチヤージ方式なので、プリチヤージ期間
は、共通駆動線cｌあるいは全データ対線はＶDL/２にプ
リチヤージする。この状態で、選択されたワード線にパ
ルスが印加されると、かかるワード線につながるメモリ
セルによって各データ対線には微小な差動の読み出し信
号が現われる。この様子を図５８においてＤｏ、／Ｄｏ
対称で代表的に示している。
【０１４０】その後、ｎＭＯＳＴとｐＭＯＳＴで形成さ
れるセンスアンプによってデータ線は、低電圧側は０Ｖ
に放電され、高電圧側はＶI'まで充電される。放電はＭ
ＯＳトランジスタＴN2により行われる。ここでは充電の
みを以下に述べる。共通駆動線cｌは入カパルスφを印
加することによつて駆動される。すなわち、入カパルス
φがオン(高電圧が入力)となると、制御回路ＡＮＤの出
力電圧は高電圧となり、ＱDのゲート電圧ＶGは定電流源
の出力電圧Ｖｓとなり、ＱDは負荷を一定電流ｉで駆動
する。この結果、負荷の電庄ＶｏはＶI'/２から一定の
速度で上昇するが、ＶI'を越えると比較器が作動し制御
回路ＡＮＤの出力は低電圧となりＴP1がオンし、ＴN1は
オフし、ＴP2はオフとなり、ＶｏはほぼＶI'にクランプ
されてしまう。これによつて各データ対線の一方のデー
タ線はＶI'/２からほぼＶI'に充電される。
れるセンスアンプによってデータ線は、低電圧側は０Ｖ
に放電され、高電圧側はＶI'まで充電される。放電はＭ
ＯＳトランジスタＴN2により行われる。ここでは充電の
みを以下に述べる。共通駆動線cｌは入カパルスφを印
加することによつて駆動される。すなわち、入カパルス
φがオン(高電圧が入力)となると、制御回路ＡＮＤの出
力電圧は高電圧となり、ＱDのゲート電圧ＶGは定電流源
の出力電圧Ｖｓとなり、ＱDは負荷を一定電流ｉで駆動
する。この結果、負荷の電庄ＶｏはＶI'/２から一定の
速度で上昇するが、ＶI'を越えると比較器が作動し制御
回路ＡＮＤの出力は低電圧となりＴP1がオンし、ＴN1は
オフし、ＴP2はオフとなり、ＶｏはほぼＶI'にクランプ
されてしまう。これによつて各データ対線の一方のデー
タ線はＶI'/２からほぼＶI'に充電される。
【０１４１】放電についてもφが印加されるとｎＭＯＳ
ＴM3'とＴN2がカレントミラーをなすので、充電と同様
に速度を制御できる。
ＴM3'とＴN2がカレントミラーをなすので、充電と同様
に速度を制御できる。
【０１４２】以上述べた図５７の実施例によればデータ
線電圧ＶDLをＶI'にほぼ等しくできるためデータ線電圧
ＶDLの温度依存性をゼロとして、外部電源電圧Ｖｃｃ依
存性を所望の範囲でなくすことができる。また、データ
線をほぼ一定の電流で充電できるため、過渡電流の増大
なしに高速でデータ線を充電できる。また、ｉｏを一定
に保つことにより、電源電圧の変動や製造ばらつきなど
があつても、その影響を最小限にすることができる。さ
らにデータ線電圧は低くおさえられるので消費電力も低
減される。さらにデータ線充放電の速度を同じにできる
のでノイズを低減できる。
線電圧ＶDLをＶI'にほぼ等しくできるためデータ線電圧
ＶDLの温度依存性をゼロとして、外部電源電圧Ｖｃｃ依
存性を所望の範囲でなくすことができる。また、データ
線をほぼ一定の電流で充電できるため、過渡電流の増大
なしに高速でデータ線を充電できる。また、ｉｏを一定
に保つことにより、電源電圧の変動や製造ばらつきなど
があつても、その影響を最小限にすることができる。さ
らにデータ線電圧は低くおさえられるので消費電力も低
減される。さらにデータ線充放電の速度を同じにできる
のでノイズを低減できる。
【０１４３】次にワード線の駆動回路の一実施例につい
て述べる。ＤＲＡＭにおいては、ワード線の電圧をデー
タ線の電圧よりおよそ２Ｖほど高くする。デー夕線の電
圧を例えば４Ｖとすると、ワード線の電圧はおよそ６Ｖ
必要となり、ワード線をＶｃｃの値５Ｖ以上に昇圧する
手段が必要となる。Ｖｃｃ以上に昇圧されたＶHにより
ワード線を駆動する回路としては、例えば、図５９の回
路を用いることができる。ＶHの発生回路については後
に述べる。
て述べる。ＤＲＡＭにおいては、ワード線の電圧をデー
タ線の電圧よりおよそ２Ｖほど高くする。デー夕線の電
圧を例えば４Ｖとすると、ワード線の電圧はおよそ６Ｖ
必要となり、ワード線をＶｃｃの値５Ｖ以上に昇圧する
手段が必要となる。Ｖｃｃ以上に昇圧されたＶHにより
ワード線を駆動する回路としては、例えば、図５９の回
路を用いることができる。ＶHの発生回路については後
に述べる。
【０１４４】まず、図５９の回路の動作を図６０の電圧
波形図を用いて説明する。Ｅが高電位の状態でＣが高電
位になるとｎＭＯＳ１１を通してＦの電位はＶA―Ｖ
T1inの電位となる。次いでＥが低電位になると、１２
（ｐＭＯＳ）がオンしＦの電位はＶHとなる。この結果
１３（ｐＭＯＳ）がオフ、１４（ｎＭＯＳ）がオン、バ
イポーラトランジスタ１５がオフ、１６（ｎＭＯＳ）が
オンとなり、出力Ｗは０Ｖになる。なおＦが高電位ＶH
に上昇する時、Ａ、Ｃの電位はＶAであるので、１１は
オフであるのでＦからＣへ電流が流出してＦの電位が下
がることはない。 一方、Ｅが高電位の状態でＣが低電
位になると１１がオンし、ＦもＣと同じ低電位になる。
この結果１３がオンし、１４、１６がオフしノードＧが
ＶHとなり、出力Ｄが高速に高電位に充電される。この
出力の高電位はＶH ーＶBEである。なおこの回路では図
６０の波線に示す様にＣが高電位ＶAになつてから、Ｅ
が低電位になるまでの期間ｔCEが長いとＦの高電位はＶ
A―ＶT1inにしばらくとどまるので、１３、１４に貫通
電流が流れ、Ｄが不十分な低電位にとどまる期間が存在
する場合がある。したがつて、ｔCEの時間を短かくする
ことが望ましい。そのためにはＣが高電位になると同時
にＥを低電位に切換えればよい。これにより上記問題は
解決できる。
波形図を用いて説明する。Ｅが高電位の状態でＣが高電
位になるとｎＭＯＳ１１を通してＦの電位はＶA―Ｖ
T1inの電位となる。次いでＥが低電位になると、１２
（ｐＭＯＳ）がオンしＦの電位はＶHとなる。この結果
１３（ｐＭＯＳ）がオフ、１４（ｎＭＯＳ）がオン、バ
イポーラトランジスタ１５がオフ、１６（ｎＭＯＳ）が
オンとなり、出力Ｗは０Ｖになる。なおＦが高電位ＶH
に上昇する時、Ａ、Ｃの電位はＶAであるので、１１は
オフであるのでＦからＣへ電流が流出してＦの電位が下
がることはない。 一方、Ｅが高電位の状態でＣが低電
位になると１１がオンし、ＦもＣと同じ低電位になる。
この結果１３がオンし、１４、１６がオフしノードＧが
ＶHとなり、出力Ｄが高速に高電位に充電される。この
出力の高電位はＶH ーＶBEである。なおこの回路では図
６０の波線に示す様にＣが高電位ＶAになつてから、Ｅ
が低電位になるまでの期間ｔCEが長いとＦの高電位はＶ
A―ＶT1inにしばらくとどまるので、１３、１４に貫通
電流が流れ、Ｄが不十分な低電位にとどまる期間が存在
する場合がある。したがつて、ｔCEの時間を短かくする
ことが望ましい。そのためにはＣが高電位になると同時
にＥを低電位に切換えればよい。これにより上記問題は
解決できる。
【０１４５】本回路によれば、出力にバイポーラトラン
ジスタを用いているのでワード線を高速にＶH―ＶBEに
充電することができる。なお図７において、バイポーラ
トランジスタ１５を用いずに、Ｇを直接出力としてもよ
い。このときは出力電圧はＶHまで上がるので、所望の
ワード電圧と等しいＶHを発生させればよい。そのため
バイポーラを用いるときより電源Ｇの設計が容易とな
る。又、ＭＯＳトランジスタで構成するため製造プロセ
スが単純となるという利点もある。なお、図５９の回路
でも図１３のように電源との間にＭＯＳトランジスタを
挿入して動作速度を制御することも可能である。
ジスタを用いているのでワード線を高速にＶH―ＶBEに
充電することができる。なお図７において、バイポーラ
トランジスタ１５を用いずに、Ｇを直接出力としてもよ
い。このときは出力電圧はＶHまで上がるので、所望の
ワード電圧と等しいＶHを発生させればよい。そのため
バイポーラを用いるときより電源Ｇの設計が容易とな
る。又、ＭＯＳトランジスタで構成するため製造プロセ
スが単純となるという利点もある。なお、図５９の回路
でも図１３のように電源との間にＭＯＳトランジスタを
挿入して動作速度を制御することも可能である。
【０１４６】図６１は、電圧ＶI'を基準にＶｃｃ以上の
高電圧を得るための回路の実施例であり、図６２はその
動作波形である。以下、図６２を用いて図６１の回路の
動作を説明する。
高電圧を得るための回路の実施例であり、図６２はその
動作波形である。以下、図６２を用いて図６１の回路の
動作を説明する。
【０１４７】図６１の回路は、ＤＲＡＭにおいて／ＲＡ
Ｓ信号に同期してＶCH端子を昇圧する回路である。／Ｒ
ＡＳ信号が低レベルとなりＤＲＡＭが動作状態に入つた
ときに図２３に示したように、φ1PSを低レベル、φ2PS
を高レベルとし、φ1S、φ1SA を高レベルに遷移する。
この結果、あらかじめＶｃｃと同一電位にプリチヤージ
されていたＧ１、Ｇ２、Ｇ３、Ｇ４のうち、Ｇ１とＧ２
がＭＯＳ容量ＭＣ221、 Ｃ222によつて昇圧され、その
結果ＭＯＳトランジスタＭ229、 Ｍ22Aを通してＧ１よ
りＧ４、Ｇ３に電流が流れ、Ｇ３、Ｇ４の電位が上昇す
る。 このとき、Ｇ２がＶｃｃ以上に昇圧されているの
で、Ｇ３、Ｇ４の電位はＭＯＳトランジスタＭ229、 Ｍ
22Aのしきい電圧に制限されることなく昇圧することが
できる。次にφ1Sとφ1SAを低レベルに立ち下げて
φ2S、φ3Sを高レベルに遷移する。その結果Ｇ１、Ｇ２
が低レベルに遷移しＧ３、Ｇ４は昇圧される。このと
き、Ｇ２の電位はφ2Sが高レベルとなるとＭＯＳトラン
ジスタＭ22Bがオンするので０Ｖとなり、ＭＯＳトラン
ジスタＭ22Aは確実にオフする。このためφ2Sのタイミ
ングのずれ、あるいはカツプリングノイズなどでＧ２の
電位が上昇することはない。したがつてＧ３より、ＭＯ
ＳトランジスタＭ22Cを通して電流が流れ５Ｉ２が昇圧
される。ここで、ＭＯＳトランジスタＭ22CのゲートＧ
４と５Ｉ１'との間には、ダイオードを６ケ直列に接続
してあるため、Ｇ４の電位は、ＶCL＋６・ＶBEでクラン
プされる。その結果、ＶHの電圧は、ＭＯＳトランジス
タＭ22のしきい電圧をＶT22CとしてＶI'＋６・ＶBE―Ｖ
T22Cにクランプされる。すなわち、ＶHの電圧 は例えば
ＶI'を４Ｖ、 ＶBEを０．８Ｖ、ＶT22Cを０．８Ｖとす
ると、８Ｖとなる。ここではダイオードを６ケ用いた
が、この数をかえることにより、ＶI'に対してＶHが一
定電圧以上とならないようにすることができるので例え
ばＶHにワードドライバを接続した場合にはワード線電
圧を所望の値にコントロールすることができる。
Ｓ信号に同期してＶCH端子を昇圧する回路である。／Ｒ
ＡＳ信号が低レベルとなりＤＲＡＭが動作状態に入つた
ときに図２３に示したように、φ1PSを低レベル、φ2PS
を高レベルとし、φ1S、φ1SA を高レベルに遷移する。
この結果、あらかじめＶｃｃと同一電位にプリチヤージ
されていたＧ１、Ｇ２、Ｇ３、Ｇ４のうち、Ｇ１とＧ２
がＭＯＳ容量ＭＣ221、 Ｃ222によつて昇圧され、その
結果ＭＯＳトランジスタＭ229、 Ｍ22Aを通してＧ１よ
りＧ４、Ｇ３に電流が流れ、Ｇ３、Ｇ４の電位が上昇す
る。 このとき、Ｇ２がＶｃｃ以上に昇圧されているの
で、Ｇ３、Ｇ４の電位はＭＯＳトランジスタＭ229、 Ｍ
22Aのしきい電圧に制限されることなく昇圧することが
できる。次にφ1Sとφ1SAを低レベルに立ち下げて
φ2S、φ3Sを高レベルに遷移する。その結果Ｇ１、Ｇ２
が低レベルに遷移しＧ３、Ｇ４は昇圧される。このと
き、Ｇ２の電位はφ2Sが高レベルとなるとＭＯＳトラン
ジスタＭ22Bがオンするので０Ｖとなり、ＭＯＳトラン
ジスタＭ22Aは確実にオフする。このためφ2Sのタイミ
ングのずれ、あるいはカツプリングノイズなどでＧ２の
電位が上昇することはない。したがつてＧ３より、ＭＯ
ＳトランジスタＭ22Cを通して電流が流れ５Ｉ２が昇圧
される。ここで、ＭＯＳトランジスタＭ22CのゲートＧ
４と５Ｉ１'との間には、ダイオードを６ケ直列に接続
してあるため、Ｇ４の電位は、ＶCL＋６・ＶBEでクラン
プされる。その結果、ＶHの電圧は、ＭＯＳトランジス
タＭ22のしきい電圧をＶT22CとしてＶI'＋６・ＶBE―Ｖ
T22Cにクランプされる。すなわち、ＶHの電圧 は例えば
ＶI'を４Ｖ、 ＶBEを０．８Ｖ、ＶT22Cを０．８Ｖとす
ると、８Ｖとなる。ここではダイオードを６ケ用いた
が、この数をかえることにより、ＶI'に対してＶHが一
定電圧以上とならないようにすることができるので例え
ばＶHにワードドライバを接続した場合にはワード線電
圧を所望の値にコントロールすることができる。
【０１４８】次に、ＤＲＡＭの／ＲＡＳ信号が高レベル
となつたときに、φ2S、φ3Sを低レベルに戻し、φ1PS
を高レベル、φ2PSを低レベルとする。この結果ＭＯＳ
容量ＭＣ220によりＧ５の電位が昇圧され、ｐＭＯＳト
ランジスタＭ221を通してＭＯＳトランジスタＭ225、Ｍ
226、 Ｍ227、 Ｍ228のゲート電圧がＶｃｃ以上に昇圧
され、これらのＭＯＳトランジスタによつてＧ１、Ｇ
２、Ｇ３、Ｇ４の電位はＶｃｃとなりはじめの状態にも
どる。なお、ここで、ＭＯＳトランジスタＭ223は、Ｍ
224のドレインに高圧がかかるのを防いでＭ224を保護す
るためのものである。なお、ダイオードを直列に用いた
場合には、Eに温度依存性があるため、ＶHが温度依存性
をもつてしまう。これを解決するには、φ1S〜φ3Sの振
巾をＶｃｃでなくＶI'としてクランプ回路を省略しても
よい。このときに５Ｉ２の電圧を所望の値とするには図
６３のような回路を用いてもよい。図６３でＶＣＨ'を
図６１のような回路で高圧に保てば５Ｉ２には ＶREF×（（Ｒ631＋Ｒ632）／ Ｒ632） の電圧が出力される。なお、ＶREFとしてはＶI'を用い
てもよいしバイポーラトランジスタＱ631のＶBEの温度
依存性をキヤンセルするような温度依存性を持つた電圧
を印加してもよい。以上説明してきたように、本実施例
によれば５Ｉ２にＶｃｃより高い電圧を得ることができ
る。本実施例では、／ＲＡＳ信号に同期してＤＲＡＭの
動作時にＶHを昇圧するためＶHから電流を供給する必要
のない待期時に昇圧動作によつて電力を消費することが
なく低消費電力動作が可能である。しかしＤＲＡＭの使
用条件によつては、待期状態が長くつづくことがあり、
ＶHの電位が、何らかのりークにより低下することも考
えられる。その場合には、待期時のリークを補償する回
路を別に設ければよい。そのためには、図６１〜図６３
の実施例で容量やトランジスタのサイズを小さくして電
流駆動能力を小さくしたものを別に設けて／ＲＡＳと独
立に動作させてもよい。あるいは図６４のような回路を
用いてもよい。以下、図６４の回路の動作を図６５を用
いて説明する。／φを低レベルとすると、ＭＯＳトラン
ジスタＴＭ240、ＴＭ241、 ＴＭ243 によつてＧ240、Ｇ
241、ＶHがＶｃｃ近くにプリチヤージされる。 次にφ
０を高レベルに立ち上げるとインバータＩ241とＩ242の
出力は各々高レベル、 低レベルとなる。 したがつてＧ
240がＶｃｃ以上に昇圧され、Ｇ240へ電流が流れＧ240
の電位が上昇する。次にφ０を低レベルとすると、イン
バータＩ241、Ｉ242の出力は各々低レベル、高レベルと
なりＧ241がさらに昇圧され、ＶHへ電流が流れる。以上
のようにφ０を周期的に立ち上げ立ち下げることにより
ＶHの電位は上昇する。 ＶCHの上昇とともにダイオード
ＱＤ240〜ＱＤ245によつてＧ240、ＶG246の電位もＶCH
―６・ＶBEの関係を保つて上昇する。ＭＯＳトランジス
タＴＭ246のしきい電圧を−ＶT246としたときＶHがＶI'
― ＶT246＋６・ ＶBE以上となると、ＶG246はＶI'―
ＶT56となつて、ＴＭ246 がオフし、Ｄ２４７の電位は
ＭＯＳトランジスタＴＭ247により０Ｖとなる。その結
果ＮＡＮＤ回路ＮＡ２４０の出力Ｑ５の電圧は高レベル
に固定され昇圧動作は停止する。その後、制御線５Ｉ２
より流出する電流ＩHによりＶHの電位が下がりＶI'―Ｖ
T246＋６・ＶBE以下となると再びＭ246がオンしてＶHの
昇圧動作が始まる。
となつたときに、φ2S、φ3Sを低レベルに戻し、φ1PS
を高レベル、φ2PSを低レベルとする。この結果ＭＯＳ
容量ＭＣ220によりＧ５の電位が昇圧され、ｐＭＯＳト
ランジスタＭ221を通してＭＯＳトランジスタＭ225、Ｍ
226、 Ｍ227、 Ｍ228のゲート電圧がＶｃｃ以上に昇圧
され、これらのＭＯＳトランジスタによつてＧ１、Ｇ
２、Ｇ３、Ｇ４の電位はＶｃｃとなりはじめの状態にも
どる。なお、ここで、ＭＯＳトランジスタＭ223は、Ｍ
224のドレインに高圧がかかるのを防いでＭ224を保護す
るためのものである。なお、ダイオードを直列に用いた
場合には、Eに温度依存性があるため、ＶHが温度依存性
をもつてしまう。これを解決するには、φ1S〜φ3Sの振
巾をＶｃｃでなくＶI'としてクランプ回路を省略しても
よい。このときに５Ｉ２の電圧を所望の値とするには図
６３のような回路を用いてもよい。図６３でＶＣＨ'を
図６１のような回路で高圧に保てば５Ｉ２には ＶREF×（（Ｒ631＋Ｒ632）／ Ｒ632） の電圧が出力される。なお、ＶREFとしてはＶI'を用い
てもよいしバイポーラトランジスタＱ631のＶBEの温度
依存性をキヤンセルするような温度依存性を持つた電圧
を印加してもよい。以上説明してきたように、本実施例
によれば５Ｉ２にＶｃｃより高い電圧を得ることができ
る。本実施例では、／ＲＡＳ信号に同期してＤＲＡＭの
動作時にＶHを昇圧するためＶHから電流を供給する必要
のない待期時に昇圧動作によつて電力を消費することが
なく低消費電力動作が可能である。しかしＤＲＡＭの使
用条件によつては、待期状態が長くつづくことがあり、
ＶHの電位が、何らかのりークにより低下することも考
えられる。その場合には、待期時のリークを補償する回
路を別に設ければよい。そのためには、図６１〜図６３
の実施例で容量やトランジスタのサイズを小さくして電
流駆動能力を小さくしたものを別に設けて／ＲＡＳと独
立に動作させてもよい。あるいは図６４のような回路を
用いてもよい。以下、図６４の回路の動作を図６５を用
いて説明する。／φを低レベルとすると、ＭＯＳトラン
ジスタＴＭ240、ＴＭ241、 ＴＭ243 によつてＧ240、Ｇ
241、ＶHがＶｃｃ近くにプリチヤージされる。 次にφ
０を高レベルに立ち上げるとインバータＩ241とＩ242の
出力は各々高レベル、 低レベルとなる。 したがつてＧ
240がＶｃｃ以上に昇圧され、Ｇ240へ電流が流れＧ240
の電位が上昇する。次にφ０を低レベルとすると、イン
バータＩ241、Ｉ242の出力は各々低レベル、高レベルと
なりＧ241がさらに昇圧され、ＶHへ電流が流れる。以上
のようにφ０を周期的に立ち上げ立ち下げることにより
ＶHの電位は上昇する。 ＶCHの上昇とともにダイオード
ＱＤ240〜ＱＤ245によつてＧ240、ＶG246の電位もＶCH
―６・ＶBEの関係を保つて上昇する。ＭＯＳトランジス
タＴＭ246のしきい電圧を−ＶT246としたときＶHがＶI'
― ＶT246＋６・ ＶBE以上となると、ＶG246はＶI'―
ＶT56となつて、ＴＭ246 がオフし、Ｄ２４７の電位は
ＭＯＳトランジスタＴＭ247により０Ｖとなる。その結
果ＮＡＮＤ回路ＮＡ２４０の出力Ｑ５の電圧は高レベル
に固定され昇圧動作は停止する。その後、制御線５Ｉ２
より流出する電流ＩHによりＶHの電位が下がりＶI'―Ｖ
T246＋６・ＶBE以下となると再びＭ246がオンしてＶHの
昇圧動作が始まる。
【０１４９】以上のように本回路によれば、ＶHの電位
をＶｃｃより高いＶI'―ＶT246＋６・ＶBEに保つことが
できる。ＶI'を４Ｖ、ＶT246を０．５Ｖ、ＶBEを０．８
Ｖとすると、ＶHは８．３Ｖとなる。以上のように本実
施例によれば、チヤージポンプ回路と前述したレベルシ
フト回路を組み合わせることにより、出力電圧ＶHをＶ
ｃｃより高い一定の電圧に保つことができる。なお、ク
ランプのためのダイオードＱＤ240〜 ＱＤ245の数を場
合に応じて増減してもよいことはもちろんである。又、
場合によりＶCHよりＱＤ240〜 ＱＤ245を流れる電流が
大きすぎる場合には、図６６のようにＱＤ245をバイポ
ーラトランジスタとし、コレクタをＶｃｃ、べースをＱ
Ｄ244の出力につなぐことにより、１／ｈＦＥに上記電
流を減らすことができる。なお、ダイオードの個数は電
圧ＶHとＶI'の差が所望の値となるように決めればよ
い。又、ＭＯＳトラジスタＴＭ248を抵抗など他の素子
で置きかえることができる。ＭＯＳトランジスタを用い
る楊合には、ゲート幅Ｗに対してゲート長Ｌｇを大きく
とることにより比較的小さい占有面積で容易に高い抵抗
値を得ることができる。さらにここでは、ダイオードと
してｐｎ接合型のダイオードを想定した。ｐｎ接合型の
ダイオードは、例えぱバイポーラトランジスタのべース
とコレクタを接続することにより容易に実現できる。こ
のためバイポーラトランジスタと同時に形成でき、製造
工程を簡素化できる。このとき、抵抗もバイポーラトラ
ンジスタのべース層を用いて実規すれば、さらに工程の
簡素化ができる。ｐｎ接合ダイオードの順方向電圧ＶBE
は、通常０．８Ｖ程度であるために、図1の実施例では
電圧ＶHとＶI'との差は、０．８Ｖを単位とした値しか
取ることはできないが、場合によつてはＶHとＶI'との
差を０．８Ｖのn倍(ｎ＝１、２、 以外に設定する必要
がある場合もある。そのときには、０．４Ｖ程度の順方
向電圧ＶFをもつシヨツトキーダイオードを用いれば、 ＶH＝ＶI'―ＶT246＋ｉＶF となり、０．４Ｖを単位としてＶHの値を設定できる。
又、図６７に示したようなｎＭＯＳダイオードを用いて
もよいことはもちろんであり、この場合はｎＭＯＳＴMA
のしき電圧をＶTMAとしてＶH＝ＶI'―ＶT246＋ｉＶTMA
となるのでＶTMAを単位として電位差を可変にできる。
なお、図４に示すような回路をダイオードのかわりに用
いて任意の電位差を作ることもできる。図４において
は、端子３Ａと３Ｂの間の電位差は、 ＶBE（１＋ＲA／ＲB） とできるので、 ＲAとＲBの比をかえることによつて連
続的に電位差を変えることができる。その他、種々の変
形が可能であるが、図６９に示した実施例は、ｎＭＯＳ
のみで第１図のレベルシフト回路Ｌを構成したものであ
る。本実施例では、クランプのダイオードをｎＭＯＳダ
イオードとし、バイポーラトランジスタＱ1、抵抗Ｒを
それぞれｎＭＯＳＭ51、 Ｍ52でおきかえた。本実施例
では、 ＶHとＶI'との関係は、ＴM51のしきい電圧をＶ
TM51、ＭＯＳダイオードのしきい電圧をＶTDとして ＶH＝ＶI'―ＶT246＋ ＶTM51＋ｎＶＴＤ となり、しきい電圧ＶＴＤを単位として電位差を設定で
きる。本実施例においてはｎＭＯＳダイオードＭＤ５１
〜ＭＤ５ｉを通して流れる電流はｎＭＯＳＭ53を通して
流れるバイアス電流ＩNのみであるため５Ｉ２の電流供
給能力を必要以上に大きくする必要がない。さらに、本
実施例では、バイポーラトランジスタを用いる必要がな
くＭＯＳトランジスタのみで構成されているため、ＭＯ
Ｓトランジスタのみより成るＬＳＩに適用するのに好適
である。ＭＯＳトランジスタＭ51、Ｍ53のゲート電圧、
ゲート長、ゲート幅は、電流ＩRおよびＩNが所望の値と
なるように決めればよい。例えば、ＩLに対してＩRの値
を１０倍に設定すれば、ＭＯＳトランジスタＭ51のドレ
イン電流の変動を１０％程度に抑えることができＶLを
ほぼ一定に保つことができる。なお、以上の実施例で
は、クランプ回路の温度特性が問題となる場合には、Ｍ
ＯＳトランジスタＴＭ246のソース電圧に温度依存性を
もたせてクランプの温度依存性を補償することもでき
る。
をＶｃｃより高いＶI'―ＶT246＋６・ＶBEに保つことが
できる。ＶI'を４Ｖ、ＶT246を０．５Ｖ、ＶBEを０．８
Ｖとすると、ＶHは８．３Ｖとなる。以上のように本実
施例によれば、チヤージポンプ回路と前述したレベルシ
フト回路を組み合わせることにより、出力電圧ＶHをＶ
ｃｃより高い一定の電圧に保つことができる。なお、ク
ランプのためのダイオードＱＤ240〜 ＱＤ245の数を場
合に応じて増減してもよいことはもちろんである。又、
場合によりＶCHよりＱＤ240〜 ＱＤ245を流れる電流が
大きすぎる場合には、図６６のようにＱＤ245をバイポ
ーラトランジスタとし、コレクタをＶｃｃ、べースをＱ
Ｄ244の出力につなぐことにより、１／ｈＦＥに上記電
流を減らすことができる。なお、ダイオードの個数は電
圧ＶHとＶI'の差が所望の値となるように決めればよ
い。又、ＭＯＳトラジスタＴＭ248を抵抗など他の素子
で置きかえることができる。ＭＯＳトランジスタを用い
る楊合には、ゲート幅Ｗに対してゲート長Ｌｇを大きく
とることにより比較的小さい占有面積で容易に高い抵抗
値を得ることができる。さらにここでは、ダイオードと
してｐｎ接合型のダイオードを想定した。ｐｎ接合型の
ダイオードは、例えぱバイポーラトランジスタのべース
とコレクタを接続することにより容易に実現できる。こ
のためバイポーラトランジスタと同時に形成でき、製造
工程を簡素化できる。このとき、抵抗もバイポーラトラ
ンジスタのべース層を用いて実規すれば、さらに工程の
簡素化ができる。ｐｎ接合ダイオードの順方向電圧ＶBE
は、通常０．８Ｖ程度であるために、図1の実施例では
電圧ＶHとＶI'との差は、０．８Ｖを単位とした値しか
取ることはできないが、場合によつてはＶHとＶI'との
差を０．８Ｖのn倍(ｎ＝１、２、 以外に設定する必要
がある場合もある。そのときには、０．４Ｖ程度の順方
向電圧ＶFをもつシヨツトキーダイオードを用いれば、 ＶH＝ＶI'―ＶT246＋ｉＶF となり、０．４Ｖを単位としてＶHの値を設定できる。
又、図６７に示したようなｎＭＯＳダイオードを用いて
もよいことはもちろんであり、この場合はｎＭＯＳＴMA
のしき電圧をＶTMAとしてＶH＝ＶI'―ＶT246＋ｉＶTMA
となるのでＶTMAを単位として電位差を可変にできる。
なお、図４に示すような回路をダイオードのかわりに用
いて任意の電位差を作ることもできる。図４において
は、端子３Ａと３Ｂの間の電位差は、 ＶBE（１＋ＲA／ＲB） とできるので、 ＲAとＲBの比をかえることによつて連
続的に電位差を変えることができる。その他、種々の変
形が可能であるが、図６９に示した実施例は、ｎＭＯＳ
のみで第１図のレベルシフト回路Ｌを構成したものであ
る。本実施例では、クランプのダイオードをｎＭＯＳダ
イオードとし、バイポーラトランジスタＱ1、抵抗Ｒを
それぞれｎＭＯＳＭ51、 Ｍ52でおきかえた。本実施例
では、 ＶHとＶI'との関係は、ＴM51のしきい電圧をＶ
TM51、ＭＯＳダイオードのしきい電圧をＶTDとして ＶH＝ＶI'―ＶT246＋ ＶTM51＋ｎＶＴＤ となり、しきい電圧ＶＴＤを単位として電位差を設定で
きる。本実施例においてはｎＭＯＳダイオードＭＤ５１
〜ＭＤ５ｉを通して流れる電流はｎＭＯＳＭ53を通して
流れるバイアス電流ＩNのみであるため５Ｉ２の電流供
給能力を必要以上に大きくする必要がない。さらに、本
実施例では、バイポーラトランジスタを用いる必要がな
くＭＯＳトランジスタのみで構成されているため、ＭＯ
Ｓトランジスタのみより成るＬＳＩに適用するのに好適
である。ＭＯＳトランジスタＭ51、Ｍ53のゲート電圧、
ゲート長、ゲート幅は、電流ＩRおよびＩNが所望の値と
なるように決めればよい。例えば、ＩLに対してＩRの値
を１０倍に設定すれば、ＭＯＳトランジスタＭ51のドレ
イン電流の変動を１０％程度に抑えることができＶLを
ほぼ一定に保つことができる。なお、以上の実施例で
は、クランプ回路の温度特性が問題となる場合には、Ｍ
ＯＳトランジスタＴＭ246のソース電圧に温度依存性を
もたせてクランプの温度依存性を補償することもでき
る。
【０１５０】本発明は、上記のようにＤＲＡＭだけでな
くＳＲＡＭに適用しても有効である。図７０は、ｎＭＯ
Ｓトランジスタと抵抗を用いて構成したＳＲＡＭのメモ
リセルの一例である。例えば電圧ＶC70を本発明の電圧
変換回路より供給すれば、メモリセル特性の温度依存性
および外部電源電圧依存性をなくすことができるためソ
フトエラー耐性が向上するなど非常に安定なメモリ動作
を実現できる。このとき、ＶC70より供給される電流す
なわちメモリセルの保持電流は非常に小さくしかもほぼ
一定のＤＣ電流であるので電圧ＶC70を一定に精度よく
保つことが容易になる。さらに、データ線ＤＬ、／ＤＬ
の電圧すなわち書き込み電圧あるいはワード線Ｗの電圧
を安定に制御すればより信頼性が向上する。そのために
は本発明によつて得られる上記電圧ＶIをもとに書き込
み電圧を決めれば、温度依存性および外部電圧依存性を
無くすことができ、さらに信頼性を高めることができ
る。その他ＳＲＡＭの周辺回路に用いる駆動回路、差動
アンプについてもこれまで述べてきたような制御を行な
うことにより安定で信頼性の高い動作を実現できる。
くＳＲＡＭに適用しても有効である。図７０は、ｎＭＯ
Ｓトランジスタと抵抗を用いて構成したＳＲＡＭのメモ
リセルの一例である。例えば電圧ＶC70を本発明の電圧
変換回路より供給すれば、メモリセル特性の温度依存性
および外部電源電圧依存性をなくすことができるためソ
フトエラー耐性が向上するなど非常に安定なメモリ動作
を実現できる。このとき、ＶC70より供給される電流す
なわちメモリセルの保持電流は非常に小さくしかもほぼ
一定のＤＣ電流であるので電圧ＶC70を一定に精度よく
保つことが容易になる。さらに、データ線ＤＬ、／ＤＬ
の電圧すなわち書き込み電圧あるいはワード線Ｗの電圧
を安定に制御すればより信頼性が向上する。そのために
は本発明によつて得られる上記電圧ＶIをもとに書き込
み電圧を決めれば、温度依存性および外部電圧依存性を
無くすことができ、さらに信頼性を高めることができ
る。その他ＳＲＡＭの周辺回路に用いる駆動回路、差動
アンプについてもこれまで述べてきたような制御を行な
うことにより安定で信頼性の高い動作を実現できる。
【０１５１】さらに本発明はメモリ以外の論理LSIにお
いても同様である。また、図５３においては、制御回路
では、周辺回路の特性を６によつて検知しているが、こ
の検知は目的に応じて種々の場所によつて行なうことが
できる。たとえば、ワード線が印加されて、センスアン
プ徴小信号を増幅するまでの時間を検知して、その結果
によつて、ＳＡの駆動電圧、駆動電流を変化させ、アレ
ー部の動作特性を制御するなどの種々の制御する方法も
ある。また、主な構成素子としてはＭＯＳトランジス
タ、バイポーラトランジスタを例にして説明したが、そ
の他のＧａＡｓなどの化合物半導体の素子で構成したも
のにも、本発明の原理はそのまま適用できる。また、特
性の変動要因としては主にＭＯＳトランジスタの素子定
数を主に取り上げたが、バイポーラトランジスタの電流
増幅率、遮断周波数、順方向電圧などの変動に対しても
同様に対処できることは言うまでもない。さらに、各実
施例では、諸特性を一定に保つことを主目的として説明
したが、本発明を用いれば、目的に応じてたとえばゲー
ト長、しきい電圧などの製造条件による変動や、電源電
圧、温度などの使用条件の変動が、半導体装置を高速に
するように変動する場合には、それよりもさらに高速に
なるように制御したり、逆に製造条件、使用条件が、半
導体装置を低速にするように変動する場合にはさらに低
速にするように制御することもできる。
いても同様である。また、図５３においては、制御回路
では、周辺回路の特性を６によつて検知しているが、こ
の検知は目的に応じて種々の場所によつて行なうことが
できる。たとえば、ワード線が印加されて、センスアン
プ徴小信号を増幅するまでの時間を検知して、その結果
によつて、ＳＡの駆動電圧、駆動電流を変化させ、アレ
ー部の動作特性を制御するなどの種々の制御する方法も
ある。また、主な構成素子としてはＭＯＳトランジス
タ、バイポーラトランジスタを例にして説明したが、そ
の他のＧａＡｓなどの化合物半導体の素子で構成したも
のにも、本発明の原理はそのまま適用できる。また、特
性の変動要因としては主にＭＯＳトランジスタの素子定
数を主に取り上げたが、バイポーラトランジスタの電流
増幅率、遮断周波数、順方向電圧などの変動に対しても
同様に対処できることは言うまでもない。さらに、各実
施例では、諸特性を一定に保つことを主目的として説明
したが、本発明を用いれば、目的に応じてたとえばゲー
ト長、しきい電圧などの製造条件による変動や、電源電
圧、温度などの使用条件の変動が、半導体装置を高速に
するように変動する場合には、それよりもさらに高速に
なるように制御したり、逆に製造条件、使用条件が、半
導体装置を低速にするように変動する場合にはさらに低
速にするように制御することもできる。
【０１５２】なお、これまで述べてきた実施例はＴＴＬ
インタフエースを中心に述べたがＥＣＬなど他の場合に
ついても同様に適用できることはもちろんである。
インタフエースを中心に述べたがＥＣＬなど他の場合に
ついても同様に適用できることはもちろんである。
【０１５３】
【発明の効果】以上、述べたように本発明によれば、製
造条件や使用条件などの変動があつても、安定で高信頼
の半導体装置が実現できる。また同時に、量産時に良品
の収率を高く保つことができるため、従来の半導体装置
に較べて安価に製造できる。
造条件や使用条件などの変動があつても、安定で高信頼
の半導体装置が実現できる。また同時に、量産時に良品
の収率を高く保つことができるため、従来の半導体装置
に較べて安価に製造できる。
【図１】本発明の基本概念を示す実施例を示す図。
【図２】本発明の基本概念を示す実施例を示す図。
【図３】本発明の基本概念を示す実施例を示す図。
【図４】本発明の基本概念を示す実施例を示す図。
【図５】本発明の基本概念を示す実施例を示す図。
【図６】本発明の基本概念を示す実施例を示す図。
【図７】本発明の具体的実施例を示す図。
【図８】本発明の具体的実施例を示す図。
【図９】本発明の具体的実施例を示す図。
【図１０】本発明の具体的実施例を示す図。
【図１１】本発明の具体的実施例を示す図。
【図１２】本発明の具体的実施例を示す図。
【図１３】本発明の具体的実施例を示す図。
【図１４】本発明の具体的実施例を示す図。
【図１５】本発明の具体的実施例を示す図。
【図１６】本発明の具体的実施例を示す図。
【図１７】本発明の具体的実施例を示す図。
【図１８】本発明の具体的実施例を示す図。
【図１９】本発明の具体的実施例を示す図。
【図２０】本発明の具体的実施例を示す図。
【図２１】本発明の具体的実施例を示す図。
【図２２】本発明の具体的実施例を示す図。
【図２３】本発明の具体的実施例を示す図。
【図２４】本発明の具体的実施例を示す図。
【図２５】本発明の具体的実施例を示す図。
【図２６】本発明の具体的実施例を示す図。
【図２７】本発明の具体的実施例を示す図。
【図２８】本発明の具体的実施例を示す図。
【図２９】本発明の具体的実施例を示す図。
【図３０】本発明の具体的実施例を示す図。
【図３１】本発明の具体的実施例を示す図。
【図３２】本発明の具体的実施例を示す図。
【図３３】本発明の具体的実施例を示す図。
【図３４】本発明の具体的実施例を示す図。
【図３５】本発明の具体的実施例を示す図。
【図３６】本発明の具体的実施例を示す図。
【図３７】本発明の具体的実施例を示す図。
【図３８】本発明の具体的実施例を示す図。
【図３９】本発明の具体的実施例を示す図。
【図４０】本発明の具体的実施例を示す図。
【図４１】本発明の具体的実施例を示す図。
【図４２】本発明の具体的実施例を示す図。
【図４３】本発明の具体的実施例を示す図。
【図４４】本発明の具体的実施例を示す図。
【図４５】本発明の具体的実施例を示す図。
【図４６】本発明の具体的実施例を示す図。
【図４７】本発明の具体的実施例を示す図。
【図４８】本発明の具体的実施例を示す図。
【図４９】本発明の具体的実施例を示す図。
【図５０】本発明の具体的実施例を示す図。
【図５１】本発明の具体的実施例を示す図。
【図５２】本発明の具体的実施例を示す図。
【図５３】本発明をＤＲＡＭおよびＳＲＡＭへ適用した
実施例を示す図である。
実施例を示す図である。
【図５４】本発明をＤＲＡＭおよびＳＲＡＭへ適用した
実施例を示す図である。
実施例を示す図である。
【図５５】本発明をＤＲＡＭおよびＳＲＡＭへ適用した
実施例を示す図である。
実施例を示す図である。
【図５６】本発明をＤＲＡＭおよびＳＲＡＭへ適用した
実施例を示す図である。
実施例を示す図である。
【図５７】本発明をＤＲＡＭおよびＳＲＡＭへ適用した
実施例を示す図である。
実施例を示す図である。
【図５８】本発明をＤＲＡＭおよびＳＲＡＭへ適用した
実施例を示す図である。
実施例を示す図である。
【図５９】本発明をＤＲＡＭおよびＳＲＡＭへ適用した
実施例を示す図である。
実施例を示す図である。
【図６０】本発明をＤＲＡＭおよびＳＲＡＭへ適用した
実施例を示す図である。
実施例を示す図である。
【図６１】本発明をＤＲＡＭおよびＳＲＡＭへ適用した
実施例を示す図である。
実施例を示す図である。
【図６２】本発明をＤＲＡＭおよびＳＲＡＭへ適用した
実施例を示す図である。
実施例を示す図である。
【図６３】本発明をＤＲＡＭおよびＳＲＡＭへ適用した
実施例を示す図である。
実施例を示す図である。
【図６４】本発明をＤＲＡＭおよびＳＲＡＭへ適用した
実施例を示す図である。
実施例を示す図である。
【図６５】本発明をＤＲＡＭおよびＳＲＡＭへ適用した
実施例を示す図である。
実施例を示す図である。
【図６６】本発明をＤＲＡＭおよびＳＲＡＭへ適用した
実施例を示す図である。
実施例を示す図である。
【図６７】本発明をＤＲＡＭおよびＳＲＡＭへ適用した
実施例を示す図である。
実施例を示す図である。
【図６８】本発明をＤＲＡＭおよびＳＲＡＭへ適用した
実施例を示す図である。
実施例を示す図である。
【図６９】本発明をＤＲＡＭおよびＳＲＡＭへ適用した
実施例を示す図である。
実施例を示す図である。
【図７０】本発明をＤＲＡＭおよびＳＲＡＭへ適用した
実施例を示す図である。
実施例を示す図である。
1・・・チツプ、2…内部回路、３…制御回路、５…制御
線。
線。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ Ｈ０３Ｋ 19/0948 Ｈ０１Ｌ 27/04 Ｆ Ｈ０３Ｋ 19/094 Ｂ (72)発明者 橘川 五郎 東京都国分寺市東恋ケ窪一丁目280番地 株式会社日立製作所中央研究所内 (72)発明者 川尻 良樹 東京都国分寺市東恋ケ窪一丁目280番地 株式会社日立製作所中央研究所内 (72)発明者 河原 尊之 東京都国分寺市東恋ケ窪一丁目280番地 株式会社日立製作所中央研究所内 (56)参考文献 特開 昭58−71731（ＪＰ，Ａ) 特開 昭61−124122（ＪＰ，Ａ) 特開 昭55−15537（ＪＰ，Ａ) 特開 昭62−243422（ＪＰ，Ａ) 特開 昭55−78313（ＪＰ，Ａ) 特開 昭49−11238（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 27/04 G11C 11/407 G11C 11/408 G11C 11/413 H01L 21/822 H03K 19/0948
Claims (4)
- 【請求項１】外部電圧を受けて内部電圧を形成する電圧
変換回路と、電流制御回路 を介してそのソースノードに前記内部電圧
が供給されるＣＭＯＳ回路を含む内部回路と、 前記電流制御回路を制御するための電圧(VCONT)を形成
するための制御回路とを有することを特徴とする半導体
装置。 - 【請求項２】請求項１において、前記電流制御回路は、
そのソース・ドレイン経路を介して前記ＣＭＯＳ回路の
ソースノードに前記内部電圧を供給するためのＭＯＳト
ランジスタであり、前記制御回路からの電圧(VCONT)
は、前記ＭＯＳトランジスタのゲートに印加されること
を特徴とする半導体装置。 - 【請求項３】請求項１または２において、前記制御回路
には前記内部電圧が、その動作のための電源電圧として
供給されることを特徴とする半導体装置。 - 【請求項４】請求項１から３のいずれかにおいて、前記
電圧変換回路は前記外部電圧を受けてそれよりも電圧の
小さな前記内部電圧を出力することを特徴とする半導体
装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000157953A JP3216642B2 (ja) | 2000-05-24 | 2000-05-24 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000157953A JP3216642B2 (ja) | 2000-05-24 | 2000-05-24 | 半導体装置 |
Related Parent Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11197006A Division JP3102428B2 (ja) | 1999-07-12 | 1999-07-12 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2001036021A JP2001036021A (ja) | 2001-02-09 |
| JP3216642B2 true JP3216642B2 (ja) | 2001-10-09 |
Family
ID=18662495
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000157953A Expired - Lifetime JP3216642B2 (ja) | 2000-05-24 | 2000-05-24 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3216642B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7355905B2 (en) | 2005-07-01 | 2008-04-08 | P.A. Semi, Inc. | Integrated circuit with separate supply voltage for memory that is different from logic circuit supply voltage |
-
2000
- 2000-05-24 JP JP2000157953A patent/JP3216642B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JP2001036021A (ja) | 2001-02-09 |
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