CN112491395A - 单元电路 - Google Patents

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Abstract

一种单元电路，包括第一晶体管、第二晶体管、输入端以及输出端，其中：所述单元电路的输入端与所述单元电路的输出端之间形成传输路径；在所述传输路径上设置有至少一个所述第一晶体管，且在所述传输路径上最接近所述单元电路的输出端的晶体管位置上设置的晶体管为所述第一晶体管；所述第二晶体管，设置于除去已设置所述第一晶体管之外的其他晶体管位置上；所述第一晶体管的沟道的长度小于所述第二晶体管的沟道的长度。采用上述方案，在单元电路中混合使用长沟道晶体管和短沟道晶体管，进而在单元电路自身的电路传输速率、功耗与漏电之间进行平衡。

Description

单元电路
技术领域
本发明涉及电路领域，尤其涉及一种单元电路。
背景技术
单元电路为实现基本、单一功能的电路单元，例如触发器电路、与非门电路、全加器电路等。在电路设计中，单元电路通常是预先设计完成，根据不同电路的不同需求，选取不同的单元电路进行组合，从而实现最终的电路设计。因此，降低单元电路的功耗，可以降低最终设计完成的电路的整体功耗；提升单元电路的速度，可以提升最终设计完成的电路的整体速度。
现有技术中，通常提供整体使用短沟道晶体管的单元电路和整体使用长沟道晶体管的单元电路，短沟道晶体管的单元电路以漏电增大作为代价提升电路传输速率、降低功耗，长沟道晶体管的单元电路可以降低漏电。因此，在高速路径上，使用短沟道电路提高速度，而在低速路径上，使用长沟道电路降低漏电。
然而，在某些电压条件下，沟道尺寸会导致漏电和速率绝对值更敏感的变化，所以如果整体替换会导致过度漏电或者过度降速，进而导致电路性能的下降。
发明内容
本发明解决的技术问题是单元电路的传输速率、功耗与漏电不平衡。
为解决上述技术问题，本发明实施例提供一种单元电路，包括第一晶体管、第二晶体管、输入端以及输出端，其中：所述单元电路的输入端与所述单元电路的输出端之间形成传输路径；在所述传输路径上设置有至少一个所述第一晶体管，设置于所述输入端与所述输出端之间的传输路径上，且在所述传输路径上最接近所述单元电路的输出端的晶体管位置上设置的晶体管为所述第一晶体管；所述第二晶体管，设置于除去已设置所述第一晶体管之外的其他位置上；所述第一晶体管的沟道的长度小于所述第二晶体管的沟道的长度。
可选的，当所述单元电路为非时序电路，且所述单元电路的输出端存在多个最接近的晶体管位置时，每一个最接近所述单元电路的输出端的晶体管位置上均设置有所述第一晶体管。
可选的，当所述单元电路为非时序电路，且所述单元电路的输入端与所述单元电路的输出端之间存在多条传输路径时，信号传输速率最低的传输路径上的晶体管位置上均设置所述第一晶体管。
可选的，所述单元电路的输入端包括时钟信号输入端；当所述单元电路为时序电路时，所述第一晶体管设置在所述传输路径上最接近所述时钟信号输入端的晶体管位置。
可选的，所述第二晶体管设置在所述传输路径上，且所述第二晶体管的位置与所述第一晶体管的位置不同。
可选的，所述第一晶体管的沟道长度为14nm～19nm。
可选的，所述第二晶体管的沟道长度为20nm～25nm。
可选的，所述第一晶体管的沟道长度为16nm。
可选的，所述第二晶体管的沟道长度为20nm。
与现有技术相比，本发明实施例的技术方案具有以下有益效果：
第一晶体管设置于所述输入端与所述输出端之间的传输路径上，且第一晶体管设置在传输路径上最接近单元电路的输出端的晶体管位置；所述第二晶体管设置于除去已设置所述第一晶体管之外的其他位置上；所述第一晶体管的沟道的长度小于所述第二晶体管的沟道的长度。采用上述方案，在单元电路中混合使用长沟道晶体管和短沟道晶体管，充分利用长沟道晶体管和短沟道晶体管的自身特性，在单元电路自身的电路传输速率、功耗与漏电之间进行平衡。
附图说明
图1是本发明实施例中的一种全加器的电路结构图；
图2是本发明实施例中的一种与非门的电路结构图；
图3是本发明实施例中的一种触发器的电路结构图；
图4是本发明实施例中的一种时钟信号生成电路的结构图。
具体实施方式
在实际应用中，单元电路为实现基本、单一功能的电路的统称。单元电路可以由一条或多条传输路径组成，每条传输路径上设置有实现相应功能的电路元器件。
现有技术中，通常提供整体使用短沟道晶体管的单元电路和整体使用长沟道晶体管的单元电路，短沟道晶体管的单元电路以漏电增大作为代价提升电路传输速率、降低功耗，长沟道晶体管的单元电路可以降低漏电。因此，在高速路径上，使用短沟道电路提高速度，而在低速路径上，使用长沟道电路降低漏电。
然而，在某些电压条件下，沟道尺寸会导致漏电和速度绝对值更敏感的变化。若将整体使用短沟道晶体管的单元电路替换为整体使用长沟道晶体管，或者将整体使用长沟道晶体管的单元电路替换为整体使用短沟道晶体管，会导致过度漏电或者过度降速，进而导致电路性能的下降。
本发明实施例中，所述第一晶体管设置于所述输入端与所述输出端之间的传输路径上，且第一晶体管设置在传输路径上最接近单元电路的输出端的晶体管位置；所述第二晶体管，设置于除去已设置所述第一晶体管之外的其他位置上；所述第一晶体管的沟道的长度小于所述第二晶体管的沟道的长度。在单元电路中混合使用长沟道晶体管和短沟道晶体管，充分利用长沟道晶体管和短沟道晶体管的自身特性，在单元电路自身的电路传输速率、功耗与漏电之间进行平衡。
为使本发明的上述目的、特征和有益效果能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。
本发明实施例中，提供一种单元电路，包括第一晶体管、第二晶体管、输入端以及输出端，其中：所述第一晶体管，设置于所述输入端与所述输出端之间的传输路径上；所述第二晶体管，设置于除去已设置所述第一晶体管之外的其他位置上；所述第一晶体管的沟道的长度，小于所述第二晶体管的沟道的长度。
在本发明实施例中，在不改变电路连接方式或电路元器件位置的情况下，在传输路径上，设置相应的晶体管电路元器件的沟道长度的方案，不同晶体管位置上所设置的晶体管的长度可以不同，从而可以实现在不过度牺牲漏电属性的情况下，提升电路传输速率，降低电路功耗。
在具体实施中，电路传输速率即为信号从单元电路的输入端到由单元电路的输出端的快慢程度，通常可以以信号的延迟时长表现。
在实际应用中可知，整体使用短沟道晶体管的单元电路以漏电增大作为代价提升电路传输速率、降低功耗；整体使用长沟道晶体管的单元电路可以降低漏电，但会降低电路传输速率，提高功耗。因此，可以综合长沟段晶体管的特性和短沟道晶体管的特性，在单元电路中混合使用长沟道晶体管和短沟道晶体管，进而在单元电路自身的电路传输速率、功耗与漏电之间进行实现平衡，进而优化电路传输速率和功耗。
在具体实施中，所述输入端与所述输出端之间的传输路径，即为电路信号在由输入端输入后由输出端输出期间经过的路径。电路信号可以表现为时序信号，高低电平信号等。
在具体实施中，在单元电路的输入端与输出端之间的传输路径上，可以存在多个晶体管位置。多个晶体管位置上可以全部设置第一晶体管，也可以部分设置第一晶体管，也即短沟道晶体管均设置在传输路径上。在单元电路的其他晶体管位置上可以设置第二晶体管，也即设置长沟道晶体管。
在本发明实施例中，若传输路径上的多个晶体管位置上仅部分设置有第一晶体管，则第二晶体管也可以设置在传输路径上没有被第一晶体管占用的晶体管位置。也就是说，传输路径上设置的晶体管并不全部是第一晶体管。
在具体实施中，传输路径上设置的晶体管的类型，可以由单元电路的类型来确定。当单元电路为时序电路时，在单元电路的输入端与输出端之间的传输路径上，第一晶体管可以设置在最接近输出端的晶体管位置。单元电路的其他晶体管位置可以设置第一晶体管，也可以设置第二晶体管。
单元电路的输入端可以包括数据输入端以及时钟信号输入端。当单元电路为时序电路时，第一晶体管可以设置在传输路径上最接近时钟信号输入端的晶体管位置。
当单元电路为非时序电路时，第一晶体管可以设置在传输路径上与单元电路的输出端距离最近的晶体管位置。若传输路径上还存在其他晶体管位置，则可以在其他晶体管位置上设置第一晶体管或第二晶体管。在具体应用中，可以根据实际的应用需求，来确定在传输路径上的其他晶体管上是设置第一晶体管，还是设置第二晶体管。
在具体实施中，短沟道晶体管的沟道长度可以为14nm～19nm，与其配合的长沟道晶体管的沟道长度可以为20nm～25nm。优选地，在短沟道晶体管的沟道长度为16nm，长沟道晶体管的沟道长度为20nm时，可以实现较好的电路传输速率、功耗与漏电之间的平衡。
可以理解的是，上述对短沟道晶体管的沟道长度以及长沟道晶体管的沟道长度的取值仅为示例性说明。在实际应用中，短沟道晶体管的沟道长度与长沟道晶体管的沟道长度还可以为其他取值，并不仅限于本发明上述实施例中的举例，上述的短沟道晶体管的沟道长度与长沟道晶体管的沟道长度的取值并不对本发明的保护范围造成影响。
下面对本发明上述实施例中提供的单元电路进行详细说明。
在单元电路的输出端，可以仅存在一个与输出端距离最近的晶体管位置，也可以存在多个与输出端距离最近的位置。当与输出端距离最近的晶体管位置的个数为1时，该与输出端距离最近的晶体管位置上设置的晶体管为第一晶体管；当与输出距离最近的晶体管位置的个数为多个时，多个与输出端距离最近的晶体管位置上设置的晶体管均为第一晶体管。
参阅图1，给出了本发明实施例中的一种全加器的电路结构图。图1中的全加器即为一种单元电路。
在具体实施中，全加器的输入端包括输入端A、输入端B、输入端C以及输入端CI，全加器的输出端为输出端CO。不同的输入端与输出端CO之间均存在相应的传输路径，且各个输入端与输出端CO之间的传输路径上，最接近输出端CO的晶体管位置为晶体管MP1和晶体管MN1所占据的位置。
因此，在本发明实施例中，在最接近输出端CO的晶体管位置上，设置的晶体管MP1和晶体管MP2均为短沟道晶体管。在全加器的其他晶体管位置上，可以均设置第二晶体管；也可以部分设置第二晶体管，部分设置第一晶体管。具体的，可以根据实际的应用需求，来确定哪些晶体管位置设置第一晶体管，哪些晶体管位置设置第二晶体管。
在具体实施中，一个单元电路中，输入端与输出端之间的传输路径的个数可以仅为一条，也可能会存在多条传输路径。例如，在一个单元电路中，仅存在一个输入端与一个输出端，则该单元电路中的传输路径的个数为1个。又如，在一个单元电路中，存在三个输入端和一个输出端，则该单元电路中的传输路径的个数为3个。
在本发明实施例中，当单元电路为非时序电路时，若单元电路的输入端与输出端之间存在多条传输路径，则第一晶体管可以设置于信号传输速率最低的传输路径上。
当单元电路为非时序电路时，若单元电路的输入端与输出端之间存在多条传输路径，也可以根据对响应速度的需求，将第一晶体管设置在对响应速度的需求最高的传输路径上。在对响应速度需求最高的传输路径上，在于输出端距离最近的晶体管位置设置第一晶体管，可以有效提高该传输路径的响应速度。
可以理解的是，传输速率最低的传输路径并不一定是对响应速度的需求最高的传输路径。
在具体实施中，若单元电路的输入端与输出端之间存在多条传输路径，也可以在每一条传输路径上均设置第一晶体管，或者在部分传输路径上设置第一晶体管。在传输路径上设置第一晶体管时，第一晶体管可以设置在距离输出端最近的晶体管位置。
参阅图2，给出了本发明实施例中的一种与非门的电路结构图。图2中的与非门电路属于单元电路的一种。
在具体实施中，与非门的输入端包括输入端C以及输入端D，与非门的输出端为输出端ZN。从图2中可见，与非门的各个输入端与输出端ZN之间具有多条传输路径，分别为：MOS管201、MOS管202至输出端ZN的第一传输路径，MOS管203、MOS管204至输出端ZN的第二传输路径。
从图2中可知，上述两条传输路径中，MOS管201对应的位置为第一传输路径上与输出端ZN最接近的晶体管位置；MOS管204对应的位置为第二传输路径上与输出端ZN最接近的晶体管位置。因此，MOS管201以及MOS管204均可以为第一晶体管，也即均为短沟道晶体管。
MOS管201与MOS管202之间的连接方式为串联，MOS管203与MOS管204之间的连接方式为并联。在实际应用中可知，信号在串联路径中的传输速率低于信号在并联路径中的传输速率，因此，在与非门的多条传输路径之中，第一传输路径的传输速率低于第二传输路径的传输速率。因此，第一传输路径中的MOS管202也可以为短沟道晶体管。
针对于与非门中的MOS管203，其可以为第二晶体管，也可以为长沟道晶体管。
参阅图3，给出了本发明实施例中的一种触发器的电路结构图。图3中的触发器也属于单元电路的一种。
从本发明上述实施例中可知，当单元电路为时序电路时，在单元电路的输入端与输出端之间的传输路径上，第一晶体管可以设置在最接近输出端的晶体管位置；当单元电路为时序电路时，第一晶体管可以设置在传输路径上最接近时钟信号输入端的晶体管位置。
图3中，触发器的数据输入端d输入数据信号，触发器的输出端qn在时序信号的控制下，将数据输入端d输入的数据信号进行输出。数据信号经由反相器31输出至传输门32，传输门32在时钟信号ckb和ckn的控制下，将数据信号输出至主锁存器，主锁存器由反相器33以及三态门34组成。三态门34包括两个时钟信号输入端，分别输入时钟信号ckn和时钟信号ckb。主锁存器的输出信号输出至传输门35。传输门35在时钟信号ckb和ckn的控制下，将数据信号输出至次锁存器。次锁存器由反相器37以及三态门36组成。次锁存器将数据信号输出至反相器38，从而经由输出端qn将数据信号输出。
图3中，与触发器的输出端距离最近的晶体管位置为反相器38。因此，反相器38可以是使用第一晶体管组成的反相器。与触发器的时钟信号输入端距离最近的晶体管的位置是传输门35，因此，传输门35可以是使用第一晶体管组成的传输门。
对于触发器中的其他元器件，可以是使用第二晶体管组成的元器件，也可以是使用第一晶体管组成的元器件。例如，传输门32是采用第二晶体管组成的传输门。
在具体实施中，参照图4，给出了图3对应的时钟信号生成电路的结构图。
图4中，时钟信号ck输入至反相器41，反相器41输出时钟信号ckn；时钟信号ckn输入至反相器42，反相器42输出时钟信号ckb。反相器41与反相器42均为使用第一晶体管组成的反相器。反相器41输出的时钟信号ckn与反相器42输出的时钟信号ckb分别输入至图3中对应的时钟信号输入端。
在具体实施中，设触发器中的所有晶体管均使用沟道长度为20nm的晶体管时，触发器电路中的漏电程度为1、延迟程度为1以及动态功耗程度为1，则触发器中的所有晶体管均使用沟道长度为16nm的晶体管时，触发器电路中的漏电程度为2、延迟程度为0.88以及动态功耗程度为0.985。采用本发明实施例中所提供的方案，混合使用20nm的晶体管和16nm的晶体管时，触发器电路中的漏电程度为1.33、延迟程度为0.94以及动态功耗程度为0.988。可以看出，混合使用长沟道晶体管和短沟道晶体管可以实现较好的电路传输速率、功耗与漏电之间的平衡。
可见，在本发明实施例中，第一晶体管设置于输入端与输出端之间的传输路径上；第二晶体管，设置于除去已设置第一晶体管之外的其他位置上；第一晶体管的沟道的长度小于第二晶体管的沟道的长度。在单元电路中混合使用长沟道晶体管和短沟道晶体管，可以充分利用长沟道晶体管和短沟道晶体管的自身特性，从而在单元电路自身的电路传输速率、功耗与漏电之间进行平衡。
虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。

Claims (9)

1.一种单元电路，其特征在于，包括第一晶体管、第二晶体管、输入端以及输出端，其中：
所述单元电路的输入端与所述单元电路的输出端之间形成传输路径；
在所述传输路径上设置有至少一个所述第一晶体管，且在所述传输路径上最接近所述单元电路的输出端的晶体管位置上设置的晶体管为所述第一晶体管；
所述第二晶体管，设置于除去已设置所述第一晶体管之外的其他晶体管位置上；
所述第一晶体管的沟道的长度小于所述第二晶体管的沟道长度。
2.根据权利要求1所述的单元电路，其特征在于，当所述单元电路为非时序电路，且所述单元电路的输出端存在多个最接近的晶体管位置时，每一个最接近所述单元电路的输出端的晶体管位置上均设置有所述第一晶体管。
3.根据权利要求1所述的单元电路，其特征在于，当所述单元电路为非时序电路，且所述单元电路的输入端与所述单元电路的输出端之间存在多条传输路径时，信号传输速率最低的传输路径上的晶体管位置上均设置所述第一晶体管。
4.根据权利要求1所述的单元电路，其特征在于，所述单元电路的输入端包括时钟信号输入端；当所述单元电路为时序电路时，所述第一晶体管设置在所述传输路径上最接近所述时钟信号输入端的晶体管位置。
5.根据权利要求1所述的单元电路，其特征在于，所述第二晶体管设置在所述传输路径上，且所述第二晶体管的位置与所述第一晶体管的位置不同。
6.根据权利要求1所述的单元电路，其特征在于，所述第一晶体管的沟道长度为14nm～19nm。
7.根据权利要求6所述的单元电路，其特征在于，所述第一晶体管的沟道长度为16nm。
8.根据权利要求1所述的单元电路，其特征在于，所述第二晶体管的沟道长度为20nm～25nm。
9.根据权利要求8所述的单元电路，其特征在于，所述第二晶体管的沟道长度为20nm。
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