CN112491394B - 触发器 - Google Patents

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Abstract

一种触发器，包括：第一反相器、第二反相器，主锁存器以及从锁存器，其中：第一反相器，输入端接收数据信号，输出端与所述主锁存器的输入端连接；主锁存器，输出端与从锁存器的输入端耦接；从锁存器，输出端与第二反相器的输入端耦接；第二反相器的输出端为触发器的输出端；其中，第一时钟信号输入至主锁存器的第一时钟信号输入端的时长，大于输入至从锁存器的第一时钟信号输入端的时长；第二时钟信号输入至主锁存器的第二时钟信号输入端的时长，大于输入至从锁存器的第二时钟信号输入端的时长。采用上述方案，可以提高从锁存器的打开速度，从而在降低触发器的建立时间、提升触发器的电路响应速度的同时，无需对电路结构进行额外的调整。

Description

触发器
技术领域
本发明涉及电路领域，尤其涉及一种触发器。
背景技术
触发器是实现时序功能的关键部分。对触发器性能进行优化，可以提升触发器的响应速度，进而提升关键路径乃至整体电路的运算性能。
现有技术中，对触发器的性能进行优化的方案，通常采用增加元器件尺寸以提高驱动能力，进而提高触发器的响应速度；或者改变电路结构，使用软边沿触发器。
然而，现有技术中采用的触发器性能优化方案，均需要牺牲额外的功耗和面积。
发明内容
本发明解决的技术问题是对触发器的性能进行优化的方案较为复杂。
为解决上述技术问题，本发明实施例提供一种触发器，包括：第一反相器、第二反相器，主锁存器以及从锁存器，其中：所述第一反相器，输入端接收数据信号，输出端与所述主锁存器的输入端连接；所述主锁存器，输出端与所述从锁存器的输入端耦接；所述从锁存器，输出端与所述第二反相器的输入端耦接；所述主锁存器与所述从锁存器均包括两个时钟信号输入端，分别输入第一时钟信号以及第二时钟信号；所述第二反相器的输出端为所述触发器的输出端；其中，所述第一时钟信号输入至所述主锁存器的第一时钟信号输入端的时长，大于输入至所述从锁存器的第一时钟信号输入端的时长；所述第二时钟信号输入至所述主锁存器的第二时钟信号输入端的时长，大于输入至所述从锁存器的第二时钟信号输入端的时长。
可选的，所述主锁存器，包括：第一传输门、第一三态门以及第三反相器，其中：所述第一传输门，输入端与所述第一反相器的输出端耦接，输出端与所述第三反相器的输入端、所述第一三态门的输出端耦接；所述第三反相器，输出端与所述第一三态门的输入端、所述从锁存器的输入端耦接。
可选的，所述触发器中的数据传输路径上，部分器件由第一类晶体管组成，其余器件由第二类晶体管组成，且所述第一类晶体管的沟道长度小于所述第二类晶体管的沟道长度。
可选的，所述从锁存器中在所述触发器的数据传输路径上的器件由所述第一类晶体管组成；所述从锁存器中的其他器件由所述第一类晶体管或第二类晶体管组成。
可选的，所述从锁存器，包括：第二传输门、第二三态门以及第四反相器，其中：所述第二传输门，输入端与所述主锁存器的输出端耦接，输出端与所述第四反相器的输入端、所述第二三态门的输出端、所述第二反相器的输入端耦接；所述第二传输门设置在所述触发器的数据传输路径上；所述第四反相器，输出端与所述第二三态门的输入端耦接。
可选的，与所述触发器的输出端距离最近的器件由所述第一类晶体管组成。
可选的，所述第二反相器由所述第一类晶体管组成。
可选的，所述触发器还包括：时钟信号生成电路，包括：第五反相器以及第六反相器，其中：所述第五反相器，输入端输入原始时钟信号，输出端与所述第六反相器的输入端耦接，适于输出所述第一时钟信号；所述第六反相器，输入端输入所述第一时钟信号，输出端适于输出所述第二时钟信号。
可选的，所述第五反相器以及所述第六反相器均由所述第一类晶体管组成。
可选的，所述第一类晶体管的沟道长度为14nm～19nm，所述第二类晶体管的沟道长度为20nm～25nm。
与现有技术相比，本发明实施例的技术方案具有以下有益效果：
第一时钟信号输入至主锁存器的第一时钟信号输入端的时长，大于第一时钟信号输入至从锁存器的第一时钟信号输入端的时长；第二时钟信号输入至主锁存器的第二时钟信号输入端的时长，大于第二时钟信号输入至从锁存器的第二时钟信号输入端的时长。因此，在接收到时钟信号输入时，从锁存器的打开速度快于主锁存器的打开速度，从而可以降低触发器的建立时间，提高触发器的电路响应速度的同时，无需对电路结构进行额外的调整，因此可以简化对触发器进行优化的方案。
附图说明
图1是本发明实施例中的一种触发器的逻辑电路图；
图2是本发明实施例中的一种时钟信号生成电路的结构示意图；
图3是本发明实施例中的一种触发器的集总参数电路模型图。
具体实施方式
现有技术中，对触发器的性能进行优化的方案，通常采用增加电路元器件尺寸以提高驱动能力，进而提高电路速度，或者改变电路结构，使用软边沿触发器。
然而，现有技术中采用的触发器性能优化方案，均需要牺牲触发器内电路元器件额外的功耗和面积。
本发明实施例中，第一时钟信号输入至主锁存器的第一时钟信号输入端的时长，大于第一时钟信号输入至从锁存器的第一时钟信号输入端的时长；第二时钟信号输入至主锁存器的第二时钟信号输入端的时长，大于第二时钟信号输入至从锁存器的第二时钟信号输入端的时长。因此，在接收到时钟信号输入时，从锁存器的打开速度快于主锁存器的打开速度，从而可以降低触发器的建立时间，提高触发器的电路响应速度的同时，无需对电路结构进行额外的调整，因此可以简化对触发器进行优化的方案。
为使本发明的上述目的、特征和有益效果能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。
参照图1，给出了本发明实施例中的一种触发器的逻辑电路图，以下通过具体步骤进行详细说明。
在具体实施中，触发器可以包括第一反相器1、第二反相器4、主锁存器2以及从锁存器3，其中：
第一反相器1，输入端接收数据信号，输出端与主锁存器2的输入端耦接；第一反相器1的输入端为触发器的输入端；
主锁存器2的输入端与第一反相器1的输入端耦接，接收第一反相器1输出的经过反相的数据信号；主锁存器2的输出端与从锁存器3的输入端耦接，将锁存的经过反相的数据信号输出至从锁存器3；
从锁存器3的输入端与主锁存器2的输出端耦接，接收主锁存器2输出的经过反相的数据信号；从锁存器3的输出端与第二反相器4的输入端耦接，将锁存的反相的数据信号输出至第二反相器4；
第二反相器4的输入端与从锁存器3的输出端耦接，接收从锁存器3输出的锁存的反相的数据信号；第二反相器4的输出端为触发器的输出端qn，第二反相器4将输入的反相的数据信号进行反相，得到数据信号。
在具体实施中，第一反相器1输入的数据信号可以是预先生成的，经由第一反相器1的输入端d输入至第一反相器1。通过第一时钟信号以及第二时钟信号分别对主锁存器2和从锁存器3进行控制，以使得数据信号通过主锁存器2以及从锁存器3，直至达到第二反相器4的输入端，最后经由第二反相器4的输出端qn输出。
在具体实施中，主锁存器2和从锁存器3均包括两个时钟信号输入端，分别输入第一时钟信号以及第二时钟信号。具体而言，主锁存器2的第一时钟信号输入端输入第一时钟信号，主锁存器2的第二时钟信号输入端输入第二时钟信号；从锁存器3的第一时钟信号输入端输入第一时钟信号，从锁存器3的第二时钟信号输入第二时钟信号。
在本发明实施例中，设定第一时钟信号输入至主锁存器2的第一时钟信号输入端的时长为t1，第一时钟信号输入至从锁存器3的第一时钟信号输入端的时长为t2，则t1＞t2。也就是说，第一时钟信号输入至从锁存器3的第一时钟信号输入端的用时较短，而第一时钟信号输入至主锁存器2的第一时钟信号输入端的用时较长。
在本发明实施例中，设定第二时钟信号输入至主锁存器2的第二时钟信号输入端的时长为t3，第二时钟信号输入至从锁存器3的第二时钟信号输入端的时长为t4，则t3＞t4。也就是说，第二时钟信号输入至从锁存器3的第二时钟信号输入端的用时较短，而第二时钟信号输入至主锁存器2的第二时钟信号输入端的用时较长。
因此，从锁存器3的打开速度快于主锁存器2的打开速度，故而可以降低触发器的建立时间，提高触发器的电路响应速度。而且，无需对触发器的电路结构进行额外的调整。
在具体实施中，主锁存器2可以包括第一传输门21、第一三态门23以及第三反相器22；从锁存器3可以包括第二传输门31、第二三态门33以及第四反相器32。
下面结合图1，分别对主锁存器2以及从锁存器3进行说明。
第一传输门21的输入端可以与第一反相器1的输出端耦接，第一传输门21的输出端可以与第三反相器22输入端以及第一三态门23的输出端耦接。第一三态门23的输入端可以与第三反相器22的输出端耦接，第一三态门23的输出端可以与第三反相器22的输入端以及第一传输门21的输出端耦接。第三反相器22的输入端可以与第一传输门21的输出端以及第一三态门23的输出端耦接，第三反相器22的输出端与第一三态门23的输入端耦接。第一传输门21的输入端为主锁存器2的输入端，第三反相器22的输出端为主锁存器2的输出端。
第二传输门31的输入端可以与主锁存器2的输出端耦接，第二传输门31的输出端可以与第四反相器32的输入端、第二三态门33的输出端以及第二反相器4的输入端耦接。第二三态门33的输入端可以与第四反相器32的输出端耦接，第二三态门33的输出端可以与第二传输门31的输出端、第四反相器32的输入端以及第二反相器4的输入端耦接。第四反相器32的输入端可以与第二传输门31的输出端、第二三态门33的输出端耦接，第四反相器32的输出端可以与第二三态门33的输入端耦接。第二传输门31的输入端为从锁存器3的输入端，第二三态门33的输出端为从锁存器3的输出端。
在具体实施中，主锁存器2中的第一传输门21以及第一三态门23均受到时钟信号控制。具体而言，第一传输门21包括两个时钟信号输入端，一个时钟信号输入端输入第一时钟信号ckn1，另一个时钟信号输入端输入第二时钟信号ckb1。第一三态门23也包括两个时钟信号输入端，一个时钟信号输入端输入第一时钟信号ckn1，另一个时钟信号输入端输入第二时钟信号ckb1。
在本发明实施例中，主锁存器2的第一时钟信号输入端，包括第一传输门21中输入第一时钟信号的输入端以及第一三态门23中输入第一时钟信号的输入端；主锁存器2的第二时钟信号输入端，包括第一传输门21中输入第二时钟信号的输入端以及第一三态门23中输入第二时钟信号的输入端。
在具体实施中，从锁存器3中的第二传输门31以及第二三态门33均受到时钟信号控制。具体而言，第二传输门31包括两个时钟信号输入端，一个时钟信号输入端输入第一时钟信号ckn2，另一个时钟信号输入端输入第二时钟信号ckb2。第二三态门33也包括两个时钟信号输入端，一个时钟信号输入端输入第一时钟信号ckn2，另一个时钟信号输入端输入第二时钟信号ckb2。
在本发明实施例中，从锁存器3的第一时钟信号输入端，包括第二传输门31中输入第一时钟信号的输入端以及第二三态门33中输入第一时钟信号的输入端；从锁存器3的第二时钟信号输入端，包括第二传输门31中输入第二时钟信号的输入端以及第二三态门33中输入第二时钟信号的输入端。
在具体实施中，在触发器的数据传输路径上，存在部分由第一类晶体管组成的器件，以及部分由第二类晶体管组成的器件。或者，在触发器的数据传输路径上，所有器件均是由第一类晶体管组成，触发器的其他组成器件由第二类晶体管组成。
第一类晶体管与第二类晶体管的区别在于：第一晶体管的沟道长度小于第二类晶体管的沟道长度。换而言之，第一类晶体管可以称为短沟道晶体管，第二类晶体管可以称为长沟道晶体管。
在本发明实施例中，第一类晶体管的沟道长度可以为14nm～19nm，第二类晶体管的沟道长度可以为20nm～25nm。可以理解的是，第一类晶体管的沟道长度与第二类晶体管的沟道长度还可以存在其他的取值范围，可以根据实际的应用场景选择，并不仅限于上述示例。
在具体实施中，触发器的数据传输路径上的元器件可以包括：第一反相器1、第一传输门21、第三反相器22、第二传输门31以及第二反相器4。
可见，主锁存器2中的部分器件以及从锁存器3中的部分器件处于触发器的数据传输路径上。
在本发明实施例中，从锁存器3中处于触发器的数据传输路径上的器件可以由第一类晶体管组成，从锁存器3中的其他器件可以均由第一类晶体管组成，也可以均由第二类晶体管组成，还可以由第一类晶体管以及第二类晶体管混合组成。
由本发明上述实施例中可知，从锁存器3中处于触发器的数据传输路径上的器件为第二传输门31。因此，第二传输门31是由第一类晶体管组成。从锁存器3中的第二三态门33和第四反相器32没有处于触发器的数据传输路径上，因此，从锁存器3中的第二三态门33可以是由第一类晶体管组成，也可以由第二类晶体管组成，还可以由第一类晶体管以及第二类晶体管混合组成。相应地，第四反相器32也可以由第一类晶体管组成，或者由第二晶体管组成，或者由第一类晶体管以及第二类晶体管混合组成。
在具体实施中，对于主锁存器2，其中的第一传输门21、第一三态门23以及第一反相器1中的任一，可以均由第一类晶体管组成，也可以均由第二类晶体管组成，还可以由第一类晶体管以及第二类晶体管混合组成。
在实际应用中，可以根据具体的应用需求，来确定主锁存器2中各个器件对应的晶体管的类型，以及确定从锁存器3中第四反相器32以及第二三态门33对应的晶体管的类型，本发明在此不做赘述。
在具体实施中，与触发器的输出端距离最近的器件也可以由第一类晶体管组成。参照图1可见，与触发器的输出端距离最近的器件是第二反相器4。因此，第二反相器4可以由第一类晶体管组成。
在现有技术中可知，单元电路通常整体使用短沟道晶体管或整体使用长沟道晶体管。对于整体由短沟道晶体管组成的单元电路，其以漏电增大作为代价来提升电路传输速率、降低电路功耗。对于整体由长沟道晶体管组成的单元电路，可以有效降低漏电。
在具体实施中，可以将触发器看作是一个单元电路。在本发明实施例中，通过在触发器中混合使用长沟道晶体管和短沟道晶体管，充分利用长沟道晶体管和短沟道晶体管的自身特性，能够在电路传输速率、功耗与漏电之间进行平衡。
在具体实施中，触发器还可以包括时钟信号生成电路。参照图2，给出了本发明实施例中的一种时钟信号生成电路的电路结构图。
在本发明实施例中，时钟信号生成电路可以包括第五反相器41以及第六反相器42，其中：第五反相器41的输入端输入原始时钟信号ck，第五反相器41的输出端与第六反相器42的输入端耦接，适于输出第一时钟信号ckn；第六反相器42的输入端与第五反相器41的输出端耦接，第六反相器42的输出端输出第二时钟信号ckb。
结合图2可知，第一时钟信号为原始时钟信号的反相信号，第二时钟信号为第一时钟信号的反相信号。
在具体实施中，可以在设计触发器的版图时，相较于主锁存器2的第一时钟信号输入端与第五反相器的输出端之间的连接线的长度，从锁存器3的第一时钟信号输入端与第五反相器的输出端之间的连接线的长度更短。同时，相较于主锁存器2的第二时钟信号输入端与第六反相器的输出端之间的连接线的长度，从锁存器3的第二时钟信号输入端与第六反相器的输出端之间的连接线的长度更短。
通过设置不同长度的连接线，以实现第一时钟信号输入至主锁存器的第一时钟信号输入端的时长，大于输入至从锁存器的第一时钟信号输入端的时长；第二时钟信号输入至主锁存器的第二时钟信号输入端的时长，大于输入至从锁存器的第二时钟信号输入端的时长。
参照图3，给出了本发明实施例中的一种触发器的集总参数电路模型图。图3中可见，输入至从锁存器的第一时钟信号ckn2所经由的连接线的长度，小于输入至主锁存器的第一时钟信号ckn1所经由的连接线的长度；输入至从锁存器的第二时钟信号ckb2所经由的连接线的长度，小于输入至主锁存器的第二时钟信号ckb1所经由的连接线的长度。
在具体实施中，结合图2，第一时钟信号ckn2和第一时钟信号ckn1实质上均为第五反相器41输出的时钟信号ckn，只是二者经过不同的连接线分别输入至从锁存器3的第一时钟信号输入端以及主锁存器2的第一时钟信号输入端。
相应地，第二时钟信号ckb2和第二时钟信号ckb1实质上均为第六反相器42输出的时钟信号ckb，只是二者经过不同的连接线分别输入至从锁存器3的第二时钟信号输入端以及主锁存器2的第二时钟信号输入端。
综上，对于本发明实施例中提供的触发器，第一时钟信号输入至主锁存器的第一时钟信号输入端的时长，大于第一时钟信号输入至从锁存器的第一时钟信号输入端的时长；第二时钟信号输入至主锁存器的第二时钟信号输入端的时长，大于第二时钟信号输入至从锁存器的第二时钟信号输入端的时长。因此，在接收到时钟信号输入时，从锁存器的打开速度快于主锁存器的打开速度，从而可以降低触发器的建立时间，提高触发器的电路响应速度的同时，无需对电路结构进行额外的调整，因此可以简化对触发器进行优化的方案。
虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。

Claims (9)

1.一种触发器，其特征在于，包括：第一反相器、第二反相器、主锁存器以及从锁存器，其中：
所述第一反相器，输入端接收数据信号，输出端与所述主锁存器的输入端连接；
所述主锁存器，输出端与所述从锁存器的输入端耦接；
所述从锁存器，输出端与所述第二反相器的输入端耦接；所述主锁存器与所述从锁存器均包括两个时钟信号输入端，分别输入第一时钟信号以及第二时钟信号；
所述第二反相器的输出端为所述触发器的输出端；
其中，所述第一时钟信号输入至所述主锁存器的第一时钟信号输入端的时长，大于输入至所述从锁存器的第一时钟信号输入端的时长；所述第二时钟信号输入至所述主锁存器的第二时钟信号输入端的时长，大于输入至所述从锁存器的第二时钟信号输入端的时长；
所述触发器中的数据传输路径上，部分器件由第一类晶体管组成，其余器件由第二类晶体管组成，且所述第一类晶体管的沟道长度小于所述第二类晶体管的沟道长度。
2.根据权利要求1所述的触发器，其特征在于，所述主锁存器，包括：第一传输门、第一三态门以及第三反相器，其中：
所述第一传输门，输入端与所述第一反相器的输出端耦接，输出端与所述第三反相器的输入端、所述第一三态门的输出端耦接；
所述第三反相器，输出端与所述第一三态门的输入端、所述从锁存器的输入端耦接。
3.根据权利要求1所述的触发器，其特征在于，所述从锁存器中在所述触发器的数据传输路径上的器件由所述第一类晶体管组成；所述从锁存器中的其他器件由所述第一类晶体管或第二类晶体管组成。
4.根据权利要求3所述的触发器，其特征在于，所述从锁存器，包括：第二传输门、第二三态门以及第四反相器，其中：
所述第二传输门，输入端与所述主锁存器的输出端耦接，输出端与所述第四反相器的输入端、所述第二三态门的输出端、所述第二反相器的输入端耦接；所述第二传输门设置在所述触发器的数据传输路径上；
所述第四反相器，输出端与所述第二三态门的输入端耦接。
5.根据权利要求1所述的触发器，其特征在于，与所述触发器的输出端距离最近的器件由所述第一类晶体管组成。
6.如权利要求5所述的触发器，其特征在于，所述第二反相器由所述第一类晶体管组成。
7.根据权利要求1所述的触发器，其特征在于，还包括：时钟信号生成电路，包括：第五反相器以及第六反相器，其中：
所述第五反相器，输入端输入原始时钟信号，输出端与所述第六反相器的输入端耦接，适于输出所述第一时钟信号；
所述第六反相器，输入端输入所述第一时钟信号，输出端适于输出所述第二时钟信号。
8.如权利要求7所述的触发器，其特征在于，所述第五反相器以及所述第六反相器均由所述第一类晶体管组成。
9.如权利要求1所述的触发器，所述第一类晶体管的沟道长度为14nm～19nm，所述第二类晶体管的沟道长度为20nm～25nm。
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