KR20220167567A

KR20220167567A - 플립플롭 회로

Info

Publication number: KR20220167567A
Application number: KR1020210076691A
Authority: KR
Inventors: 강병곤
Original assignee: 삼성전자주식회사
Priority date: 2021-06-14
Filing date: 2021-06-14
Publication date: 2022-12-21
Also published as: US20220397607A1; US11726141B2; US20230333162A1

Abstract

플립플롭 회로가 제공된다. 플립플롭 회로는 마스터 래치, 슬레이브 래치, 클락 생성부를 포함하고, 상기 마스터 래치는 스캔 인에이블 신호 및 스캔 입력 신호를 수신하여 스캔 패스 신호를 출력하는 스캔 패스, 상기 클락 생성부의 출력신호에 기초하여, 데이터 신호 및 상기 스캔 패스 신호를 연산하여 제1 래치 신호를 출력하는 데이터 패스 및 상기 데이터 패스의 출력단과 상기 스캔 패스의 출력단 사이에 연결되어, 상기 클락 생성부의 출력신호에 따라 피드백하는 제1 트라이-스테이트 인버터를 포함하는 피드백 패스를 포함하고, 상기 데이터 신호는 상기 스캔 패스와 독립적으로 상기 데이터 패스에 입력될 수 있다.

Description

플립플롭 회로{FLIP-FLOP CIRCUITRY}

본 발명은 래치회로, 이를 포함하는 플립플롭 회로에 관한 것이다.

플립플롭들은 디지털 전자 회로에 사용되는 범용 데이터 저장 소자이다. 플립플롭들은 디지털 회로의 설계에 있어서 중요한 요소이다. 왜냐하면, 플립플롭들은 시퀀셜하고 안정적인 로직 설계를 가능하게 만드는 클록 동작저장 소자들(clocked storage elements)이기 때문이다. 플립플롭들은 로직 스테이트나 파라미터들 또는 디지털 제어 신호들을 저장하는 용도로 사용된다.

예를 들어, 마이크로 프로세서들은 전형적으로 수많은 플립플롭들을 포함하는 데, 고성능의 마이크로 프로세서 동작에 부합하기 위하여 플립플롭들은 플립플롭 셋업 및 홀드 시간, 클록-투-출력(clock-to-output) 시간을 줄여 최대 로직 클록킹 속도(maximum logic clocking speed)를 제공하도록 요구된다. 여기에다가. 플립플롭들은 동작하지 않을 때에 불필요하게 소모되는 전력, 예를 들어 클락 버퍼에서 소모되는 전력을 줄이는 것 또한 요구된다.

본 발명이 해결하고자 하는 기술적 과제는, 고속으로 동작하는 래치 및 플립플롭 회로 그리고 그 반도체 장치를 제공하는 것이다.

본 발명이 해결하고자 하는 기술적 과제는, 스캔 입력 신호 패스가 안정적으로 유지되면서도 데이터 신호 입력 속도가 향상되어 고속으로 동작하는 래치 및 플립플롭 회로 그리고 그 반도체 장치를 제공하는 것이다.

본 발명이 해결하려는 과제들은 이상에서 언급한 과제들로 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.

상기 과제를 해결하기 위한 본 발명의 몇몇 실시예에 따른 플립플롭 회로는 마스터 래치, 슬레이브 래치, 클락 생성부를 포함하고, 상기 마스터 래치는 스캔 인에이블 신호 및 스캔 입력 신호를 수신하여 스캔 패스 신호를 출력하는 스캔 패스, 상기 클락 생성부의 출력신호에 기초하여, 데이터 신호 및 상기 스캔 패스 신호를 연산하여 제1 래치 신호를 출력하는 데이터 패스 및 상기 데이터 패스의 출력단과 상기 스캔 패스의 출력단 사이에 연결되어, 상기 클락 생성부의 출력신호에 따라 피드백하는 제1 트라이-스테이트 인버터를 포함하는 피드백 패스를 포함하고, 상기 데이터 신호는 상기 스캔 패스와 독립적으로 상기 데이터 패스에 입력될 수 있다.

상기 과제를 해결하기 위한 본 발명의 몇몇 실시예에 따른 플립플롭 회로는 입력 클락신호가 반전된 반전 클락 신호와 상기 반전 클락 신호가 반전된 버퍼 클락 신호를 생성하는 클락 생성부, 마스터 래치 및 슬레이브 래치를 포함하고, 상기 마스터 래치는 반전 스캔 인에이블 신호 및 반전 스캔 입력 신호를 연산하여 상기 클락 생성부의 출력신호에 따라 스캔 패스 신호를 출력하는 스캔 패스, 상기 반전 스캔 인에이블 신호, 상기 클락 생성부의 출력신호와 데이터 신호를 연산한 신호를 상기 스캔 패스 신호(M2)에 따라 제1 래치 신호로 출력하는 데이터 패스를 포함하고, 상기 데이터 신호는 상기 스캔 패스와 독립적으로 상기 데이터 패스에 입력될 수 있다.

상기 과제를 해결하기 위한 본 발명의 몇몇 실시예에 따른 플립플롭 회로는 클락 생성부, 서로 독립적인 스캔 패스와 데이터 패스를 갖는 마스터 래치 및 슬레이브 래치를 포함하고, 상기 스캔 패스는 반전 스캔 인에이블 신호 및 반전 스캔 입력 신호를 연산하여 상기 클락 생성부의 출력신호에 따라 스캔 패스 신호를 출력하고, 상기 데이터 패스는 클락 신호와 상기 제1 래치 신호를 연산하여 응용 클락신호를 출력하는 NAND 회로, 상기 반전 스캔 인에이블 신호, 상기 응용 클락신호와 상기 데이터 신호를 수신하여 AND 연산하고, 상기 스캔 패스 신호와 AND 연산된 신호를 NOR 연산하여 마스터 래치 신호로 출력하는 AOI회로를 포함할 수 있다.

도 1은 플립플롭 회로를 나타낸 블록도이다.
도 2는 몇몇 실시예에 따른 플립플롭 회로를 나타낸 회로도이다.
도 3은 몇몇 실시예에 따른 플립플롭 회로를 나타낸 회로도이다.
도 4는 몇몇 실시예에 따른 도 3의 슬레이브 래치 회로를 도시한 것이다.
도 5는 도 2의 플립플롭 회로의 동작을 나타낸 신호 표이다.
도 6은 몇몇 실시예에 따른 도 2의 회로 일부를 나타낸 것이다.
도 7은 몇몇 실시예에 따른 플립플롭 회로를 나타낸 회로도이다.
도 8 내지 도 12는 몇몇 실시예에 따른 도 7의 회로 일부를 나타낸 것이다.
도 13은 몇몇 실시예에 따른 플립플롭 회로를 나타낸 회로도이다.
도 14 내지 도 16은 몇몇 실시예에 따른 도 13의 회로 일부를 나타낸 것이다.
도 17은 몇몇 실시예에 따른 플립플롭 회로를 나타낸 회로도이다.
도 18 내지 도 19는 몇몇 실시예에 따른 도 17의 회로 일부를 나타낸 것이다.

비록 제1, 제2 등이 다양한 소자나 구성요소들을 서술하기 위해서 사용되나, 이들 소자나 구성요소들은 이들 용어에 의해 제한되지 않음은 물론이다. 이들 용어들은 단지 하나의 소자나 구성요소를 다른 소자나 구성요소와 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 소자나 구성요소는 본 발명의 기술적 사상 내에서 제2 소자나 구성요소 일 수도 있음은 물론이다.

본 명세서에서, 공통 노드는, 적어도 두 개의 트랜지스터의 어느 한 단자끼리 연결되는 지점을 의미한다. 예를 들어 제1 트랜지스터와 제2 트랜지스터의 공통 노드는 제1 트랜지스터의 소스 또는 드레인 단자와 제2 트랜지스터의 드레인 또는 소스 단자가 연결되는 지점을 의미할 수 있다.

본 명세서에서, 트랜지스터가 공유된다는 것은, 적어도 2 개의 논리 회로가 각각 동일한 트랜지스터를 포함하여 동작한다는 것을 의미한다. 예를 들어 제1 논리회로와 제2 논리회로에 공유되는 제1 트랜지스터가 있을 때, 제1 트랜지스터는 제1 논리회로에 포함되어 동작하고, 동시에 또는 순차적으로 제2 논리회로에도 포함되어 동작한다는 것을 의미할 수 있다.

이하에서, 도 1 내지 도 19를 참조하여, 본 발명의 몇몇 실시예에 따른 플립플롭 회로에 대해서 설명한다.

도 1은 플립플롭 회로를 나타낸 블록도이다.

도 1을 참고하면, 몇몇 실시예에 따른 반도체 장치(100)는 스캔 먹스 회로(Scan Mux circuit, 또는 스캔 멀티플렉서)(10), 래치 회로(20, 30), 클락 버퍼 회로(INV1, INV2), 출력 드라이버 회로(40)를 포함할 수 있다.

스캔 먹스 회로(10)는 데이터(D) 또는 반도체 회로(미도시)에 대한 스캔 동작(scan operation)을 위한 스캔 입력 신호(scan input signal)(SI)를 입력받고, 클락 신호에 따라 그 중 어느 하나를 출력한다.

이를 위해, 스캔 먹스 회로(10)는 스캔 인에이블 신호(SE)가 로직 하이(logic high)이고 반전 스캔 인에이블 신호(SEN)가 로직 로우(logic low)인 경우, 스캔 입력 신호(SI)를 반전시켜 이를 래치 회로(20)로 출력한다. 한편, 스캔 먹스 회로(10)는 스캔 인에이블 신호(SE)가 로직 로우(L)이고 반전 스캔 인에이블 신호(SEN)가 로직 하이(H)인 경우, 데이터(D)를 반전시켜 이를 래치 회로(20)로 출력한다. 즉, 스캔 인에이블 신호(SE)가 활성화될 때에는 스캔 입력 신호(SI)를 래치회로(20,30)로 출력하고, 스캔 인에이블 신호(SE)가 비활성화될 때에는 데이터 신호(D)를 래치회로(20,30)로 출력한다.

한편, 클락 버퍼(INV1, INV2)는 클락 신호(CK)를 입력받고, 반전 클락 신호(nclk) 및 재반전 클락신호(bclk)를 출력한다. 반전 클락 신호(nclk)는 클락 신호(CK)를 반전하여 생성하고, 재반전 클락 신호(bclk)는 반전 클락 신호(nclk)를 다시 반전하여 생성한다.

반전 클락 신호(nclk) 및 버퍼 클락 신호(nclk)는 래치 회로(20,30)에 제공된다. 설명의 편의를 위해 재반전 클락 신호(bclk)는 클락 신호(CK)와 위상이 동일하므로, 이하에서 버퍼 클락 신호(bclk)로 호칭하기로 한다.

제1 래치 회로(20)는 클락 신호(bclk) 및 반전 클락 신호(nclk)에 기초하여 스캔 먹스 회로(10)의 출력 신호를 래치하여 제2 래치 회로(30)에 전달한다. 제2 래치 회로(30)는 버퍼 클락 신호(bclk) 및 반전 클락 신호(nclk)에 기초하여 제1 래치 회로(20)의 출력 신호를 래치하여 출력 드라이버 회로(40)에 전달한다.

즉, 제1 래치 회로(20)는 버퍼 클락 신호(bclk)의 상승 에지(rising edge)에서 스캔 먹스 회로(10)의 출력 신호를 래치하여 제2 래치 회로(30)에 전달하는 마스터 래치의 역할을 하고, 제2 래치 회로(30)는 제1 래치 회로(20)의 출력 신호를 래치하여 출력 드라이버 회로(40)에 전달하는 슬레이브 래치의 역할을 할 수 있다.

출력 드라이버 회로(40)는 제2 래치 회로(30)의 출력 신호를 입력받고 그 출력 신호를 데이터(Q)로서 외부에 출력한다.

도 2는 몇몇 실시예에 따른 플립플롭 회로를 나타낸 회로도이다.

도 2를 참조하면, 플립플롭 회로는 병합된 마스터 래치, 슬레이브 래치, 출력 드라이버(300) 및 클락 생성부(500)를 포함한다.

도 2의 클락 생성부(500)는 복수의 인버터 회로(511,512)를 포함할 수 있고, 입력 클락 신호(CK)를 수신하여, 입력 클락신호(CK)가 반전된 반전 클락신호(nclk)를 생성할 수 있고, 반전 클락신호(nclk)를 다시 반전한 버퍼 클락신호(bclk)를 생성할 수 있다.

도 1의 스캔 먹스 회로(10)와 마스터 래치 회로(20)는 도 2에서 병합된 마스터 래치(100)로 구현될 수 있고, 병합된 마스터 래치는 스캔 패스, 데이터 패스 및 피드백 패스를 포함한다.

스캔 패스는 스캔 인에이블 신호(SE) 및 스캔 입력 신호(SI)를 수신하여 스캔 패스 신호(M2)를 출력한다. 몇몇 실시예에 따라 스캔 패스는 NAND 회로(110), 트라이 스테이트 인버터 회로(121)를 포함할 수 있다. NAND 회로(110)는 스캔 인에이블 신호(SE) 및 스캔 입력 신호(SI)를 NAND 연산하여 기초 스캔 신호(nsi)를 출력할 수 있다. 트라이 스테이트 인버터 회로(121)은 클락 생성부(500)의 출력신호(예를 들어 반전 클락신호(nclk), 버퍼 클락신호(bclk))에 따라 기초 스캔 신호(nsi)를 스캔 패스 신호(M2)로 출력할 수 있다.

데이터 패스는 클락 생성부(500)의 출력신호(예를 들어 반전 클락신호(nclk), 버퍼 클락신호(bclk))에 기초하여, 데이터 신호(D) 및 스캔 패스 신호(M2)를 연산하여 제1 래치 신호(M3)를 출력할 수 있다. 몇몇 실시예에 따라 데이터 패스는 2개의 AND-OR-Inverter(AOI) 회로를 포함할 수 있다. AOI회로(141, 150)는 클락 생성부(500)의 출력신호(예를 들어 버퍼 클락신호(bclk))와 제1 래치 신호(M3)를 수신하여 AND 연산(141)하고, AND 연산된 신호와 스캔 인에이블 신호(SE)를 NOR연산(150)하여 응용 클락 신호(M3CK)를 생성한다. 이때 AOI 회로(141,150)에 입력되는 제1 래치 신호(M3)는 연산 중인 현재 스테이지가 아닌, 연산 완료된 이전 스테이지에서의 제1 래치 신호(M3)이다.

AOI회로(160,130)는 데이터 신호(D)와 응용 클락신호(M3CK)를 AND 연산(160)하고, AND 연산된 신호와 스캔 패스 신호(M2)를 NOR 연산(130)하여 현재 스테이지의 제1 래치 신호(M3)로 출력한다.

피드백 패스는 클락 생성부(500)의 출력 신호에 따라 이전 스테이지의 제1 래치 신호(M3)를 마스터 래치로 피드백해 주어, 이전 스테이지에서 생성된 제1 래치 신호(M3)를 홀드할 수 있도록 한다. 몇몇 실시예에 따라 트라이-스테이트 인버터(171)를 포함한다. 트라이-스테이트 인버터(171)는 데이터 패스의 출력단(M3)과 스캔 패스의 출력단(M2) 사이에 연결되어, 클락 생성부의 출력신호에 따라 이전 스테이지의 제1 래치 신호(M3)를 스캔 패스의 출력단으로 피드백한다.

슬레이브 래치(200)는 제1 래치 신호(M3)를 수신하면 클락 생성부(500)의 출력 신호에 따라 슬레이브 래치 동작을 수행하고 제2 래치신호(QI)를 출력 드라이버(300)로 출력한다. 슬레이브 래치(200)는 다양한 실시예에 따라 다양한 구현이 가능하다. 출력 드라이버 회로(300)는 제2 래치신호(QI)를 드라이빙하여 출력할 수 있다(Q 또는 QN).

도 3은 몇몇 실시예에 따른 플립플롭 회로를 나타낸 회로도이다. 설명의 편의를 위해 도 2와의 차이를 위주로 설명한다.

도 3을 참조하면, 마스터 래치(100)는 도 2에서 설명한 것과 같이, 몇몇 실시예에 따라 스캔 패스, 데이터 패스 및 피드백 패스를 포함할 수 있다. 스캔 패스는 스캔 인에이블 신호(SE) 및 스캔 입력 신호(SI)를 수신하고, 데이터 패스는 데이터 신호(D) 및 클락 생성부(500)의 출력 신호를 수신하며, 피드백 패스는 이전 스테이지의 마스터 래치 신호(예를 들어 제1 래치 신호라고도 호칭한다)를 수신하여 피드백한다. 데이터 패스는 스캔 패스 신호 또는 피드백 패스 신호를 클락 생성부(500)의 출력 신호에 기초한 데이터 신호(D)와 연산하여 현재 스테이지의 마스터 래치 신호로 출력할 수 있다. 마스터 래치(100)의 구현은 도 2에서 설명한 것과 동일할 수 있다.

몇몇 실시예에 따라 슬레이브 래치는 인버터(210), 전송 트랜지스터(220), 인버터(230) 및 트라이-스테이트 인버터(241)를 포함할 수 있다. 인버터(210)는 제1 래치 신호(M3)를 반전하여 반전 제1 래치 신호(M4)로 출력할 수 있다. 전송 트랜지스터(220)는 클락 생성부(500)의 출력 신호(bclk, nclk)에 따라 반전 제1 래치 신호(M4)를 제2 래치 신호(QI)로 출력할 수 있다. 인버터(230)는 제2 래치 신호(QI)를 반전하여 출력할 수 있고(QB), 트라이-스테이트 인버터(241)는 반전 제2 래치 신호(QB)를 클락 생성부(500)의 출력 신호(bclk, nclk)에 따라 전송 게이트(220)의 출력단으로 피드백할 수 있다.

슬레이브 래치는 인버터(230) 및 트라이-스테이트 인버터(241)를 슬레이브 피드백 패스로 하여, 이전 스테이지의 제2 래치신호(QI)를 반전된 제2 래치신호(QB)로 홀드하고 있다가, 클락 생성부(500)의 출력 신호(bclk, nclk)에 따라 현재 스테이지의 제2 래치신호에 반영할 수 있다.

슬레이브 래치(200)는 인버터(230) 및 전송 게이트를 이용함으로써 클락 신호에 따른 동작 딜레이(예를 들어 CK-Q 딜레이)가 감소될 수 있다.

도 4는 몇몇 실시예에 따른 도 2의 슬레이브 래치 회로를 도시한 것이다.

도 4를 참조하면, 도 3의 슬레이브 래치와 달리, 전송 트랜지스터(220), 인버터(230) 및 트라이-스테이트 인버터(241)를 포함할 수 있다. 전송 트랜지스터(220)는 클락 생성부(500)의 출력 신호(bclk, nclk)에 따라 마스터 래치(100)에서 출력되는 제1 래치 신호(M3)를 제2 래치 신호(QI')로 출력할 수 있다. 인버터(230)는 제2 래치 신호(QI')를 반전하여 출력할 수 있고(QB'), 트라이-스테이트 인버터(241)는 반전 제2 래치 신호(QB')를 클락 생성부(500)의 출력 신호(bclk, nclk)에 따라 전송 게이트(220)의 출력단으로 피드백할 수 있다.

출력 드라이버 회로(300)는 제2 래치신호(QI')를 드라이빙하여 출력할 수 있다(Q). 이때, 플립플롭 회로(1)의 출력 신호는 도 3의 실시예와 달리 Q로 출력된다. 마스터 래치 신호(M3)가 반전되지 않고 슬레이브 래치(200)의 전송 게이트(220)를 통해 출력되기 때문에, 출력 드라이버 회로(300)에서 Q로 출력될 수 있다.

도 5는 몇몇 실시예에 따른 도 2의 회로 일부를 나타낸 것이다.

도 5를 참조하면, 피드백 패스의 트라이-스테이트 인버터(171)는 몇몇 실시예에 따라 전원 공급 라인(VDD)과 접지 라인(GND)사이에 직렬로 순차적으로 연결된 2개의 PMOS 트랜지스터(MP171, MP172) 및 2개의 NMOS 트랜지스터(MN172, MN171)를 포함할 수 있다.

PMOS 트랜지스터(MP171)는 소스가 전원공급 라인에 연결되고, 게이트는 마스터 래치(100)의 출력단자에 연결되어, 이전 스테이지의 마스터 래치 신호(M3)에 따라 게이팅 될 수 있다.

PMOS 트랜지스터(MP172)는 소스가 PMOS 트랜지스터(MP171)의 드레인 단자(즉, PMOS 트랜지스터(MP171)와의 공통노드)에 연결되고, 게이트는 반전 클락신호(nclk)가 인가될 수 있다.

NMOS 트랜지스터(MN171)는 소스가 접지 라인에 연결되고, 게이트는 마스터 래치(100)의 출력단자에 연결되어, 이전 스테이지의 마스터 래치 신호(M3)에 따라 게이팅 될 수 있다.

NMOS 트랜지스터(MN172)는 소스가 NMOS 트랜지스터(MN171)의 드레인 단자(즉, NMOS 트랜지스터(MN171)와의 공통노드)에 연결되고, 게이트는 버퍼 클락신호(bclk)가 인가될 수 있다.

즉, PMOS 트랜지스터(MP172) 및 NMOS 트랜지스터(MN172)가 클럭 생성부(500)의 출력 신호(nclk, bclk)에 따라 게이팅되어 이전 스테이지의 래치 신호(M3)를 NOR 회로(130)의 입력으로 피드백할 수 있다.

도 6은 도 3의 플립플롭 회로의 동작을 나타낸 신호 표이다. 도시된 신호표는 도 3 및 도 5의 실시예에 따른 동작을 나타낸 것이다.

도 6에 도시된 표에서, M3는 이전 스테이지의 마스터 래치 신호를 나타낸 것이라고 하자. M3가 0, 스캔 인에이블 신호(SE)가 0일 때 입력 클락신호(CK)가 0에 따라 버퍼 클락신호(bclk)도 0이면, AOI 회로(141,150)에서 변형 클락 신호(M3CK)는 1이 된다. 스캔 패스에서 스캔 패스 신호(M2)는 스캔 인에이블 신호(SE)에 기초하여 비활성화 되고, AOI 회로(160,130)에서 데이터 신호(D)가 입력되면, 마스터 래치는 피드백 패스(171)에서 반전 클락 신호(nclk)가 1이고, 버퍼 클락신호(bclk)가 0이면, 이전 스테이지의 제1 래치 신호(M3')는 홀드되고, 데이터 패스가 켜지면서, 입력된 데이터 신호가 제1 래치 신호로 출력된다(D on). 예를 들어 표에서 [M3, SE, CK, M3CK] = (0,0,0,1)인 경우이다.

M3가 0, 스캔 인에이블 신호(SE)가 0일 때 입력 클락신호(CK)가 1에 따라 버퍼 클락신호(bclk)도 1이면, AOI 회로(141,150)에서 변형 클락 신호(M3CK)는 1이 된다. 스캔 패스에서 스캔 패스 신호(M2)는 스캔 인에이블 신호(SE)에 기초하여 비활성화 되나, AOI 회로(160,130)에서 데이터 신호(D)가 입력되면, 마스터 래치는 데이터 패스가 켜지더라도, 피드백 패스(171)에서 반전 클락 신호(nclk)가 0이고, 버퍼 클락신호(bclk)가 1이면, 이전 스테이지의 제1 래치 신호(M3')를 출력하게 된다. 예를 들어 표에서 [M3, SE, CK, M3CK] = (0,0,1,1)인 경우이다.

M3가 1, 스캔 인에이블 신호(SE)가 0일 때 입력 클락신호(CK)가 0에 따라 버퍼 클락신호(bclk)도 0이면, AOI 회로(141,150)에서 변형 클락 신호(M3CK)는 1이 된다. 스캔 패스에서 스캔 패스 신호(M2)는 스캔 인에이블 신호(SE)에 기초하여 비활성화 되고, AOI 회로(160,130)에서 데이터 신호(D)가 입력되면, 마스터 래치는 피드백 패스(171)에서 반전 클락 신호(nclk)가 1이고, 버퍼 클락신호(bclk)가 0이면, 이전 스테이지의 제1 래치 신호(M3')는 홀드되고, 데이터 패스가 켜지면서, 입력된 데이터 신호가 제1 래치 신호로 출력된다(D on). 예를 들어 표에서 [M3, SE, CK, M3CK] = (1,0,0,1)인 경우이다.

M3가 1, 스캔 인에이블 신호(SE)가 0일 때 입력 클락신호(CK)가 1에 따라 버퍼 클락신호(bclk)도 1이면, AOI 회로(141,150)에서 변형 클락 신호(M3CK)는 0이 된다. 스캔 패스에서 스캔 패스 신호(M2)는 스캔 인에이블 신호(SE)에 기초하여 비활성화 되나, AOI 회로(160,130)에서 데이터 신호(D)가 입력되면, 마스터 래치는 데이터 패스가 켜지더라도, 피드백 패스(171)에서 반전 클락 신호(nclk)가 0이고, 버퍼 클락신호(bclk)가 1이면, 이전 스테이지의 제1 래치 신호(M3')를 출력하게 된다. 예를 들어 표에서 [M3, SE, CK, M3CK] = (1,0,1,0)인 경우이다.

스캔 인에이블 신호(SE)가 1인 경우, 스캔 패스가 활성화되어 데이터 입력 신호(D)가 입력되더라도, 데이터 패스는 비활성화 되어(D off)가 되어, 스캔 입력 신호(SI)가 마스터 래치의 출력신호로 출력된다. 예를 들어 표에서 [M3, SE, CK, M3CK] = (0,1,0,1), (0,1,1,0), (1,1,0,0), (1,1,1,0)인 경우이다.

위에 설명한 바와 같이 동작함으로써, 플립플롭 회로는 데이터 입력에 비해 상대적으로 자주 활성화 되지 않는 스캔 인에이블 신호 및 스캔 입력 신호와 입력 패스를 분리함으로써 데이터 래치 동작을 보다 고속으로 수행할 수 있다. 또한 데이터 패스에서 AOI 회로를 이용함으로써 입력되는 클락 신호의 입력을 지연시켜, 셋업(setup time)을 줄일 수 있다.

도 7은 몇몇 실시예에 따른 플립플롭 회로를 나타낸 회로도이다. 도 8 내지 도 12는 몇몇 실시예에 따른 도 7의 회로 일부를 나타낸 것이다.

도 7을 참고하면, 다양한 실시예에 따라 클락 생성부(500')는 도 2의 클락 생성부와 달리 구현될 수 있다. 예를 들면, 클락 생성부(500')는 NAND 회로(520)로 구현될 수 있고, 입력 클락 신호와 변형 래치 신호(M3')를 NAND 연산하여 변형 반전 클락 신호(CKB)를 생성할 수 있다. 클락 생성부(500')의 구현에 대해서는 도 11 및 도 12에서 구체적으로 설명한다.

도 7의 실시예를, 도 2의 실시예와 비교하면, 버퍼 클락 신호(bclk) 대신 입력 클락 신호를 그대로 연결하고, 반전 클락 신호(nclk) 대신 변형 반전 클락 신호(CKB)를 이용하는 점에서 구별된다.

몇몇 실시예에 따라 스캔 패스는 NAND 회로(110), 트라이 스테이트 인버터 회로(123)를 포함할 수 있다. NAND 회로(110)는 스캔 인에이블 신호(SE) 및 스캔 입력 신호(SI)를 NAND 연산하여 기초 스캔 신호(nsi)를 출력할 수 있다. 트라이 스테이트 인버터 회로(123)은 입력 클락신호(CK) 및 변형 반전 클락신호(CKB)에 따라 기초 스캔 신호(nsi)를 스캔 패스 신호(M2)로 출력할 수 있다.

데이터 패스는 입력 클락신호(CK)에 기초하여, 데이터 신호(D) 및 스캔 패스 신호(M2)를 연산하여 제1 래치 신호(M3)를 출력할 수 있다. AOI회로(143, 150)는 입력 클락신호(CK)와 제1 래치 신호(M3)를 수신하여 AND 연산(143)하고, AND 연산된 신호와 스캔 인에이블 신호(SE)를 NOR연산(150)하여 응용 클락 신호(M3CK)를 생성한다. 이때 AOI 회로(143,150)에 입력되는 제1 래치 신호(M3)는 연산 중인 현재 스테이지가 아닌, 연산 완료된 이전 스테이지에서의 제1 래치 신호(M3)이다.

몇몇 실시예에 따라 피드백 패스의 트라이-스테이트 인버터(173)는 데이터 패스의 출력단(M3)과 스캔 패스의 출력단(M2) 사이에 연결되어, 입력 클락신호(CK) 및 변형 반전 클락신호(CKB)에 따라 이전 스테이지의 제1 래치 신호(M3)를 스캔 패스의 출력단으로 피드백한다.

슬레이브 래치(200)는 몇몇 실시예에 따라 트라이-스테이트 인버터(215), 인버터(230) 및 트라이-스테이트 인버터(243)를 포함할 수 있다. 도 3 또는 도 4와 달리 전송게이트(220)가 없이 트라이-스테이트 인버터(215)를 포함하도록 구현될 수 있다.

트라이-스테이트 인버터(215)는 입력 클락신호(CK) 및 변형 반전 클락신호(CKB)에 따라 제1 래치 신호(M3)를 제2 래치 신호(QI)의 입력으로 출력한다. 인버터(230)는 제2 래치 신호(QI)를 반전하고(QB), 트라이-스테이트 인버터(243)는 입력 클락신호(CK) 및 변형 반전 클락신호(CKB)에 따라 반전된 제2 래치신호(QB)를 홀드하거나 출력 드라이버 회로(300)로 출력할 수 있다.

도 8을 참고하면, 스캔 패스의 트라이-스테이트 인버터(123) 및 슬레이브 래치의 피드백 패스에 배치되는 트라이-스테이트 인버터(243)은 입력 클락신호(CK) 및 변형 반전 클락신호(CKB)에 따라 게이팅되는 트랜지스터들(MP121, MN121)을 공유할 수 있다.

도시된 예를 들면, 게이트에 입력 클락 신호(CK)가 인가되고 소스 단자가 전원공급 라인에 연결되는 PMOS 트랜지스터(MP121)와, 게이트에 변형 반전 클락 신호(CKB)가 인가되고 소스 단자가 접지 라인에 연결되는 NMOS 트랜지스터(MN121)가 트라이-스테이트 인버터(123) 및 트라이-스테이트 인버터(243)의 구현시 공유됨으로써, 플립플롭 회로 설계에 트랜지스터의 개수를 줄일 수 있다.

트라이-스테이트 인버터(123)는 PMOS 트랜지스터(MP121)의 드레인 단자와 NMOS 트랜지스터(MN121)의 드레인 단자 사이에 연결되는 중간 인버터 회로(MP122, MN122)로 구현할 수 있고, 중간 인버터의 입력으로 기초 스캔 패스 신호(nsi)를 수신하여 반전하여 출력할 수 있다.

트라이-스테이트 인버터(243)는 PMOS 트랜지스터(MP121)의 드레인 단자와 NMOS 트랜지스터(MN121)의 드레인 단자 사이에 연결되는 중간 인버터 회로(MP123, MN123)로 구현할 수 있고, 중간 인버터의 입력으로 반전 제2 래치신호(QB)를 수신하여 반전하여 출력할 수 있다.

마스터 래치(100)의 피드백 패스에 포함되는 트라이-스테이트 인버터(173) 및 슬레이브 래치(200)의 입력단에 포함되는 트라이-스테이트 인버터(215)는 몇몇 실시예에 따라 도 9 및 도 10에 도시된 바와 같이 구현될 수 있다.

도 9를 참조하면, 일 실시예에 따라, 트라이-스테이트 인버터(173) 및 트라이-스테이트 인버터(215)는 마스터 래치(100)의 출력과 슬레이브 래치(200)의 입력 간 공통 노드(M3)에 게이트 단자가 연결되는 NMOS 트랜지스터(MN212)를 공유할 수 있다.

트라이-스테이트 인버터(173)는 PMOS 트랜지스터(MP173), NMOS 트랜지스터(MN173), NMOS 트랜지스터(MN212)를 포함하고, 트라이-스테이트 인버터(215)는 PMOS 트랜지스터(MP211), NMOS 트랜지스터(MN211), NMOS 트랜지스터(MN212)를 포함할 수 있다. NMOS 트랜지스터(MN212)는 접지 라인에 소스단자가 연결되고 게이트 단자는 마스터 래치(100)의 출력과 슬레이브 래치(200)의 입력 간 공통 노드(M3)에 연결된다.

PMOS 트랜지스터(MP173), NMOS 트랜지스터(MN173)는 전원 공급라인(VDD)과 NMOS 트랜지스터(MN212)의 드레인 단자 사이에 직렬로 연결되고, 게이트 단자 각각에 변형 반전 클락신호(CKB)와 입력 클락신호(CK)가 인가된다. 트라이-스테이트 인버터(173)는 변형 반전 클락신호(CKB)와 입력 클락신호(CK)에 따라 스캔 패스의 출력단(M2)으로 제1 래치신호(M3)를 출력할 수 있다.

PMOS 트랜지스터(MP211), NMOS 트랜지스터(MN211)는 전원 공급라인(VDD)과 NMOS 트랜지스터(MN212)의 드레인 단자 사이에 직렬로 연결되고, 게이트 단자 각각에 변형 반전 클락신호(CKB)와 입력 클락신호(CK)가 인가된다. 트라이-스테이트 인버터(215)는 변형 반전 클락신호(CKB)와 입력 클락신호(CK)에 따라 제1 래치신호(M3)를 제2 래치 신호(QI)로 출력할 수 있다.

도 10을 참조하면, 일 실시예에 따라, 트라이-스테이트 인버터(173) 및 트라이-스테이트 인버터(215)는 마스터 래치(100)의 출력과 슬레이브 래치(200)의 입력 간 공통 노드(M3)에 게이트 단자가 연결되는 NMOS 트랜지스터를 공유하지 않고 각각 별개로 포함하도록 구현될 수 있다.

트라이-스테이트 인버터(173)는 전원 공급라인(VDD)과 접지라인(GND) 사이에 직렬로 연결된 PMOS 트랜지스터(MP173), NMOS 트랜지스터(MN173), NMOS 트랜지스터(MN174)를 포함하고, 트라이-스테이트 인버터(215)는 전원 공급라인(VDD)과 접지라인(GND) 사이에 직렬로 연결된 PMOS 트랜지스터(MP211), NMOS 트랜지스터(MN211), NMOS 트랜지스터(MN212)를 포함할 수 있다.

도 9와 달리 NMOS 트랜지스터(MN174)와 NMOS 트랜지스터(MN212)는 각각 구현되나 게이트 단자는 마스터 래치(100)의 출력과 슬레이브 래치(200)의 입력 간 공통 노드(M3)에 연결될 수 있다.

도 11 및 도 12를 참조하면, 다양한 실시예에 따라 클락 생성부(500')는 NAND 회로(520)로 구현될 수 있고, 입력 클락 신호와 변형 래치 신호(M3')를 NAND 연산하여 변형 반전 클락 신호(CKB)를 생성할 수 있다.

도 11의 실시예를 보면, 클락 생성부(500')는 인버터(MP501, MN501) 및 3개의 PMOS 트랜지스터(MP511, MP512, MP513)을 포함할 수 있다.

인버터(MP501, MN501)는 전원공급 라인(VDD)과 마스터 래치(100)의 출력단(M3)사이에 연결되어, 입력 클락 신호(CK)를 수신하여 변형 반전 클락 신호(CKB)를 출력할 수 있다.

변형 반전 클락신호(CKB)는 3개의 PMOS 트랜지스터(MP511, MP512, MP513)에 의해 출력이 조절될 수 있다. PMOS 트랜지스터(MP511)는 전원 공급 라인(VDD)에 소스단자가 연결되고, 게이트 단자는 스캔 패스의 출력단(M2)에 연결된다. PMOS 트랜지스터(MP512)는 PMOS 트랜지스터(MP511)의 드레인 단자와 인버터(MP501, MN501)의 출력단 사이에 연결되고 게이트 단자에는 데이터 신호(D)가 인가된다. PMOS 트랜지스터(MP513)는 PMOS 트랜지스터(MP511)의 드레인 단자와 인버터(MP501, MN501)의 출력단 사이에 연결되고, 게이트 단자는 AOI 회로(143, 150)의 출력단자에 연결되어 응용 클락신호(M3CK)가 인가된다.

도 12의 실시예를 보면, 클락 생성부(500')는 NOR회로(530), 인버터(MP504, MN503) 및 4개의 PMOS 트랜지스터(MP503, MP511, MP512, MP513)을 포함할 수 있다.

NOR회로(530)는 기초 스캔 신호(nsi) 및 반전 제2 래치 신호(QB)를 수신하여 NOR 연산을 하고 출력한다.

PMOS 트랜지스터(MP503)는 소스 단자가 전원공급라인(VDD)에 연결되고 게이트 단자는 NOR 회로(530)의 출력단자에 연결된다. 기초 스캔 신호(nsi) 및 반전 제2 래치신호(QB)가 모두 0일때는 PMOS 트랜지스터(MP503)가 턴오프되고, 기초 스캔 신호(nsi) 또는 반전 제2 래치신호(QB) 중 적어도 하나가 1인 경우에는 PMOS 트랜지스터(MP503)가 턴온된다.

인버터(MP504, MN503)는 PMOS 트랜지스터(MP503)의 드레인 단자 및 마스터 래치(100)의 출력 단자(M3) 사이에 연결되어 입력 클락 신호(CK)를 반전하여 출력하나(CKB), 인버터(MP504, MN503)는 PMOS 트랜지스터(MP503)의 턴오프에 따라 동작하지 않을 수 있다.

한편 도 11과 같이 변형 반전 클락신호(CKB)는 3개의 PMOS 트랜지스터(MP511, MP512, MP513)에 의해 출력이 조절될 수 있다. PMOS 트랜지스터(MP511)는 전원 공급 라인(VDD)에 소스단자가 연결되고, 게이트 단자는 스캔 패스의 출력단(M2)에 연결된다. PMOS 트랜지스터(MP512)는 PMOS 트랜지스터(MP511)의 드레인 단자와 인버터(MP501, MN501)의 출력단 사이에 연결되고 게이트 단자에는 데이터 신호(D)가 인가된다. PMOS 트랜지스터(MP513)는 PMOS 트랜지스터(MP511)의 드레인 단자와 인버터(MP501, MN501)의 출력단 사이에 연결되고, 게이트 단자는 AOI 회로(143, 150)의 출력단자에 연결되어 응용 클락신호(M3CK)가 인가된다.

도 13은 몇몇 실시예에 따른 플립플롭 회로를 나타낸 회로도이고, 도 14 내지 도 16은 몇몇 실시예에 따른 도 13의 회로 일부를 나타낸 것이다.

도 13을 참고하면, 플립 플롭 회로(1)는 마스터 래치(100), 슬레이브 래치(200), 출력 드라이버 회로(300) 및 클락 생성부(500)를 포함한다.

클락 생성부(500)는 입력 클락신호가 반전된 반전 클락 신호(nclk)와 상기 반전 클락 신호가 반전된 버퍼 클락 신호(bclk)를 생성한다.

마스터 래치(100)는 도 2 내지 도 12의 실시예와 달리, 피드백 패스 없이, 서로 독립적으로 마스터 래치의 출력단에 전기적으로 연결되는 스캔 패스 및 데이터 패스를 포함한다. 스캔 패스는 반전 스캔 인에이블 신호(nse) 및 반전 스캔 입력 신호(nsi)를 연산하여 클락 생성부(500)의 출력신호에 따라 스캔 패스 신호(M2)를 출력한다. 데이터 패스는 반전 스캔 인에이블 신호(nse), 클락 생성부의 출력신호와 데이터 신호(D)를 연산한 신호를 스캔 패스 신호(M2)에 따라 제1 래치 신호(M3)로 출력한다.

몇몇 실시예에 따라 데이터 패스는 NAND 회로(145) 및 AOI 회로(160, 130)를 포함할 수 있다. NAND 회로(145)는 버퍼 클락 신호(bclk)와 제1 래치 신호(M3)를 수신하여 응용 클락신호(M3CK)를 출력한다. AOI회로(160,130)는 반전 스캔 인에이블 신호(nse), 응용 클락신호(M3CK)와 데이터 신호(D)를 수신하여 AND 연산하고, 스캔 패스 신호(M2)와 AND 연산된 신호를 NOR 연산하여 제1 래치 신호(M3)로 출력한다.

몇몇 실시예에 따라 스캔 패스는 NOR회로(115), 트라이-스테이트 인버터(125), PMOS 트랜지스터(MP174), NMOS 트랜지스터(174), 인버터(176)를 포함할 수 있다.

NOR회로(115)는 반전 스캔입력신호(nsi), 반전 스캔 인에이블 신호(nse)를 NOR 연산하여 기초 스캔 신호(SISE)를 출력한다. 트라이-스테이트 인버터(125)는 기초 스캔 신호(SISE)를 반전 클락 신호(nclk) 및 버퍼 클락 신호(bclk)에 따라 반전하여 제1 노드(M1)로 출력할 수 있다.

PMOS 트랜지스터(MP174)는 소스 단자가 전원공급 라인에 연결되고, 드레인 단자는 제1 노드(M1)에 연결되며, 게이트 단자에 응용 클락신호(M3CK)가 인가된다. NMOS 트랜지스터(MN174)는 소스 단자가 마스터 래치의 출력단자(M3)에 연결되고, 드레인 단자는 제1 노드(M1)에 연결되며, 게이트 단자에 버퍼 클락신호(bclk)가 인가된다. 인버터(176)는 제1 노드(M1)로 입력되는 신호를 반전하여 스캔 패스 신호(M2)로 출력할 수 있다.

몇몇 실시예에 따라 스캔 패스는 2 개의 스캔인버터를 더 포함할 수 있다. 스캔인버터(112)는 스캔 인에이블 신호를 상기 반전 스캔 인에이블 신호(nse)로 생성할 수 있고, 스캔인버터(111)는 스캔 입력 신호를 상기 반전 스캔 입력신호(nsi)로 생성할 수 있다.

도 14를 참조하면, 몇몇 실시예에 따라 트라이-스테이트 인버터(125) 및 AOI회로(160,130)는 NMOS 트랜지스터(MN163)를 공유할 수 있다.

예를 들어 트라이-스테이트 인버터(125)는 전원 공급 라인(VDD)과 상기 접지 라인(GND) 사이에 직렬로 순차적으로 연결되는 PMOS 트랜지스터(MP125), 중간 인버터(MP126, MN125), 및 NMOS 트랜지스터(MN163)을 포함할 수 있다.

PMOS 트랜지스터(MP125)는 버퍼 클락 신호(bclk)에 의해 게이팅되고, 제1 중간 인버터(MP126, MN125)는 기초 스캔 신호(SISE)를 반전하여 제1 노드(M1)로 출력할 수 있다. 구체적으로 PMOS 트랜지스터(MP126)와 NMOS 트랜지스터(MN125)는 각각의 게이트로 기초 스캔 신호(SISE)를 수신하고, PMOS 트랜지스터(MP126)와 NMOS 트랜지스터(MN125)의 공통 노드(각각의 드레인 단자가 직접 연결된 노드)로 클락 신호(bclk, M3CK)에 기초하여 반전된 기초 스캔 신호를 출력할 수 있다.

AOI 회로(160, 130)는 중간 인버터(MP131, MN131), 3개의 PMOS 트랜지스터(MP161, MP162, MP163), 3개의 NMOS 트랜지스터(MN161, MN162, MN163)를 포함할 수 있다. AOI 회로(160, 130)는 입력이 3개의 신호(D, nse, M3CK)가 AND 연산되면서, AND 연산된 신호는 M2 신호와 OR-Invert 연산되어 M3 신호로 출력된다.

구체적으로 중간 인버터(MP131, MN131)는 제3 노드와 접지 라인 사이에 연결되어, 입력단은 스캔 패스의 출력단(M2)에 연결되고 출력단은 마스터 래치의 출력단(M3)에 연결된다. 제3 노드는 PMOS 트랜지스터(MP131)의 소스 단자를 지칭한다.

전원 공급 라인(VDD)와 제3 노드 사이에 PMOS 트랜지스터(MP161), PMOS 트랜지스터(MP162), PMOS 트랜지스터(MP163)가 병렬로 연결된다. PMOS 트랜지스터(MP161, MP162, MP163)는 각 게이트 단자에 데이터 신호(D), 반전 스캔 인에이블 신호(nse) 및 응용 클락 신호(M3CK)가 인가된다.

접지 라인(VDD)과 제3 노드 사이에 NMOS 트랜지스터(MN161), NMOS 트랜지스터(MN162), NMOS 트랜지스터(MN163)가 병렬로 연결된다. NMOS 트랜지스터(MN161, MN162, MN163)는 각 게이트 단자에 데이터 신호(D), 반전 스캔 인에이블 신호(nse) 및 응용 클락 신호(M3CK)가 인가된다.

슬레이브 래치(200)는 실시예에 따라 다양하게 구현될 수 있다. 일 실시예로 도 13을 참조하면, 슬레이브 래치(200)는 도 3의 슬레이브 래치와 동일하게 구현될 수 있다.

도 13 및 도 15를 참조하면, 슬레이브 래치의 피드백 패스는 트라이-스테이트 인버터(241)를 포함할 수 있고, 트라이-스테이트 인버터(241)는 인버터(MP241, MN241) 및 NMOS 트랜지스터(MN242)로 구현될 수 있다. 트라이-스테이트 인버터(241)는 구체적으로 NAND 회로(145)의 출력 노드와 접지 라인(GND) 사이에 직렬로 연결되는 인버터(MP241, MN241) 및 NMOS 트랜지스터(MN242)를 포함할 수 있다. NMOS 트랜지스터(MN242)는 반전 클락신호 nclk)에 의해 게이팅될 수 있고, 인버터(MP241, MN241)는 반전 제2 래치신호(QB)를 수신하여 NMOS 트랜지스터(MN242)의 동작에 따라 재반전된 제2 래치신호(QI)를 출력할 수 있다.

도 16을 참조하면, 몇몇 실시예에 따라 데이터 패스의 NAND 회로(145)와 슬레이브 래치의 인버터(210)는 NMOS 트랜지스터(MN141)을 공유할 수 있다. 이에 따라 트랜지스터 일부를 공유함으로써 구현해야 할 트랜지스터 개수가 줄어드므로, 마스터 래치(100)의 면적 관점에서 보다 효율적인 레이아웃을 구현할 수 있다.

예를 들어 NAND 회로(145)는 제1 래치신호(M3) 및 버퍼 클락신호(bclk)를 입력으로 하여 NAND 연산된 응용 클락 신호(M3CK)를 출력하는, 2개의 PMOS 트랜지스터(MP142, MP143)와 2개의 NMOS 트랜지스터(MN141, MN143)을 포함할 수 있다. 이때 인버터(210)는 게이트로 제1 래치신호(M3)를 수신하여 NMOS 트랜지스터(MN141)과 NMOS 트랜지스터(MN143)의 공통노드를 출력 노드로 하는, PMOS 트랜지스터(MP141) 및 NMOS 트랜지스터(MN141)을 포함할 수 있다.

도 17은 몇몇 실시예에 따른 플립플롭 회로를 나타낸 회로도이다. 설명의 편의를 위해 도 13과 중복되는 설명은 생락한다.

도 17의 마스터 래치는 도 13의 마스터 래치처럼 스캔 패스 및 데이터 패스를 포함하고, 피드백 패스를 포함하지 않을 수 있다. 다만, 도 17의 마스터 래치는 도 13의 마스터 래치와 달리 클락 신호를 클락 생성부(500)에서 출력되는 반전 클락 신호(nclk)와 버퍼 클락 신호(bclk) 대신 반전 응용 클락신호(M3CK_1) 및 응용 클락신호(M3CK)를 이용하여 동작 할 수 있다.

마스터 래치(100)는 반전 클락 신호(nclk)와 이전 스테이지의 제1 래치 신호(M3)를 NOR 연산하여 반전 응용 클락신호(M3CK_1)를 생성하는 NOR 회로(146)를 더 포함할 수 있다.

또한 NAND회로(147)는 버퍼 클락 신호(bclk)와 이전 스테이지의 제1 래치 신호(M3)를 NAND 연산하여 응용 클락신호(M3CK)를 생성할 수 있다.

스캔 패스의 트라이-스테이트 인버터(127)는 기초 스캔 신호(SISE)를 반전하여 제1 노드(M1)로 출력할 때, 반전 응용 클락신호(M3CK_1) 및 응용 클락신호(M3CK)에 기초하여 출력할 수 있다.

또한, PMOS 트랜지스터(MP174)는 응용 클락신호(M3CK)에 의해 게이팅될 수 있고, NMOS 트랜지스터(MN174)는 반전 응용 클락신호(M3CK_1)에 의해 게이팅될 수 있다.

도 18 내지 도 19는 몇몇 실시예에 따른 도 17의 회로 일부를 나타낸 것이다.

도 18을 참조하면, 도 14와 달리 PMOS 트랜지스터(MP127)는 버퍼 클락 신호(bclk)가 아닌, 반전 응용 클락신호(M3CK_1)에 의해 게이팅될 수 있다.

도 19에 도시된 바와 같이, 몇몇 실시예에 따라 슬레이브 래치의 트라이-스테이트 인버터(241)와 마스터 래치의 NOR회로(146)는 2개의 인버터와 NMOS 트랜지스터(MN242)로 구현될 수 있다. 구체적으로 인버터(MP241, MN241)와 NMOS 트랜지스터(MN242)는 도 15과 동일한 구조로 구현된 것이다. 그러나, NOR회로는 인버터(MP146, MN146)와 NMOS 트랜지스터(MN242)로 구현함으로써, 반전 클락 신호(nclk)에 따라 인버터(MP146, MN146)에 입력된 제1 래치 신호(M3)를 반전 응용 클락 신호(M3CK_1)로 출력할 수 있다. 이때 인버터(MP146, MN146)는 버퍼 클락신호(bclk)가 출력되는 노드와 접지 단자(GND) 사이에 연결될 수 있다.

NOR 회로의 경우 일반적으로 4개의 트랜지스터로 구현되어야 하나, 도 19와 같이 구현할 경우, 보다 적은 개수의 트랜지스터로 구현가능한 장점이 있다.

이상 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.

100: 마스터 래치
200: 슬레이브 래치
300: 출력 드라이버 회로

Claims

플립플롭 회로에 있어서,
마스터 래치, 슬레이브 래치, 클락 생성부를 포함하고,
상기 마스터 래치는
스캔 인에이블 신호 및 스캔 입력 신호를 수신하여 스캔 패스 신호를 출력하는 스캔 패스;
상기 클락 생성부의 출력신호에 기초하여, 데이터 신호 및 상기 스캔 패스 신호를 연산하여 제1 래치 신호를 출력하는 데이터 패스; 및
상기 데이터 패스의 출력단과 상기 스캔 패스의 출력단 사이에 연결되어, 상기 클락 생성부의 출력신호에 따라 피드백하는 제1 트라이-스테이트 인버터를 포함하는 피드백 패스를 포함하고,
상기 데이터 신호는 상기 스캔 패스와 독립적으로 상기 데이터 패스에 입력되는, 플립플롭 회로.
제1항에 있어서, 상기 클락 생성부는
입력 클락신호가 반전된 반전 클락 신호와 상기 반전 클락 신호가 반전된 버퍼 클락 신호를 생성하는, 플립플롭 회로.
제2항에 있어서, 상기 데이터 패스는
상기 버퍼 클락 신호와 상기 제1 래치 신호 및 상기 스캔 인에이블 신호를 수신하여 응용 클락신호를 출력하는 제1 AND-OR-Inverter(AOI) 회로;
상기 응용 클락신호와 상기 데이터 신호를 수신하여 상기 제1 래치 신호를 출력하는 제2 AOI회로를 포함하는, 플립플롭 회로.
제2항에 있어서, 상기 스캔 패스는
상기 스캔 인에이블 신호 및 상기 스캔 입력 신호를 수신하여 NAND 연산하여 기초 스캔 신호를 출력하는 NAND 회로; 및
상기 반전 클락 신호 및 상기 버퍼 클락 신호에 따라 상기 기초 스캔 신호를 상기 스캔 패스 신호로 출력하는 제2 트라이-스테이트 인버터를 포함하는, 플립플롭 회로.
제1항에 있어서, 상기 슬레이브 래치는
상기 클락 생성부의 출력신호에 따라 상기 제1 래치 신호를 전송하는 전송 트랜지스터;
상기 전송된 제1 래치 신호를 반전하여 출력하는 슬레이브 인버터; 및
상기 반전된 제1 래치 신호를 상기 클락 생성부의 출력신호에 기초하여 상기 제1 트라이-스테이트 인버터의 입력으로 피드백하는 제3 트라이-스테이트 인버터를 포함하는, 플립플롭 회로.
제5항에 있어서, 상기 슬레이브 래치는
상기 마스터 래치의 출력단과 상기 전송 트랜지스터의 입력단 사이에 연결되어 상기 제1 래치 신호를 반전하는 제2 인버터를 더 포함하는, 플립플롭 회로.
제6항에 있어서, 상기 제1 트라이-스테이트 인버터는
전원공급라인 및 접지라인 사이에 직렬로 연결된 제1 및 제2 PMOS 트랜지스터 및 제1 및 제2 NMOS트랜지스터를 포함하고,
상기 제1 PMOS 트랜지스터와 제2 NMOS 트랜지스터의 게이트는 상기 데이터 패스의 출력단이 연결되고,
상기 제2 PMOS 트랜지스터와 상기 제1 NMOS 트랜지스터의 게이트에는 각각 상기 클락 생성부의 출력신호가 인가되며,
상기 제1 NMOS 트랜지스터와 상기 제2 NMOS 트랜지스터의 공통노드는 상기 전송 트랜지스터의 입력단에 연결되는, 플립플롭 회로.
플립플롭 회로에 있어서,
클락 생성부;
서로 독립적인 스캔 패스와 데이터 패스를 갖는 마스터 래치; 및
슬레이브 래치를 포함하고,
상기 스캔 패스는
반전 스캔 인에이블 신호 및 반전 스캔 입력 신호를 연산하여 상기 클락 생성부의 출력신호에 따라 스캔 패스 신호를 출력하고,
상기 데이터 패스는
클락 신호와 제1 래치 신호를 연산하여 응용 클락신호를 출력하는 NAND 회로;
상기 반전 스캔 인에이블 신호, 상기 응용 클락신호와 상기 데이터 신호를 다음 스테이지의 상기 제1 래치 신호로 출력하는 AOI회로를 포함하는, 플립플롭 회로.
제8항에 있어서, 상기 데이터 패스는
반전 클락 신호와 이전 스테이지의 제1 래치 신호를 NOR 연산하여 반전 응용 클락신호를 생성하는 NOR 회로를 더 포함하는, 플립플롭 회로.
제9항에 있어서, 상기 스캔 패스는
상기 응용 클락 신호 및 상기 반전 응용 클락 신호에 기초하여 상기 스캔 패스 신호를 생성하는, 플립플롭 회로.