CN101686040B - 可扫描d触发器 - Google Patents

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Abstract

本发明涉及可扫描D触发器，其经改进以解决常规设计的问题，并提供一种不抵销其可测试性的小型且快速的可扫描D触发器。本发明的实施例提供一种可扫描D触发器，其包括：源极耦合逻辑，所述源极耦合逻辑包括用于读取时钟输入的触发器电路、耦合到所述触发器电路且具有四个NMOS晶体管的可扫描输入电路、用于第一输出的第一反馈电路，以及用于第二输出的第二反馈电路；耦合到所述源极耦合逻辑的锁存器电路；以及耦合到所述锁存器电路的输出缓冲器。本发明的另一实施例提供一种可扫描D触发器，其包括：级联动态逻辑，所述级联动态逻辑包括第一级电路、耦合到所述第一级电路的第二级电路、耦合到所述第二级电路的第三级电路，以及耦合到所述第一级电路且具有用于读取数据输入和可扫描输入的四个NMOS晶体管的可扫描输入电路；耦合到所述第二级电路的锁存器电路；以及耦合到所述锁存器电路的输出缓冲器。

Description

可扫描D触发器
技术领域
本发明涉及一种D触发器；更明确地说，本发明涉及一种可扫描D触发器。 
背景技术
存储器单元的最基本设计是D触发器，可将数据写入到其中或从其中读取数据。D触发器具有两个输入，且这两个输入是时钟(CLK)和数据(D)。且D触发器具有一个输出，其通常具有符号Q。当设计D触发器时，考虑若干要求。所有要求中最关键的要求将是时间效率。请参看图1，其说明典型D触发器的时序图。显然，需要使Tsetup、Thold和Tclk-q最小化以确保设计的时间效率。构造多个D触发器以形成具有组合逻辑的管线。典型的管线电路包括两个D触发器和一组合逻辑；且可通过确保D触发器的时间效率来显著改进IC的性能。此外，依据设计几何形状持续缩减的事实，在设计D触发器时考虑到面积且同时保持功率消耗最小也很重要。 
已作出若干尝试来改进D触发器的性能和功能性。常规主-从触发器(也展示于表1中)具有低功率消耗和负Thold但具有较大的Tsetup。常规读出放大器触发器具有较小的Tsetup但占据较大面积。常规半动态触发器具有较小的Tsetup和Tclk-q；然而，其花费较大时钟功率且具有较大的Thold。常规混合式锁存触发器，其也消耗较大功率且具有较大的Thold。鉴于以上事实，D触发器的现有技术设计均未满足所述要求的需要。 
如今，随着复杂IC装置的可用性急剧增长，显然在组件设计阶段应进行仔细考虑以便确保数字IC的充分的可测试性和可生产性。因此，要求D触发器的设计结构提供充分的可测试性，且此结构的D触发器称为可扫描D触发器。然而，D触发器的可测试性伤害了定时性能。常规的真正单一相位时钟触发器具有较小的Tsetup、Tclk-q和Thold；然而，在并入扫描功能之后Tsetup变得大得多。当并入有扫描功能时，输入的数目从二增加到四。请参看图2，其说明常规可扫描D触发器设计的差分输入。可以看出，需要至少八个晶体管来用于读取数据、时钟和用于扫描功能的输入的差分输入。随着所使用的晶体管的数目增加，常规可扫描D触发器增加了处理时间、功率消耗，且最重要的是，增加了IC上的面积。为获得可测试性而增加扫描功能使D触发器变慢、变大且消耗更多功率。因此，需要具有一种不以其可测试性为代价的较小且较快的可扫描D触发器。
发明内容
本发明的实施例提供一种可扫描D触发器以解决常规设计的问题，并提供一种不抵销其可测试性的较小且较快的可扫描D触发器。本发明的实施例提供一种可扫描D触发器，其包括：源极耦合逻辑，所述源极耦合逻辑包括用于读取时钟输入的触发器电路、耦合到所述触发器电路且具有四个NMOS晶体管的可扫描输入电路、用于第一输出的第一反馈电路，以及用于第二输出的第二反馈电路；耦合到所述源极耦合逻辑的锁存器电路；以及耦合到所述锁存器电路的输出缓冲器。 
为了解决现有技术的问题，本发明的另一实施例还提供一种可扫描D触发器，其包括：级联动态逻辑，所述级联动态逻辑包括第一级电路、耦合到所述第一级电路的第二级电路、耦合到所述第二级电路的第三级电路，以及耦合到所述第一级电路且具有用于读取数据输入和可扫描输入的四个NMOS晶体管的可扫描输入电路；耦合到所述源极耦合逻辑的锁存器电路；以及耦合到所述锁存器电路的输出缓冲器。 
附图说明
图1说明典型D触发器的时序图。 
图2说明常规可扫描D触发器设计的差分输入。 
图3说明根据本发明一实施例的可扫描源极耦合预测触发器的示意图。 
图3A说明图3的可扫描源极耦合预测触发器在预充电阶段的示意图。 
图3B说明图3的可扫描源极耦合预测触发器在第一评估阶段的示意图。 
图3C说明图3的可扫描源极耦合预测触发器在第二评估阶段的示意图。 
图4说明根据本发明一实施例的可扫描级联动态逻辑触发器的示意图。 
图4A说明图4的可扫描级联动态逻辑触发器在预充电阶段的示意图。 
图4B说明图4的可扫描级联动态逻辑触发器在第一评估阶段的示意图。 
图4C说明图4的可扫描级联动态逻辑触发器在第二评估阶段的示意图。 
具体实施方式
请参看图3，其说明根据本发明一实施例的可扫描源极耦合预测(SCP)触发器300的示意图。可扫描SCP触发器300包括源极耦合逻辑310、锁存器电路320和输出缓冲器330。源极耦合逻辑310进一步包括用于第一输出的第一反馈电路312和用于第二输出的第二反馈电路311。在图3中，第一输出表示为din_p，而第二输出表示为din_n。锁存器电路320进一步包括具有反相器和三态缓冲器322的保持器电路321。源极耦合逻辑310使用四个晶体管Q8-Q10来接收数据输入(D)和可扫描输入(SE、SI)。因此，可扫描SCP触发器300占据的空间比需要至少八个晶体管来接收差分输入的常规设计少得多。晶体管数目的减少还显著改进了功率消耗和可扫描SCP触发器300的时间效率。耦合到锁存器电路320的输出缓冲器330包括反相器和输出Q。 
在操作期间，可扫描SCP触发器300在三个不同阶段工作。可扫描SCP触发器300的预充电阶段展示于图3A中。在预充电阶段，时钟输入(CK)为低，其在图3A中表示为“0”，晶体管Q1、Q4、Q6和Q7开启(ON)而晶体管Q2、Q3、Q5和Q12关闭(OFF)。因此，源极耦合逻辑310的第一和第二输出预充电为高，其在示意图中表示为“1”。在锁存器电路320中，晶体管Q15开启而晶体管Q13和Q14关闭。保持器电路321的输入是晶体管Q13的输出，其在示意图中表示为qib。当两个晶体管Q13和Q14均关闭时，保持器电路321中的qib和qi保持恒定。类似地，可扫描SCP触发器的输出Q也保持恒定。 
当时钟输入升高且数据输入为低(“0”)时，可扫描SCP触发器300进入第一评估阶段。请参看图3B。图3B展示可扫描SCP触发器300在第一评估阶段。在第一评估阶段，源极耦合电路310使晶体管Q1、Q3和Q4断开且晶体管Q2和Q7接通，这使得din_n评估为高(“1”)且din_p评估为低(“0”)。当数据输入为低时，晶体管Q9断开。第一输出din_p下拉通过晶体管Q7和Q12；而第二输出din_n在晶体管Q5关闭时保持为高。Din_p2是延迟的din-p且断开Q6，这阻断左下拉路径。如果D在时钟的上升沿之后升高，那么触发器中的数据将不会受到污染。第一输出din_p和时钟输入CK两者均耦合到锁存器电路320，其中通过源极耦合逻辑电路310的第一输出，晶体管Q13接通且晶体管Q15断开。由于din_p为低且时钟为高，所以保持器电路321中的三态缓冲器322断开。当Q13接通时，Q13的输出qib拉高，这导致输出Q为低。第一评估阶段中的Tclk-q等于三个栅极的延迟时间。 
当时钟输入升高且数据输入为高(“1”)时，可扫描SCP触发器300进入第二评估阶段。请参看图3C。图3C展示可扫描SCP触发器300在第二评估阶段。在第二评估阶段，源极耦合电路310使晶体管Q1、Q2和Q4断开且晶体管Q3和Q6接通，这使得din_n评估为低(“0”)且din_p评估为高(“1”)。当数据输入为高时，晶体管Q9开启。第一输出din_p保持为高并形成第三输出din_p2。第一反馈电路312包括两个反相器，其目的是防止第一输出din_p与第二输出din_n之间的竞争。第二输出din_n下拉通过晶体管Q6、Q8、Q9和Q12。第一输出din_p和时钟输入CK两者均耦合到锁存器电路320，其中通过源极耦合逻辑电路310的第一输出，晶体管Q13断开且晶体管Q15接通。晶体管Q14接收时钟输入并将其传递到三态缓冲器322。Qib拉低通过晶体管Q14和  Q15，其将qi和输出Q设定为高(“1”)，且第二评估阶段中的Tclk-q等于约两个栅极的延迟时间。 
本发明的另一实施例提供一种可扫描级联动态逻辑(CDL)触发器。请参看图4，其说明可扫描CDL触发器400的示意图。可扫描CDL触发器400包括级联动态逻辑410、锁存器电路420和输出缓冲器430。级联动态逻辑410进一步包括第一级电路411、第二级电路412和第三级电路413。第一级电路411使用四个晶体管Q22-Q25来接收数据输入(D)和可扫描输入(SE、SI)。因此，CDL触发器400占据的空间比需要至少八个晶体管来接收差分输入的常规设计少得多。晶体管数目的减少还显著改进了可扫描CDL触发器400的功率消耗和时间效率。可扫描CDL触发器400的时钟输入(CK)连接到第一级电路411中的晶体管Q20。第一级电路411还具有由晶体管Q21和反相器组成的反馈电路414。第二级电路421包括晶体管Q27-Q29，其中晶体管Q27和Q29连接到时钟输入CK而晶体管Q28连接到第一级电路411的输出dib。晶体管Q27的输出被传递到第三级电路413。第三级电路413包括反相器和晶体管Q30-Q32，其中晶体管Q30和Q31经由反相器连接到晶体管Q27的输出。锁存器电路420耦合到第三级电路413。锁存器电路使用晶体管Q33-Q35以耦合到第三级电路413的输出di和时钟输入CK。锁存器电路420进一步包括具有反相器和三态缓冲器422的保持器电路421。耦合到锁存器电路420的输出缓冲器430包括反相器和输出Q。 
在操作期间，可扫描CDL触发器400在三个不同阶段中工作。可扫描CDL触发器400的预充电阶段展示于图4A中。在预充电阶段中，时钟输入(CK)为低，其在图4A中表示为“0”，晶体管Q20开启而晶体管Q21和Q26关闭。因此，输出dib预充电为高，其在示意图中表示为“1”。在第二级电路412中，晶体管Q27和Q28开启而晶体管Q29关闭。随后，在第三级电路413中，晶体管Q30开启，且晶体管Q31和Q32关闭。第三级电路413的输出di在此阶段也预充电为高。在锁存器电路420中，晶体管Q35开启而晶体管Q33和Q34关闭。保持器电路421的输入是晶体管Q33的输出，其在示意图中表示为qib。当两个晶体管Q33和Q34均关闭时，保持器电路421中的qib和qi保持恒定。类似地，可扫描CDL触发器的输出Q也保持恒定。 
当时钟输入升高且数据输入为低(“0”)时，可扫描CDL触发器400进入第一评估阶段。请参看图4B。图4B展示可扫描CDL触发器400处在第一评估阶段中。在第一评估阶段，级联动态逻辑410的第一级电路411使晶体管Q20、Q21和Q22断开且晶体管Q23和Q26接通，这使得输出dib评估为高(“1”)。当时钟和输出dib为高时，第二级电路412的晶体管Q27断开，且晶体管Q28和Q29接通。随后，第三级电路413  的晶体管Q30断开，而晶体管Q31和Q32开启。输出di被下拉通过晶体管Q28和Q29。输出di和时钟输入CK两者均耦合到锁存器电路420，其中晶体管Q33和Q34接通且晶体管Q35断开。由于晶体管Q33开启，所以Q33的输出qib被拉高并将保持器电路421中的qi设定为低。输出qib为高，这导致输出Q为低。第一评估阶段中的Tclk-q等于三个栅极的延迟时间。 
当时钟输入升高且数据输入为高(“1”)时，可扫描CDL触发器400进入第二评估阶段。请参看图4C。图4C展示可扫描CDL触发器400处在第二评估阶段中。在第二评估阶段，级联动态逻辑410的第一级电路411使晶体管Q20断开。当数据输入为高时，晶体管Q22、Q23和Q26开启。输出dib被拉低通过晶体管Q22、Q23和Q26。输出dib和时钟输入CK两者均耦合到级联动态逻辑410的第二级电路412。第二级电路412中的晶体管Q27和Q28关闭而晶体管Q29开启。耦合到第三级电路413，其中晶体管Q31断开且输出di保持为高。输出di和时钟输入CK耦合到锁存器电路420，其中晶体管Q33关闭且晶体管Q34和Q35开启。晶体管Q34接收时钟输入CK并将其传递到保持器电路421的三态缓冲器422。Qib被拉低通过晶体管Q34和Q35，其将输出Q设定为高(“1”)，且第二评估阶段中的Tclk-q等于约两个栅极的延迟时间。 
本发明的两个实施例具有与常规主-从触发器相同的面积。来自性能测试的实验数据能够鉴于现有技术证明本发明的实施例的进步之处。表1显示从数据中概括出的定时和功率消耗测量值。 
Figure G2008101685674D00051
表1 
鉴于以上内容，本发明的实施例解决了现有技术的问题。证明了本发明的实施例提供快得多的可扫描D触发器。 
尽管在响应于对可扫描D触发器的需要提供解决方案的范围内论述上文揭示的实  施例，但所属领域的一般技术人员可容易地采用相同电路来实现其它类型的目的。所属领域的一般技术人员在不脱离所主张的本发明的精神和范围的情况下将了解本文描述的内容的变化、修改和其它实施方案。因此，本发明不应由前述说明性描述界定，而是由所附权利要求书的精神和范围界定。

Claims (20)

1.一种可扫描D触发器，其包括：
源极耦合逻辑，所述源极耦合逻辑包括：
用于读取时钟输入的触发器电路；
耦合到所述触发器电路的可扫描输入电路，所述可扫描输入电路包括反相器、第一晶体管、第二晶体管、第三晶体管和第四晶体管，其中，串联连接的所述第一晶体管和所述第二晶体管与串联连接的所述第三晶体管和所述第四晶体管并联，所述第一晶体管的栅极通过所述反相器读取第一可扫描输入，所述第二晶体管的栅极读取数据输入，所述第三晶体管的栅极读取第二可扫描输入，且所述第四晶体管的栅极读取第一可扫描输入；
用于第一输出的第一反馈电路；以及
用于第二输出的第二反馈电路；
耦合到所述源极耦合逻辑的锁存器电路；以及
耦合到所述锁存器电路的输出缓冲器。
2.根据权利要求1所述的可扫描D触发器，其中所述触发器电路包括第一PMOS晶体管、第二PMOS晶体管、第三PMOS晶体管、第四PMOS晶体管、第一NMOS晶体管、第二NMOS晶体管和第三NMOS晶体管，其中，所述第一PMOS晶体管、所述第二PMOS晶体管、所述第三PMOS晶体管和所述第四PMOS晶体管并联连接，所述第一NMOS晶体管的漏极与所述第一PMOS晶体管的漏极连接，所述第二NMOS晶体管的漏极与所述第二PMOS晶体管的漏极连接，所述第三NMOS晶体管的漏极与所述第三PMOS晶体管的漏极连接，所述第一PMOS晶体管的栅极耦合到时钟输入，所述第一NMOS晶体管的栅极与所述第一PMOS晶体管和第二PMOS晶体管的漏极连接，所述第二PMOS晶体管的漏极与所述第三PMOS晶体管和所述第三NMOS晶体管的栅极连接，所述第二PMOS晶体管的栅极与所述第三PMOS晶体管的漏极连接，且所述第二NMOS晶体管的栅极与所述第三PMOS晶体管和第四PMOS晶体管的漏极连接。
3.根据权利要求2所述的可扫描D触发器，其中所述可扫描输入电路具有不足八个晶体管。
4.根据权利要求1所述的可扫描D触发器，其中所述可扫描输入电路读取一数据输入和两个可扫描输入。
5.根据权利要求2所述的可扫描D触发器，其中所述第一反馈电路包括两个反相器，所述两个反相器串联连接在所述第二NMOS晶体管的栅极和所述第四PMOS晶体管的漏极之间。
6.根据权利要求2所述的可扫描D触发器，其中所述第二反馈电路包括一反相器，所述反相器连接在所述第一NMOS晶体管的栅极和所述第一PMOS晶体管的漏极之间。
7.根据权利要求1所述的可扫描D触发器，所述锁存器电路包括：
PMOS晶体管，所述PMOS晶体管的栅极耦合到所述第一输出；
第一NMOS晶体管，所述第一NMOS晶体管的漏极耦合到所述PMOS晶体管的漏极；
第二NMOS晶体管，所述第二NMOS晶体管的漏极耦合到所述第一NMOS晶体管的源极；以及
保持器电路。
8.根据权利要求7所述的可扫描D触发器，其中所述时钟输入耦合到所述第一NMOS晶体管的栅极。
9.根据权利要求7所述的可扫描D触发器，其中所述保持器电路进一步包括：
耦合到所述PMOS晶体管的漏极的反相器；以及
耦合到所述两个NMOS晶体管的栅极和所述反相器的三态缓冲器。
10.根据权利要求1所述的可扫描D触发器，其中所述输出缓冲器包括一反相器，所述反相器耦合至所述锁存器电路。
11.一种可扫描D触发器，其包括：
级联动态逻辑，所述级联动态逻辑包括：
第一级电路，其中所述第一级电路包括具有反相器、第一晶体管、第二晶体管、第三晶体管和第四晶体管的可扫描输入电路，串联连接的所述第一晶体管和所述第二晶体管与串联连接的所述第三晶体管和所述第四晶体管并联，所述第一晶体管的栅极读取数据输入，所述第二晶体管的栅极通过所述反相器读取第一可扫描输入，且所述第四晶体管的栅极读取第二可扫描输入；
耦合到所述第一级电路的第二级电路；以及
耦合到所述第二级电路的第三级电路；
耦合到所述第二级电路的锁存器电路；以及
耦合到所述锁存器电路的输出缓冲器。
12.根据权利要求11所述的可扫描D触发器，其中所述第一级电路包括：
PMOS晶体管，所述PMOS晶体管的栅极耦合到时钟输入；以及
反馈电路。
13.根据权利要求12所述的可扫描D触发器，其中所述反馈电路包括一反相器和一NMOS晶体管，所述反相器的输出与所述NMOS晶体管的栅极连接。
14.根据权利要求11所述的可扫描D触发器，其中所述第二级电路包括：
一PMOS晶体管；
第一NMOS晶体管，所述第一NMOS晶体管的漏极连接到所述PMOS晶体管的漏极；以及
第二NMOS晶体管，所述第二NMOS晶体管的漏极连接到所述第一NMOS晶体管的源极。
15.根据权利要求11所述的可扫描D触发器，其中所述第三级电路包括一反相器、一PMOS晶体管和第一NMOS晶体管和第二NMOS晶体管，所述PMOS晶体管和第二NMOS晶体管的栅极与所述反相器的输出连接，所述PMOS晶体管的漏极与第一NMOS晶体管的漏极连接，且所述第一NMOS晶体管的源极与所述第二NMOS晶体管的漏极连接。
16.根据权利要求15所述的可扫描D触发器，其中所述可扫描输入电路具有不足八个晶体管。
17.根据权利要求11所述的可扫描D触发器，其中所述锁存器电路包括：
PMOS晶体管，所述PMOS晶体管的栅极耦合到所述第二级电路的输出；
第一NMOS晶体管，所述第一NMOS晶体管的漏极耦合到所述PMOS晶体管的漏极；
第二NMOS晶体管，所述第二NMOS晶体管的漏极耦合到所述第一NMOS晶体管的源极；以及
保持器电路。
18.根据权利要求17所述的可扫描D触发器，其中所述时钟输入耦合到所述第一NMOS晶体管中的栅极。
19.根据权利要求17所述的可扫描D触发器，其中所述保持器电路进一步包括：
耦合到所述PMOS晶体管的漏极的反相器；以及
耦合到所述两个NMOS晶体管的栅极和所述反相器的三态缓冲器。
20.根据权利要求11所述的可扫描D触发器，其中所述输出缓冲器包括一反相器，所述反相器耦合到所述锁存器电路。
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